JPS58155599A - メモリテスタ− - Google Patents
メモリテスタ−Info
- Publication number
- JPS58155599A JPS58155599A JP57036426A JP3642682A JPS58155599A JP S58155599 A JPS58155599 A JP S58155599A JP 57036426 A JP57036426 A JP 57036426A JP 3642682 A JP3642682 A JP 3642682A JP S58155599 A JPS58155599 A JP S58155599A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- defective
- address
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、メモリテスターに関する。
従来より、メモリシステムの一つとして、例えば冗長ピ
ットライノ付メモリ方式が考えられている。このメモリ
システムでは、１部に欠陥があるメモリＩＣに対して、
冗長用のメモリが用意されており、上記欠陥ビットへの
アクセスに対して冗長メモリへ切り換えるようにするも
のである。このようにすることにより、１１ＳＫ欠陥の
あるメモリＩＣも良品として使用できるのでメモリシス
テム全体としての低コスト化が図られる。特に、６４に
ビットあるいは２５６にビット等のような大容量ＲＡＭ
（ランダム・アクセス・メモリ）では。
ットライノ付メモリ方式が考えられている。このメモリ
システムでは、１部に欠陥があるメモリＩＣに対して、
冗長用のメモリが用意されており、上記欠陥ビットへの
アクセスに対して冗長メモリへ切り換えるようにするも
のである。このようにすることにより、１１ＳＫ欠陥の
あるメモリＩＣも良品として使用できるのでメモリシス
テム全体としての低コスト化が図られる。特に、６４に
ビットあるいは２５６にビット等のような大容量ＲＡＭ
（ランダム・アクセス・メモリ）では。
その歩留りが悪いことより、上記方式のメモリシステム
では、その大半が救済され、実質的な歩留りの向上な図
ることができる。
では、その大半が救済され、実質的な歩留りの向上な図
ることができる。
上述のように、冗長用のメモリを備えたメモリシステム
に使用されるメモリＩＣの試験において、従来はマスク
情報用メモリを用いる方法が考えられている。
に使用されるメモリＩＣの試験において、従来はマスク
情報用メモリを用いる方法が考えられている。
この１スク情報メモリは、被試麺メモリと同一のメモリ
容量を有するメモリに、被試験メモリの欠陥ピット部分
にマスク信号を書込むことＫより、その欠陥ビットをア
クセスしたときにマスク信号を発生させて強制的に良品
としての判定結果を得るものである。
容量を有するメモリに、被試験メモリの欠陥ピット部分
にマスク信号を書込むことＫより、その欠陥ビットをア
クセスしたときにマスク信号を発生させて強制的に良品
としての判定結果を得るものである。
この方法では、被試験メモリと同一のメモリ容量が必要
であり、被試験メモリと並列にアクセスするための駆動
回路も２組必要になるほど、メモリテスターが大規模な
ものＫなってしまうという欠点を有する。さらに、マス
ク情報用メモリへのマスク信号の書込みも煩しいものと
なる。
であり、被試験メモリと並列にアクセスするための駆動
回路も２組必要になるほど、メモリテスターが大規模な
ものＫなってしまうという欠点を有する。さらに、マス
ク情報用メモリへのマスク信号の書込みも煩しいものと
なる。
この発明の目的は、簡素化を図ったメモリテスターを提
供することにある。
供することにある。
この発明は、マスク信号の書込入が容易なメモリテスタ
ーを提供することＫある。
ーを提供することＫある。
この発明の更に他の目的は、以下の説明及び図面から明
らかＫなるであろう。
らかＫなるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例のブロック図が示され
ている。
ている。
信号１で示されているのは、パターン発生回路である。
このパターン発生回路は、所定の試験プログラムに従っ
て、アドレス信号、書込みデータ及びコントロール信号
と、その期待値を形成するものである。
て、アドレス信号、書込みデータ及びコントロール信号
と、その期待値を形成するものである。
記号２ａないし２ｃで示されているのは、ドライバーＤ
貼ないしＤＢ、であり、上記パターン発生回路１で形成
された被試験品への入力信号を波形整形して、被試験品
へ送出する。
貼ないしＤＢ、であり、上記パターン発生回路１で形成
された被試験品への入力信号を波形整形して、被試験品
へ送出する。
記号３で示されているのは、被試験ＩＣメモリである。
この実施例では、上記被試験ＩＣメモリの欠陥が許容ピ
ット、言い換えれば、許容Ｘ、Ｙラインにあるものを良
品として扱うための試験回路として、次の各回路が設け
られている。
ット、言い換えれば、許容Ｘ、Ｙラインにあるものを良
品として扱うための試験回路として、次の各回路が設け
られている。
記号４ａないし４ｆで示されているのは、欠陥ビットに
対応するＸ、Ｙアドレスを保持するレジスタである。こ
のレジスタ４ａないし４ｆには例えば、第２図に示すよ
うに、簡易テストによって、Ｘ印で示された欠陥ビット
を検出しておいて、この欠陥ビットパター７より、対応
するＸ、ＹアドレスラインＸ、ないしＸ、及びＹ、ない
しＹ、を検出して、そのアドレスＸ１ないしＸ、及びＹ
。
対応するＸ、Ｙアドレスを保持するレジスタである。こ
のレジスタ４ａないし４ｆには例えば、第２図に示すよ
うに、簡易テストによって、Ｘ印で示された欠陥ビット
を検出しておいて、この欠陥ビットパター７より、対応
するＸ、ＹアドレスラインＸ、ないしＸ、及びＹ、ない
しＹ、を検出して、そのアドレスＸ１ないしＸ、及びＹ
。
ないしＹ、がそれぞれ書込まれている。
記号５ａないし５ｆで示されているのは、アドレス比較
回路ＡＣ，ないしＡＣ，である。
回路ＡＣ，ないしＡＣ，である。
これらのアドレス比較回路５ａないし５ｆはそれぞれ対
応するレジスタ４ａないし４ｆからのアドレス信号Ｘ、
ないしＸ、及び￥１ないしＹ３と。
応するレジスタ４ａないし４ｆからのアドレス信号Ｘ、
ないしＸ、及び￥１ないしＹ３と。
パターン発生回路ｌで形成された対応するアドレスＸ及
びＹを受けて、その比較一致検出信号を形成する。
びＹを受けて、その比較一致検出信号を形成する。
記号６で示されているのは、ＯＲ回路であり、上記アド
レス比較回路５ａないし５１がらの比較一致信号を受け
、その論理和信号を形成して次に説明する判定回路７ヘ
マスク信号として送出する。
レス比較回路５ａないし５１がらの比較一致信号を受け
、その論理和信号を形成して次に説明する判定回路７ヘ
マスク信号として送出する。
記号７で示されている。つは１判定回路であり、上記パ
ターン発生回路１からの期待値と被試験１ｃメモリ３か
らの出力データＤ。Ｕ−Ｔとを比較判定するとともに、
上記ＯＲ回路６かものマスク信号によって上記比較判定
の良否Ｋかかわらず、その結果を良品（（Ｊ Ｏ）とし
て出力するものである。
ターン発生回路１からの期待値と被試験１ｃメモリ３か
らの出力データＤ。Ｕ−Ｔとを比較判定するとともに、
上記ＯＲ回路６かものマスク信号によって上記比較判定
の良否Ｋかかわらず、その結果を良品（（Ｊ Ｏ）とし
て出力するものである。
この実施例のメモリテスターでは１次のように被試験メ
モリ３の試験が行なわれる。
モリ３の試験が行なわれる。
例えば、第２図に示すメモリアレイにおいて。
欠陥アドレスＸ、ないしＸ、及びＹｌないしＹｌに該当
しないビットを指定した場合には、アドレス比較回路５
ａないし５ｆからいずれもその比較一致信号が形成され
ないから、判定回路７は、その出力データＤ。Ｕ、と期
待値に基づいて、良品の判定を行なう。
しないビットを指定した場合には、アドレス比較回路５
ａないし５ｆからいずれもその比較一致信号が形成され
ないから、判定回路７は、その出力データＤ。Ｕ、と期
待値に基づいて、良品の判定を行なう。
一方、上記Ｘ印で示された欠陥ビットを指定した場合に
は、これに対応するＸ又はＹアドレスがアドレス比較回
路５ａないし５ｆのいずれかで検出されるため、その判
定結果がマスクされて良品として扱われる。
は、これに対応するＸ又はＹアドレスがアドレス比較回
路５ａないし５ｆのいずれかで検出されるため、その判
定結果がマスクされて良品として扱われる。
また、上記欠陥とされたＸ又はＹライン上に配置された
良品のビットを指定した場合に４＞、上記同様にアドレ
ス比較回路５ａないし５ｆのいずれかでマスク信号が形
成されるので、その判定結果がマスクされるので良品と
して扱われる。
良品のビットを指定した場合に４＞、上記同様にアドレ
ス比較回路５ａないし５ｆのいずれかでマスク信号が形
成されるので、その判定結果がマスクされるので良品と
して扱われる。
このようにするのは、冗長ビットライン付メモリ又はＭ
ＧＭ方式では、Ｘ又はＹライン上のすべてのメモリビッ
トが欠陥として冗長回路に切り換えられるので、上記Ｘ
、ないしＸ、及びＹ、ないしＹ、のライン上のメモリビ
ットに対してマスクするものである。すなわち、上記Ｘ
１ないしＹ。
ＧＭ方式では、Ｘ又はＹライン上のすべてのメモリビッ
トが欠陥として冗長回路に切り換えられるので、上記Ｘ
、ないしＸ、及びＹ、ないしＹ、のライン上のメモリビ
ットに対してマスクするものである。すなわち、上記Ｘ
１ないしＹ。
のライン上の良品ビットがあるとしてもそれを良品であ
るか否かを試験しても意味がないからそのライン上のビ
ットに対しては、すべてマスクして試験の簡素化を図る
ものである、 この実施例では、欠陥アドレスとして％Ｘ又はＹアドレ
スとして与えられるので、そのビット数は、前記マスク
メモリを用いる場合に比べて大幅に小さくできる。また
、その書込みも、この実施例では、最大６回ですみ極め
て簡単となる。
るか否かを試験しても意味がないからそのライン上のビ
ットに対しては、すべてマスクして試験の簡素化を図る
ものである、 この実施例では、欠陥アドレスとして％Ｘ又はＹアドレ
スとして与えられるので、そのビット数は、前記マスク
メモリを用いる場合に比べて大幅に小さくできる。また
、その書込みも、この実施例では、最大６回ですみ極め
て簡単となる。
このことは、上記マスクメモリを用いる場合には、上記
第２図に示したＸ印のビットにいちいちマスク信号を書
込むことを考えれば容易に理解されよう。
第２図に示したＸ印のビットにいちいちマスク信号を書
込むことを考えれば容易に理解されよう。
また、ドライバー２３ないし２Ｃも、被試験ＩＣメモリ
３に対してのみ設ければよいことより、上記簡単なレジ
スタ４８〜４ｆを用いることと相俟って、システムの簡
素化が図られる。
３に対してのみ設ければよいことより、上記簡単なレジ
スタ４８〜４ｆを用いることと相俟って、システムの簡
素化が図られる。
この発明は、前記実施例に限定されない。
欠陥アドレスライ／の数は、使用される冗長ビットライ
ン付メモリの冗長回路の能力に応じて最大許容数が定め
られるものである。
ン付メモリの冗長回路の能力に応じて最大許容数が定め
られるものである。
また、そのアドレス信号が多重化されて入力される被試
験ＩＣメモリについては、そのストローブ信号を利用し
て、アドレス比較回路は、Ｘ又はＹアドレスの識別を行
なうようにすればよい。
験ＩＣメモリについては、そのストローブ信号を利用し
て、アドレス比較回路は、Ｘ又はＹアドレスの識別を行
なうようにすればよい。
なお、上記欠陥ビット救済のための冗長回路は。
被試験ＩＣメモリ自身に内蔵されるものでも、外部に設
けたものであってもよい。
けたものであってもよい。
第１図は、この発明の一実施例を示すブロック図、第２
図は、被試験メモリの欠陥ビットの一例を示すパターン
図である。 １・・・パターン発生回路、２ａないし２Ｃ・・・ドラ
イバー、３・・・被試験メモリ、４ａ〜４ｆ・・・レジ
スタ、５ａ〜５ｆ・・・アドレス比較回路、６・・・Ｏ
Ｒ回路、７・・・判定回路。 第 １ 図 ／ 第２ ｍ γｒ ／ｌｚ ′ｒ！
図は、被試験メモリの欠陥ビットの一例を示すパターン
図である。 １・・・パターン発生回路、２ａないし２Ｃ・・・ドラ
イバー、３・・・被試験メモリ、４ａ〜４ｆ・・・レジ
スタ、５ａ〜５ｆ・・・アドレス比較回路、６・・・Ｏ
Ｒ回路、７・・・判定回路。 第 １ 図 ／ 第２ ｍ γｒ ／ｌｚ ′ｒ！
Claims (1)
- ゛メモリ試験のためのアドレス信号、書込データ信号及
びその期待値を形成するパターン発生回路と、被試験メ
モリにおける欠陥ピットのＸう、（ン又はＹラインのア
ドレスを保持する１ないし複数のアドレス保持回路と、
上記パターン発生回路からのアドレス信号と上記アドレ
ス保持回路のアドレス信号を受け、その一致信号を形成
する１ないし複数のアドレス比較回路と、上記パターン
発生回路からの期待値と被試験メモリからの出力データ
との比較を行なうとともに、上記アドレス比較回路の一
致信号をマスク信号としてその判定結果を良品とする判
定回路とを含むことを特徴とする゛メモリテスター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036426A JPS58155599A (ja) | 1982-03-10 | 1982-03-10 | メモリテスタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036426A JPS58155599A (ja) | 1982-03-10 | 1982-03-10 | メモリテスタ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58155599A true JPS58155599A (ja) | 1983-09-16 |
Family
ID=12469489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57036426A Pending JPS58155599A (ja) | 1982-03-10 | 1982-03-10 | メモリテスタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0358371A2 (en) * | 1988-09-07 | 1990-03-14 | Texas Instruments Incorporated | Enhanced test circuit |
| US6675333B1 (en) | 1990-03-30 | 2004-01-06 | Texas Instruments Incorporated | Integrated circuit with serial I/O controller |
| US7913126B2 (en) | 2006-10-27 | 2011-03-22 | Elpida Memory, Inc. | Semiconductor memory device and method of testing same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379329A (en) * | 1976-12-24 | 1978-07-13 | Nippon Telegr & Teleph Corp <Ntt> | Test method of memory circuit |
| JPS5693193A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Ic memory test device |
-
1982
- 1982-03-10 JP JP57036426A patent/JPS58155599A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379329A (en) * | 1976-12-24 | 1978-07-13 | Nippon Telegr & Teleph Corp <Ntt> | Test method of memory circuit |
| JPS5693193A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Ic memory test device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0358371A2 (en) * | 1988-09-07 | 1990-03-14 | Texas Instruments Incorporated | Enhanced test circuit |
| US6675333B1 (en) | 1990-03-30 | 2004-01-06 | Texas Instruments Incorporated | Integrated circuit with serial I/O controller |
| US7913126B2 (en) | 2006-10-27 | 2011-03-22 | Elpida Memory, Inc. | Semiconductor memory device and method of testing same |
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