JPH06119799A - メモリ試験装置 - Google Patents
メモリ試験装置Info
- Publication number
- JPH06119799A JPH06119799A JP4265937A JP26593792A JPH06119799A JP H06119799 A JPH06119799 A JP H06119799A JP 4265937 A JP4265937 A JP 4265937A JP 26593792 A JP26593792 A JP 26593792A JP H06119799 A JPH06119799 A JP H06119799A
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- Japan
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- memory
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- defect
- failure
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56004—Pattern generation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56008—Error analysis, representation of errors
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 大容量メモリの不良セルの位置を短時間に特
定することができるメモリ試験装置を提供する。 【構成】 被試験ＩＣと同等のメモリ容量を持つ不良解
析メモリ５Ｂに対して、この不良解析メモリ５Ｂの整数
分の１の容量を持つ圧縮格納メモリ５Ｄと、不良解析メ
モリ５Ｂに与えるアドレス信号の任意のビットを選択し
て取出すアドレス選択器５Ｃとを設け、このアドレス選
択器５Ｃで選択したビットのアドレス信号によって圧縮
格納メモリ５Ｄをアクセスして不良位置情報を書込む構
造とし、圧縮格納メモリ５Ｄを読出すことにより、不良
セルが存在するブロックの位置を知り、このブロックに
対応する不良解析メモリのアドレス領域を読出すことに
より不良セルの位置を特定する。
定することができるメモリ試験装置を提供する。 【構成】 被試験ＩＣと同等のメモリ容量を持つ不良解
析メモリ５Ｂに対して、この不良解析メモリ５Ｂの整数
分の１の容量を持つ圧縮格納メモリ５Ｄと、不良解析メ
モリ５Ｂに与えるアドレス信号の任意のビットを選択し
て取出すアドレス選択器５Ｃとを設け、このアドレス選
択器５Ｃで選択したビットのアドレス信号によって圧縮
格納メモリ５Ｄをアクセスして不良位置情報を書込む構
造とし、圧縮格納メモリ５Ｄを読出すことにより、不良
セルが存在するブロックの位置を知り、このブロックに
対応する不良解析メモリのアドレス領域を読出すことに
より不良セルの位置を特定する。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路或はそ
の他の記憶素子によって構成されるメモリを試験するメ
モリ試験装置に関する。
の他の記憶素子によって構成されるメモリを試験するメ
モリ試験装置に関する。
【０００２】
【従来の技術】図４に従来のメモリ試験装置の概略の構
成を示す。図中１はパターン発生器を示す。このパター
ン発生器１から試験パターンデータＴＰと期待値データ
ＳＰとが出力される。試験パターンデータＴＰは波形成
形器２に与えられ試験パターン信号の実波形が生成され
る。波形成形器２で生成された試験パターン信号は被試
験メモリ３に与えられ、記憶と読出が行なわれる。
成を示す。図中１はパターン発生器を示す。このパター
ン発生器１から試験パターンデータＴＰと期待値データ
ＳＰとが出力される。試験パターンデータＴＰは波形成
形器２に与えられ試験パターン信号の実波形が生成され
る。波形成形器２で生成された試験パターン信号は被試
験メモリ３に与えられ、記憶と読出が行なわれる。
【０００３】被試験メモリ３から読出された読出データ
は論理比較器４に与えられ、論理比較器４で期待値デー
タＳＰと比較される。比較の結果不一致が発生すると論
理比較器４から不良検出信号ＦＡＩＬが発生し、この不
良検出信号ＦＡＩＬが不良解析器５に入力される。不良
解析器５は制御回路５Ａと、不良解析メモリ５Ｂとによ
って構成される。不良検出信号ＦＡＩＬは制御回路５Ａ
に入力され、不良検出信号ＦＡＩＬが入力される毎に制
御回路５Ａから不良解析メモリ５Ｂに書込制御信号ＷＲ
を出力する。不良解析メモリ５Ｂのアドレス入力端子Ａ
INには試験パターンデータＴＰに含まれるアドレス信号
ＡＲを与える。不良解析メモリ５Ｂのデータ入力端子Ｄ
INには常時「１」論理が与えられ、制御回路５Ａから書
込制御信号ＷＲが与えられる毎に、不良を検出したアド
レスに不良を表わす論理値「１」を書込む。
は論理比較器４に与えられ、論理比較器４で期待値デー
タＳＰと比較される。比較の結果不一致が発生すると論
理比較器４から不良検出信号ＦＡＩＬが発生し、この不
良検出信号ＦＡＩＬが不良解析器５に入力される。不良
解析器５は制御回路５Ａと、不良解析メモリ５Ｂとによ
って構成される。不良検出信号ＦＡＩＬは制御回路５Ａ
に入力され、不良検出信号ＦＡＩＬが入力される毎に制
御回路５Ａから不良解析メモリ５Ｂに書込制御信号ＷＲ
を出力する。不良解析メモリ５Ｂのアドレス入力端子Ａ
INには試験パターンデータＴＰに含まれるアドレス信号
ＡＲを与える。不良解析メモリ５Ｂのデータ入力端子Ｄ
INには常時「１」論理が与えられ、制御回路５Ａから書
込制御信号ＷＲが与えられる毎に、不良を検出したアド
レスに不良を表わす論理値「１」を書込む。
【０００４】
【発明が解決しようとする課題】不良解析メモリ５Ｂは
被試験メモリ３の記憶容量と同等の記憶容量が必要で、
被試験メモリ３で発生した不良セルの位置を不良解析メ
モリ５Ｂに記憶させる。試験終了後に不良解析メモリ５
Ｂを読出することにより、「１」が読出されたアドレス
に不良セルが存在することが解る。
被試験メモリ３の記憶容量と同等の記憶容量が必要で、
被試験メモリ３で発生した不良セルの位置を不良解析メ
モリ５Ｂに記憶させる。試験終了後に不良解析メモリ５
Ｂを読出することにより、「１」が読出されたアドレス
に不良セルが存在することが解る。
【０００５】被試験メモリ３の記憶容量は増大の傾向に
ある。このため不良解析を行なう場合、不良セルの個数
がわずかであっても被試験メモリ５Ｂを全部読出さなけ
ればならないから時間が掛る。この結果、不良セルの位
置を特定する作業に手間が掛る欠点がある。この発明の
目的は不良セルのアドレス位置を短時間に特定すること
ができる機能を付加したメモリ試験装置を提供しようと
するものである。
ある。このため不良解析を行なう場合、不良セルの個数
がわずかであっても被試験メモリ５Ｂを全部読出さなけ
ればならないから時間が掛る。この結果、不良セルの位
置を特定する作業に手間が掛る欠点がある。この発明の
目的は不良セルのアドレス位置を短時間に特定すること
ができる機能を付加したメモリ試験装置を提供しようと
するものである。
【０００６】
【課題を解決するための手段】この発明においては不良
解析メモリをアクセスするアドレス信号の中の任意のビ
ットの信号を取出すことができるアドレス選択器と、こ
のアドレス選択器で選択して取出した任意ビットのアド
レス信号によってアクセスされ、論理比較器からの不良
検出信号により不良を表わす論理データを圧縮して格納
する圧縮格納メモリとを設けた構造を特徴とするもので
ある。
解析メモリをアクセスするアドレス信号の中の任意のビ
ットの信号を取出すことができるアドレス選択器と、こ
のアドレス選択器で選択して取出した任意ビットのアド
レス信号によってアクセスされ、論理比較器からの不良
検出信号により不良を表わす論理データを圧縮して格納
する圧縮格納メモリとを設けた構造を特徴とするもので
ある。
【０００７】この発明の構成によればアドレス選択器に
おいて、不良解析メモリに与えるアドレス信号の中の上
位ビットを選択することにより、不良解析メモリのメモ
リ空間を複数のブロックに分割することができる。例え
ば１６ビットのアドレス信号の上位２ビットを選択する
ことにより、１６ビットで構成されるメモリ空間を４分
割し、４つのブロックに集約して表現することができ
る。不良が発生した場合、不良解析メモリにはその不良
発生アドレスに不良を表わす論理値「１」が書込まれ
る。これに対し圧縮格納メモリにはそのアドレスが属す
るブロックに「１」が書込まれる。よって不良セルを特
定する場合、圧縮格納メモリ「１」が書込まれたブロッ
クを検出し、このブロックに対応する不良解析メモリの
メモリ領域だけを読出せば不良セルを含むアドレスを特
定することができる。よって短時間に不良セルの位置を
特定することができる。
おいて、不良解析メモリに与えるアドレス信号の中の上
位ビットを選択することにより、不良解析メモリのメモ
リ空間を複数のブロックに分割することができる。例え
ば１６ビットのアドレス信号の上位２ビットを選択する
ことにより、１６ビットで構成されるメモリ空間を４分
割し、４つのブロックに集約して表現することができ
る。不良が発生した場合、不良解析メモリにはその不良
発生アドレスに不良を表わす論理値「１」が書込まれ
る。これに対し圧縮格納メモリにはそのアドレスが属す
るブロックに「１」が書込まれる。よって不良セルを特
定する場合、圧縮格納メモリ「１」が書込まれたブロッ
クを検出し、このブロックに対応する不良解析メモリの
メモリ領域だけを読出せば不良セルを含むアドレスを特
定することができる。よって短時間に不良セルの位置を
特定することができる。
【０００８】
【実施例】図１にこの発明の一実施例を示す。図４と対
応する部分には同一符号を付してます。この発明におい
ては不良解析器５に不良解析メモリ５Ｂに与えるアドレ
ス信号ＡＲの中の或る特定したビットの信号だけを取出
すアドレス選択器５Ｃとアドレス選択器５Ｃで選択した
任意ビットのアドレス信号によりアクセスされる圧縮格
納メモリ５Ｄとを付加した構造を特徴とするものであ
る。
応する部分には同一符号を付してます。この発明におい
ては不良解析器５に不良解析メモリ５Ｂに与えるアドレ
ス信号ＡＲの中の或る特定したビットの信号だけを取出
すアドレス選択器５Ｃとアドレス選択器５Ｃで選択した
任意ビットのアドレス信号によりアクセスされる圧縮格
納メモリ５Ｄとを付加した構造を特徴とするものであ
る。
【０００９】アドレス選択器５Ｃは不良解析メモリ５Ｂ
に与えるアドレス信号ＡＲの中の任意のビットを選択し
て取出すことができる。例えばアドレス信号ＡＲが１６
ビットとして、例えば上位２ビットを選択し、この２ビ
ットのアドレス信号によって圧縮格納メモリ５Ｄをアク
セスすると、圧縮格納メモリ５Ｄには不良解析メモリ５
Ｂの全領域を４分割した図２に示すようなブロック
Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 として集約して表現することが
できる。
に与えるアドレス信号ＡＲの中の任意のビットを選択し
て取出すことができる。例えばアドレス信号ＡＲが１６
ビットとして、例えば上位２ビットを選択し、この２ビ
ットのアドレス信号によって圧縮格納メモリ５Ｄをアク
セスすると、圧縮格納メモリ５Ｄには不良解析メモリ５
Ｂの全領域を４分割した図２に示すようなブロック
Ｂ1 ，Ｂ2 ，Ｂ3 ，Ｂ4 として集約して表現することが
できる。
【００１０】不良検出信号ＦＡＩＬが例えばブロックＢ
2 に集中して発生した場合は、不良が発生する毎にブロ
ックＢ2 に「１」論理が重ねて書込まれる。不良解析を
行なう場合には、始めに圧縮格納メモリ５Ｄを読出し、
「１」論理が書込まれているブロックを検出する。この
例ではブロックＢ2 が検出される。「１」論理が書込ま
れているブロックＢ2 が検出されると、そのブロックＢ
2 に対応する不良解析メモリ５Ｂの領域だけを読出せ
ば、不良セルが存在するアドレスを特定することができ
る。従ってこの例では不良解析メモリ５Ｂの全領域を読
出す時間の１／４の時間で不良セルの位置を特定するこ
とができる。圧縮格納メモリ５Ｄの分割数を更に細分化
することにより不良セルの検出に要する時間を更に短縮
することができる。
2 に集中して発生した場合は、不良が発生する毎にブロ
ックＢ2 に「１」論理が重ねて書込まれる。不良解析を
行なう場合には、始めに圧縮格納メモリ５Ｄを読出し、
「１」論理が書込まれているブロックを検出する。この
例ではブロックＢ2 が検出される。「１」論理が書込ま
れているブロックＢ2 が検出されると、そのブロックＢ
2 に対応する不良解析メモリ５Ｂの領域だけを読出せ
ば、不良セルが存在するアドレスを特定することができ
る。従ってこの例では不良解析メモリ５Ｂの全領域を読
出す時間の１／４の時間で不良セルの位置を特定するこ
とができる。圧縮格納メモリ５Ｄの分割数を更に細分化
することにより不良セルの検出に要する時間を更に短縮
することができる。
【００１１】図３はこの発明の他の実施例を示す。この
例では同時に複数のメモリを試験する場合の実施例を示
す。図１と対応する部分に同一符号を付して示す。この
場合も、各不良解析器５に圧縮格納メモリ５Ｄを設け、
この圧縮格納メモリ５Ｄに不良セルの位置情報を圧縮し
て書込むように構成した場合を示す。尚、更に他の実施
例として同時に多数のメモリを試験することができるメ
モリ試験装置において、不良解析メモリ５Ｂを一対ずつ
１組として組合せ、一方を本来の不良解析メモリ５Ｂと
して利用し、他方を圧縮格納メモリ５Ｄとして流用する
ように構成することもできる。このように構成する場合
には同時に試験することができるメモリの数は半減する
が、従来のメモリ試験装置をそのまま利用することがで
きる利点がある。
例では同時に複数のメモリを試験する場合の実施例を示
す。図１と対応する部分に同一符号を付して示す。この
場合も、各不良解析器５に圧縮格納メモリ５Ｄを設け、
この圧縮格納メモリ５Ｄに不良セルの位置情報を圧縮し
て書込むように構成した場合を示す。尚、更に他の実施
例として同時に多数のメモリを試験することができるメ
モリ試験装置において、不良解析メモリ５Ｂを一対ずつ
１組として組合せ、一方を本来の不良解析メモリ５Ｂと
して利用し、他方を圧縮格納メモリ５Ｄとして流用する
ように構成することもできる。このように構成する場合
には同時に試験することができるメモリの数は半減する
が、従来のメモリ試験装置をそのまま利用することがで
きる利点がある。
【００１２】
【発明の効果】以上説明したように、この発明によれば
大容量のメモリであっても、その全容量の数分の１の容
量を持った圧縮格納メモリ５Ｄに不良セル位置を圧縮し
て記憶させ、この圧縮格納メモリ５Ｄを読出すことによ
り、不良セルの位置を概略とらえることができるから、
短時間に不良セルの位置を特定することができる。よっ
て大容量のメモリでも効率よく短時間に試験を行なうこ
とができる利点が得られる。
大容量のメモリであっても、その全容量の数分の１の容
量を持った圧縮格納メモリ５Ｄに不良セル位置を圧縮し
て記憶させ、この圧縮格納メモリ５Ｄを読出すことによ
り、不良セルの位置を概略とらえることができるから、
短時間に不良セルの位置を特定することができる。よっ
て大容量のメモリでも効率よく短時間に試験を行なうこ
とができる利点が得られる。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明に用いた圧縮格納メモリの内容を説明
するための図。
するための図。
【図３】この発明の変形実施例を示すブロック図。
【図４】従来の技術を説明するためのブロック図。
１ パターン発生器 ２ 波形成形器 ３ 被試験メモリ ４ 論理比較器 ５ 不良解析器 ５Ａ 制御回路 ５Ｂ 不良解析メモリ ５Ｃ アドレス選択器 ５Ｄ 圧縮格納メモリ
Claims (2)
- 【請求項１】 被試験メモリと同じアドレス空間を有
し、パターン発生器から印加されるアドレスと、論理比
較器から入力される不良検出信号により、不良が発生し
たアドレスに不良を表わす論理値を書込むことが可能な
不良解析メモリを具備して構成されるメモリ試験装置に
おいて、 パターン発生器から印加されるアドレス信号から任意の
ビットを選択可能なアドレス選択器と、そのアドレス選
択器によって選択された任意ビットのアドレス信号によ
ってアクセスされ、論理比較器からの不良検出信号によ
り不良を表わす論理データを圧縮して格納する圧縮格納
メモリとを設けたことを特徴とするメモリ試験装置。 - 【請求項２】 複数の被試験メモリに同一の試験パター
ン信号を与え、各被試験メモリに書込んだデータを読出
して論理比較器に与え、論理比較器から出力される不良
検出信号により、不良が発生したアドレスに不良を表わ
す論理値を書込むことが可能な不良解析メモリを複数具
備して構成されるメモリ試験装置において、 パターン発生器から印加されるアドレス信号から任意の
ビットを選択可能なアドレス選択器と、そのアドレス選
択器によって選択された任意ビットのアドレス信号と論
理比較器からの不良検出信号により不良を表わす論理デ
ータを圧縮して格納する圧縮格納メモリとを各不良解析
メモリ毎に設けたことを特徴とするメモリ試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265937A JPH06119799A (ja) | 1992-10-05 | 1992-10-05 | メモリ試験装置 |
| KR1019930020384A KR100212599B1 (ko) | 1992-10-05 | 1993-10-04 | 메모리 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265937A JPH06119799A (ja) | 1992-10-05 | 1992-10-05 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119799A true JPH06119799A (ja) | 1994-04-28 |
Family
ID=17424155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4265937A Pending JPH06119799A (ja) | 1992-10-05 | 1992-10-05 | メモリ試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06119799A (ja) |
| KR (1) | KR100212599B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997011381A1 (fr) * | 1995-09-22 | 1997-03-27 | Advantest Corporation | Controleur de memoire |
| JPH10302499A (ja) * | 1997-04-24 | 1998-11-13 | Sharp Corp | メモリ内蔵半導体集積回路のテスト方法 |
| KR100386627B1 (ko) * | 2001-02-20 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 회로 |
| KR100386626B1 (ko) * | 2001-02-20 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 회로 |
| KR100772094B1 (ko) * | 2001-12-28 | 2007-11-01 | 주식회사 하이닉스반도체 | 테스트를 위한 반도체 메모리 장치 |
| JP2008071451A (ja) * | 2006-09-15 | 2008-03-27 | Yokogawa Electric Corp | 半導体試験装置 |
| KR100849776B1 (ko) * | 2002-07-13 | 2008-07-31 | 주식회사 하이닉스반도체 | Ｄｑ 압축 회로를 포함하는 반도체 메모리 장치 |
| JP2008186579A (ja) * | 2008-03-24 | 2008-08-14 | Advantest Corp | メモリ試験装置 |
-
1992
- 1992-10-05 JP JP4265937A patent/JPH06119799A/ja active Pending
-
1993
- 1993-10-04 KR KR1019930020384A patent/KR100212599B1/ko not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997011381A1 (fr) * | 1995-09-22 | 1997-03-27 | Advantest Corporation | Controleur de memoire |
| US5909448A (en) * | 1995-09-22 | 1999-06-01 | Advantest Corporation | Memory testing apparatus using a failure cell array |
| JPH10302499A (ja) * | 1997-04-24 | 1998-11-13 | Sharp Corp | メモリ内蔵半導体集積回路のテスト方法 |
| KR100386627B1 (ko) * | 2001-02-20 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 회로 |
| KR100386626B1 (ko) * | 2001-02-20 | 2003-06-02 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 회로 |
| KR100772094B1 (ko) * | 2001-12-28 | 2007-11-01 | 주식회사 하이닉스반도체 | 테스트를 위한 반도체 메모리 장치 |
| KR100849776B1 (ko) * | 2002-07-13 | 2008-07-31 | 주식회사 하이닉스반도체 | Ｄｑ 압축 회로를 포함하는 반도체 메모리 장치 |
| JP2008071451A (ja) * | 2006-09-15 | 2008-03-27 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2008186579A (ja) * | 2008-03-24 | 2008-08-14 | Advantest Corp | メモリ試験装置 |
| JP4691125B2 (ja) * | 2008-03-24 | 2011-06-01 | 株式会社アドバンテスト | メモリ試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010115A (ko) | 1994-05-24 |
| KR100212599B1 (ko) | 1999-08-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020416 |