JP4691125B2 - メモリ試験装置 - Google Patents
メモリ試験装置 Download PDFInfo
- Publication number
- JP4691125B2 JP4691125B2 JP2008075212A JP2008075212A JP4691125B2 JP 4691125 B2 JP4691125 B2 JP 4691125B2 JP 2008075212 A JP2008075212 A JP 2008075212A JP 2008075212 A JP2008075212 A JP 2008075212A JP 4691125 B2 JP4691125 B2 JP 4691125B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bad block
- test
- block
- bad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
このフラッシュメモリも従来は一般的なメモリをテストするメモリ試験装置を利用してテストを実行している。図9に普通一般に使われているメモリ試験装置の概要を示す。
従って、従来はフラッシュメモリを試験した場合も全ビットの良否判定結果を不良解析メモリAFMに格納し、不良解析メモリAFMに与えるアドレス信号に従って各ブロックを識別し、各ブロック毎に不良セルの数を計数し、救済が可能か否か等の救済処理等に利用している。
このため、従来は不良解析メモリAFMの各ブロックに対応するアドレス領域を1アドレス毎に読み出してそのアドレス領域に不良を表わすデータ(一般には「1」論理)が書き込まれているか否かを検索し、バッドブロックの数が規定値以上か否かを判定する。従って検索に時間が掛り、テストのスループット(効率)を悪くしている。
従って、バッドブロック内において、書込が全く実行できないアドレスが存在すると、再書込動作による時間が加算されるため機能試験に要する時間が長くなる欠点もある。
特に複数のフラッシュメモリを同時に試験する場合、他のフラッシュメモリが1回で書込が完了しているにも係わらず、バッドブロックに含まれる不良アドレスをアクセスしたフラッシュメモリが存在した場合は、そのフラッシュメモリの再書込動作が所定回に達するまで、他のフラッシュメモリのテストは保留されるため、無駄な時間を費やす不都合があり、これによってテスト時間が長くなる大きな欠点がある。
この発明のメモリ試験装置は、被試験メモリが装備する記憶セルの中のMビットを1ページとして扱い、Mビット×Nページを1ブロックとして、ブロック単位で記憶内容を書き換え可能なブロック機能を持つメモリを試験するメモリ試験装置において、上記被試験メモリと同等乃至はそれ以上の記憶容量を持つメモリによって構成され、上記被試験メモリの全ビットの良否判定結果を格納する不良解析メモリと、上記不良解析メモリに与えられる全ビットのアドレス信号の中から上位ビットのアドレス信号を取り出してブロックアドレスを生成するブロックアドレス選択器と、上記ブロックアドレスでアクセスされ上記被試験メモリが持つブロック数と同等の数の各アドレス毎に1ビットの記憶容量を持つ第1バッドブロックメモリと、上記第1バッドブロックメモリに記憶されたバッドブロックデータを計数するバッドブロックカウンタと、上記第1バッドブロックメモリからバッドブロックデータが読み出された状態では上記被試験メモリの試験をパスさせるマスク制御手段と、を具備する。
第1バッドブロックメモリBBMは不良解析メモリAFMに与えられる全ビットのアドレス信号の中から選択されたビットで構成されるブロックアドレスによりアクセスされる。図1に示す例では不良解析メモリAFMに与えるフルビットのアドレス信号の中から上位ビットのアドレス信号を取り出してブロックアドレスを生成するブロックアドレス選択器BAOを設け、このブロックアドレス選択器BAOからブロックアドレスを生成させて第1バッドブロックメモリBBMをアクセスする構成とした場合を示す。
従って、被試験メモリMUTから読み出したデータが、パターン発生器PGから出力される期待値と不一致が発生した場合はその不一致が発生したアドレスと不一致が発生したメモリセルの位置が不良解析メモリAFMに記憶されると共に、バッドブロックメモリBBMには不一致が発生したアドレスが属するブロックNO.に対応するブロックアドレスに図2に示すようにバッドブロックを表わすデータが書き込まれる。
初期テストでは被試験メモリMUTの全てのビットに例えば「1」論理を書き込むと共にこれを順次読み出し、ブロック内で1個でも不一致を発生するメモリセルが検出された場合は、そのブロックを表わすブロックアドレスにバッドブロックを表わすデータ(一般に「1」論理のデータ)が書き込まれる。バッドブロックを表わすデータは1ビットのデータで表わすことができる。従ってバッドブロックメモリBBMは被試験メモリMUTが持つブロックの数と同等の数のアドレス容量を有し、各アドレス毎に1ビットの記憶容量を持つメモリで構成することができる。
バッドブロックメモリBBMから読み出されたバッドブロックデータはバッドブロックカウンタBBCにより計数される。この計数結果はテストバス201を通じて主制御器100に読み込まれ、被試験メモリMUTの良否を判定する。バッドブロックの数が所定個以下であれば主制御器100はパターン発生器PG及びタイミング発生器TGに機能テストの実行を指示する。
ここでパターン発生器PGがパターンデータを出力した時点で、このパターンデータには被試験メモリMUTと不良解析メモリAFMに与えるアドレス信号も付加されている。このアドレス信号をブロックアドレス選択器BAOに与え、ブロックアドレス選択器BAOからブロックアドレスを発生させ、このブロックアドレスによりバッドブロックメモリBBMを読み出す。
図3はこの発明の他の構成のメモリ試験装置の実施例を示す。このメモリ試験装置は図1に示したバッドブロックメモリBBM(以下これを第1バッドブロックメモリと称す)に加えて第2バッドブロックメモリCFMを設けた構成を特徴とするものである。第1バッドブロックメモリBBMと第2バッドブロックメモリCFMは同等の構成のメモリが用いられる。
つまり、機能テスト時は図1の実施例で説明したように、第1バッドブロックメモリBBMに記憶したバッドブロックデータをマスクデータとして利用してバッドブロック内のテストを禁止させ、バッドブロック以外の正常なブロックでは機能テストを実行する。機能テスト中に不良が発生した場合は第2バッドブロックメモリCFMにその不良が発生したブロックアドレスにバッドブロックデータを記憶させる。
図4及び図5は救済可能か否かを判定する製造ライン上で使用する検出モードを構築する場合のフローチャートを示す。図4はその中の機能テストルーチン、図5は救済判定ルーチンを示す。尚図4に示す機能テストルーチンを実行する以前に上述した初期テストが実行されているものとし第1バッドブロックメモリBBMにはバッドブロックデータが格納されているものとする。
ステップSP2でBBM=1でなければステップSP4に分岐する。ステップSP4では機能テストモードにおいて被試験メモリMUTが出力した応答出力と期待値の論理比較結果が良か不良かを判定する。論理比較結果が不良の場合はステップSP5で第2バッドブロックメモリCFMにバッドブロックデータを書き込む。これと共にステップSP6で不良解析メモリAFMの不良発生アドレスに不良セルの位置データを書き込み、ステップSP7に進む。
ステップSP7では第1バッドブロックメモリBBMの読出ブロックアドレスを+1し、ステップSP8に進む。
ステップSP8では全てのブロック(被試験メモリMUTの各ブロック)を機能テストしたか否かを判定し、否であればステップSP2に戻り、次のブロックの機能テストを実行する。
救済判定ルーチンではステップSP9で第2バッドブロックメモリCFMの読出ブロックアドレスCをC=1に初期設定し、このアドレスを読み出すと共にステップSP10に進む。
ステップSP10では第2バッドブロックメモリCFMの読出出力がバッドブロックを表わすCFM=1か否かを判定する。CFM=1であればステップSP11に進む。CFM=1でなければステップSP14に進む。
ステップSP12ではリペア解析により救済可能か否かを判定する。不良セルの数が規定値を越えている場合はこのブロックは救済不能と判定し、ステップSP13に分岐し、ステップSP13で第1バッドブロックメモリBBMの対象ブロックにバッドブロックデータ「1」を書き込み、ステップSP14に進む。
ステップSP14で第2バッドブロックメモリCFMの読み出しアドレスCを+1し、ステップSP15に進む。ステップSP15では全てのブロックについて救済可能か否かを判定したかどうかを判定し、否であればステップSP10に戻る。良であればステップSP16に進む。
このように第1バッドブロックメモリBBMと第2バッドブロックメモリCFMに別々にバッドブロックデータを格納することにより機能テストルーチンでは第1バッドブロックメモリBBMに格納したバッドブロックデータを利用して機能テストを行なうべきブロックであるか否かを判定し、救済判定ルーチンでは第2バッドブロックメモリCFMに格納したバッドブロックデータを利用して救済可能か否かを見るブロックであるか否かを判定するから、機能テストは元より救済判定ルーチンの処理速度を高速化することができる。
第1バッドブロックメモリBBMの読出値がBBM=1であればステップSP2からステップSP3に進む。ステップSP3では第1バッドブロックメモリBBMの読出値BBM=1をマスクデータとして利用して被試験メモリMUTへの書き込み・読み出し動作を禁止させると共に、論理比較動作も禁止させ、ステップSP6に進む。
ステップSP4で論理比較結果が良であればそのままステップSP6に進む。ステップSP6では第1バッドブロックメモリBBMの読出アドレスBを+1し、ステップSP7に進む。
良否判定ルーチンではステップSP8とSP9で第1バッドブロックメモリBBMと第2バッドブロックメモリCFMからバットデータを読み出す。ステップSP10でこのバッドブロックデータの数をバッドブロックカウンタBBCで計数し、双方に格納されたバッドブロックデータの数を集計する。このとき第1バッドブロックメモリBBMと第2バッドブロックメモリCFMの同一アドレスから読み出されるバッドブロックデータは1個として計数する。双方から読み出されたバッドブロックデータの和JをステップSP11に引き渡す。
J<5であればステップ13に進み次のテストに移行する。
200 メインフレーム
300 テストヘッド
MUT 被試験メモリ
PG パターン発生器
TG タイミング発生器
FC 波形フォーマッタ
DR ドライバ群
VCP 電圧比較器群
LOC 論理比較器
AFM 不良解析メモリ
BAO ブロックアドレス選択器
BBM 第1バッドブロックメモリ
MKC マスク制御手段
BBC バッドブロックカウンタ
CFM 第2バッドブロックメモリ
Claims (4)
- 被試験メモリが装備する記憶セルの中のMビットを1ページとして扱い、Mビット×Nページを1ブロックとして、ブロック単位で記憶内容を書き換え可能なブロック機能を持つメモリを試験するメモリ試験装置において、
上記被試験メモリと同等またはそれ以上の記憶容量を持つメモリによって構成され、上記被試験メモリの全ビットの良否判定結果を格納する不良解析メモリと、
上記不良解析メモリに与えられる全ビットのアドレス信号の中から上位ビットのアドレス信号を取り出してブロックアドレスを生成するブロックアドレス選択器と、
上記ブロックアドレスでアクセスされ上記被試験メモリが持つブロック数と同等の数の各アドレス毎に、上記記憶セルの全てに一定の論理値を書き込み、その書き込んだ論理値が全ての上記記憶セルから読みだされるか否かにより不良ブロックを検出する初期テストにおいて検出される不良ブロックを、バッドブロックデータとして格納する第1バッドブロックメモリと、
上記第1バッドブロックメモリに記憶されたバッドブロックデータを用いて実行される機能テストモードで検出されるバッドブロックデータを記憶する第2バッドブロックメモリと、
を具備したことを特徴とするメモリ試験装置。 - 上記第1バッドブロックメモリからバッドブロックデータが読み出された状態では上記被試験メモリの試験をパスさせるマスク制御手段を具備したことを特徴とする請求項1に記載のメモリ試験装置。
- 上記第1バッドブロックメモリに記憶されたバッドブロックデータと上記第2バッドブロックメモリに記憶されたバッドブロックデータとを計数するバッドブロックカウンタを具備したことを特徴とする請求項1または請求項2に記載のメモリ試験装置。
- 同時に複数の上記被試験メモリを試験する場合には上記第1バッドブロックメモリと上記第2バッドブロックメモリとを複数の上記被試験メモリ毎に設けたことを特徴とする請求項1から請求項3のいずれか1項に記載のメモリ試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008075212A JP4691125B2 (ja) | 2008-03-24 | 2008-03-24 | メモリ試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008075212A JP4691125B2 (ja) | 2008-03-24 | 2008-03-24 | メモリ試験装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26633298A Division JP4121634B2 (ja) | 1998-09-21 | 1998-09-21 | メモリ試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008186579A JP2008186579A (ja) | 2008-08-14 |
JP4691125B2 true JP4691125B2 (ja) | 2011-06-01 |
Family
ID=39729485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008075212A Expired - Fee Related JP4691125B2 (ja) | 2008-03-24 | 2008-03-24 | メモリ試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4691125B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56107400A (en) * | 1980-01-30 | 1981-08-26 | Advantest Corp | Memory test device |
JPH06119799A (ja) * | 1992-10-05 | 1994-04-28 | Advantest Corp | メモリ試験装置 |
JPH0855498A (ja) * | 1994-08-10 | 1996-02-27 | Hitachi Electron Eng Co Ltd | メモリテスタの書込み制御回路 |
JPH1092195A (ja) * | 1996-09-18 | 1998-04-10 | Advantest Corp | メモリ試験装置 |
JPH10144095A (ja) * | 1996-11-01 | 1998-05-29 | Advantest Corp | 半導体メモリ試験装置用不良解析メモリ |
JPH10222998A (ja) * | 1997-02-04 | 1998-08-21 | Oki Micro Design Miyazaki:Kk | メモリ試験方法及びメモリ試験装置 |
-
2008
- 2008-03-24 JP JP2008075212A patent/JP4691125B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56107400A (en) * | 1980-01-30 | 1981-08-26 | Advantest Corp | Memory test device |
JPH06119799A (ja) * | 1992-10-05 | 1994-04-28 | Advantest Corp | メモリ試験装置 |
JPH0855498A (ja) * | 1994-08-10 | 1996-02-27 | Hitachi Electron Eng Co Ltd | メモリテスタの書込み制御回路 |
JPH1092195A (ja) * | 1996-09-18 | 1998-04-10 | Advantest Corp | メモリ試験装置 |
JPH10144095A (ja) * | 1996-11-01 | 1998-05-29 | Advantest Corp | 半導体メモリ試験装置用不良解析メモリ |
JPH10222998A (ja) * | 1997-02-04 | 1998-08-21 | Oki Micro Design Miyazaki:Kk | メモリ試験方法及びメモリ試験装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2008186579A (ja) | 2008-08-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4121634B2 (ja) | メモリ試験装置 | |
JP4601119B2 (ja) | メモリ試験方法・メモリ試験装置 | |
JP4435833B2 (ja) | 試験装置および選択装置 | |
KR101498009B1 (ko) | 비휘발성 메모리 시스템에서 결함 블록 분리 | |
US8037376B2 (en) | On-chip failure analysis circuit and on-chip failure analysis method | |
US8201037B2 (en) | Semiconductor integrated circuit and method for controlling semiconductor integrated circuit | |
US20110063909A1 (en) | Nonvolatile semiconductor memory and method of testing the same | |
JPWO2008001543A1 (ja) | 半導体試験装置および半導体メモリの試験方法 | |
JP4402093B2 (ja) | 半導体試験装置および半導体メモリの試験方法 | |
JP4448895B1 (ja) | 試験装置および試験方法 | |
JP4334463B2 (ja) | 半導体集積回路のテスト装置および方法 | |
JP2002093193A (ja) | メモリ試験方法・メモリ試験装置 | |
US20130051158A1 (en) | Integrated circuit, testing apparatus for integrated circuit, and method of testing integrated circuit | |
US7382669B2 (en) | Semiconductor memory component and method for testing semiconductor memory components | |
JP2003324155A (ja) | 半導体集積回路装置及びそのテスト方法 | |
JP4691125B2 (ja) | メモリ試験装置 | |
WO2001043141A1 (fr) | Dispositif d'essai pour memoire a semi-conducteurs | |
JP2009076125A (ja) | 半導体試験装置 | |
KR100609573B1 (ko) | 플래시 메모리 장치 및 그의 테스트 방법 | |
JP4729179B2 (ja) | メモリ試験方法・メモリ試験装置 | |
JPH0773700A (ja) | フラッシュメモリ試験装置 | |
JP2003173697A (ja) | 半導体記憶装置および半導体記憶装置の書き込み方法および半導体記憶装置の書き換え方法 | |
JP4664535B2 (ja) | 半導体デバイス試験装置 | |
JP2001167597A (ja) | 半導体メモリ試験装置 | |
JP4863764B2 (ja) | 半導体試験装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100324 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100402 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101130 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110118 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110208 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110218 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |