JPH1092195A - メモリ試験装置 - Google Patents
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- JPH1092195A JPH1092195A JP8245951A JP24595196A JPH1092195A JP H1092195 A JPH1092195 A JP H1092195A JP 8245951 A JP8245951 A JP 8245951A JP 24595196 A JP24595196 A JP 24595196A JP H1092195 A JPH1092195 A JP H1092195A
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 被試験メモリと同一のメモリ容量を持つ不良
解析メモリから、不良セル情報を読出し、不良セルの発
生個数を集計する処理を短時間に済ますことができる装
置を提供する。 【解決手段】 不良解析メモリのメモリ容量を複数のメ
モリブロックに細分化し、その細分化した各メモリブロ
ックに対応してフェイル情報が書き込まれたか否かを表
わすフラッグを記憶するフラッグメモリを設け、このフ
ラッグメモリの「１」論理に立上っているフラッグを検
出し、検出したフラッグに対応したメモリブロックの内
部だけを読出してフェイル情報を集計する。
解析メモリから、不良セル情報を読出し、不良セルの発
生個数を集計する処理を短時間に済ますことができる装
置を提供する。 【解決手段】 不良解析メモリのメモリ容量を複数のメ
モリブロックに細分化し、その細分化した各メモリブロ
ックに対応してフェイル情報が書き込まれたか否かを表
わすフラッグを記憶するフラッグメモリを設け、このフ
ラッグメモリの「１」論理に立上っているフラッグを検
出し、検出したフラッグに対応したメモリブロックの内
部だけを読出してフェイル情報を集計する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路で
構成されるメモリ素子を試験するメモリ試験装置に関す
る。特に不良メモリセルの数を計数し、救済が可能か否
かを判定する不良救済解析器を搭載したメモリ試験装置
の改良を提案するものである。
構成されるメモリ素子を試験するメモリ試験装置に関す
る。特に不良メモリセルの数を計数し、救済が可能か否
かを判定する不良救済解析器を搭載したメモリ試験装置
の改良を提案するものである。
【０００２】
【従来の技術】図５に不良救済解析器を搭載したメモリ
試験装置の概略の構成を示す。メモリ試験装置は周知の
ようにタイミング発生器１と、パターン発生器２と、波
形整形器３と、論理比較器４と、不良解析メモリ５と、
不良救済解析器６とによって構成される。
試験装置の概略の構成を示す。メモリ試験装置は周知の
ようにタイミング発生器１と、パターン発生器２と、波
形整形器３と、論理比較器４と、不良解析メモリ５と、
不良救済解析器６とによって構成される。
【０００３】タイミング発生器１は基準となるタイミン
グクロックを発生し、このタイミングクロックを基にパ
ターン発生器２が動作し、アドレス信号、パターンデー
タ、制御信号、期待値パターンデータを出力する。アド
レス信号、パターンデータ、制御信号は波形整形器３に
入力され、波形整形器３から被試験メモリＭＵＴに実波
形を持つ試験パターン信号が印加される。
グクロックを発生し、このタイミングクロックを基にパ
ターン発生器２が動作し、アドレス信号、パターンデー
タ、制御信号、期待値パターンデータを出力する。アド
レス信号、パターンデータ、制御信号は波形整形器３に
入力され、波形整形器３から被試験メモリＭＵＴに実波
形を持つ試験パターン信号が印加される。
【０００４】試験パターン信号は被試験メモリＭＵＴに
一時記憶され、その読出出力データが論理比較器４に入
力される。論理比較器４にはパターン発生器２から期待
値パターンデータが与えられ、この部分で被試験メモリ
ＭＵＴから読出した出力データと、期待値パターンデー
タとを論理比較し、不一致の発生を検出してフェイル信
号を出力し不良セルの存在を不良解析メモリ５に記憶さ
せる。
一時記憶され、その読出出力データが論理比較器４に入
力される。論理比較器４にはパターン発生器２から期待
値パターンデータが与えられ、この部分で被試験メモリ
ＭＵＴから読出した出力データと、期待値パターンデー
タとを論理比較し、不一致の発生を検出してフェイル信
号を出力し不良セルの存在を不良解析メモリ５に記憶さ
せる。
【０００５】不良解析メモリ５は被試験メモリＭＵＴに
与えられるアドレス信号と同一のアドレス信号が与えら
れ、論理比較器４において不一致が発生する毎に、その
不一致が発生したアドレスに不良を表わす例えば「１」
論理のフェイル信号を記憶する。不良救済解析器６は不
良解析メモリ５に記憶された不良セルの総数と、各アド
レスライン（行アドレスライン及び列アドレスライン）
上の不良セルの数を別々にかつ同時に計数し、各被試験
メモリＭＵＴに設けられた救済ラインによって救済が可
能か否かを解析する。このような救済ラインを設けたメ
モリは一般にリダンダンシ構成メモリと呼ばれている。
与えられるアドレス信号と同一のアドレス信号が与えら
れ、論理比較器４において不一致が発生する毎に、その
不一致が発生したアドレスに不良を表わす例えば「１」
論理のフェイル信号を記憶する。不良救済解析器６は不
良解析メモリ５に記憶された不良セルの総数と、各アド
レスライン（行アドレスライン及び列アドレスライン）
上の不良セルの数を別々にかつ同時に計数し、各被試験
メモリＭＵＴに設けられた救済ラインによって救済が可
能か否かを解析する。このような救済ラインを設けたメ
モリは一般にリダンダンシ構成メモリと呼ばれている。
【０００６】ここでリダンダンシ構成メモリについて簡
単に説明する。図６にその構成を示す。被試験メモリＭ
ＵＴはメモリセルアレイＭＣＡに加えて、その周辺に形
成された行アドレス救済ラインＳＲと列アドレス救済ラ
インＳＣとを具備して構成される。これらメモリセルア
レイＭＣＡと行アドレス救済ラインＳＲ及び列アドレス
救済ラインＳＣは同一の半導体チップ内に形成される。
各アドレス救済ラインＳＲとＳＣはこの例では２本ずつ
形成した場合を示す。
単に説明する。図６にその構成を示す。被試験メモリＭ
ＵＴはメモリセルアレイＭＣＡに加えて、その周辺に形
成された行アドレス救済ラインＳＲと列アドレス救済ラ
インＳＣとを具備して構成される。これらメモリセルア
レイＭＣＡと行アドレス救済ラインＳＲ及び列アドレス
救済ラインＳＣは同一の半導体チップ内に形成される。
各アドレス救済ラインＳＲとＳＣはこの例では２本ずつ
形成した場合を示す。
【０００７】ここでメモリセルアレイＭＣＡ内の例えば
行アドレスラインＲｉに３個の不良セルＸ1 ，Ｘ2 ，Ｘ
3 が検出され、また列アドレスラインＣｉに３個の不良
セルＹ1 ，Ｙ2 ，Ｙ3 が検出されたとすると、行アドレ
スラインＲｉを行アドレス救済ラインＳＲの何れか一方
に接続変更すれば行アドレスラインＲｉを救済すること
ができる。また列アドレスラインＣｉも列アドレス救済
ラインＳＣの何れか一方に接続変更すれば列アドレスラ
インＣｉを救済することができる。
行アドレスラインＲｉに３個の不良セルＸ1 ，Ｘ2 ，Ｘ
3 が検出され、また列アドレスラインＣｉに３個の不良
セルＹ1 ，Ｙ2 ，Ｙ3 が検出されたとすると、行アドレ
スラインＲｉを行アドレス救済ラインＳＲの何れか一方
に接続変更すれば行アドレスラインＲｉを救済すること
ができる。また列アドレスラインＣｉも列アドレス救済
ラインＳＣの何れか一方に接続変更すれば列アドレスラ
インＣｉを救済することができる。
【０００８】このようにしてメモリセルアレイＭＣＡ内
の不良セルを救済ラインによって救済するものであるか
ら、行アドレスライン毎列アドレスライン毎の不良セル
数を計数し救済ラインの本数と比べることにより、メモ
リセルアレイＭＣＡを救済できるか否かを判定すること
ができる。このため、従来より不良救済解析器６は図７
に示すようにメモリセルアレイＭＣＡ内の行アドレスラ
イン毎及び列アドレスライン毎に不良セルの数をカウン
タＲＦＣ，ＣＦＣで計数し、更に不良セルの総数をカウ
ンタＴＦＣで計数し、これらの計数値から救済が可能か
否かを判定している。
の不良セルを救済ラインによって救済するものであるか
ら、行アドレスライン毎列アドレスライン毎の不良セル
数を計数し救済ラインの本数と比べることにより、メモ
リセルアレイＭＣＡを救済できるか否かを判定すること
ができる。このため、従来より不良救済解析器６は図７
に示すようにメモリセルアレイＭＣＡ内の行アドレスラ
イン毎及び列アドレスライン毎に不良セルの数をカウン
タＲＦＣ，ＣＦＣで計数し、更に不良セルの総数をカウ
ンタＴＦＣで計数し、これらの計数値から救済が可能か
否かを判定している。
【０００９】図８に従来の不良解析メモリ５と不良救済
解析器６の構成を示す。不良解析メモリ５は図５に示し
たパターン発生器２から与えられるＸアドレス信号及び
Ｙアドレス信号（図９参照）の中から必要なビットの信
号を取り出し、被試験メモリＭＵＴと不良解析メモリの
記憶容量を合致させるためのアドレスフォーマッタＦＯ
Ｍ1 と、このアドレスフォーマッタＦＯＭ1 で取り出し
たアドレス信号によってアクセスされてフェイル信号を
記憶するメモリ部ＡＦＭとによって構成される。
解析器６の構成を示す。不良解析メモリ５は図５に示し
たパターン発生器２から与えられるＸアドレス信号及び
Ｙアドレス信号（図９参照）の中から必要なビットの信
号を取り出し、被試験メモリＭＵＴと不良解析メモリの
記憶容量を合致させるためのアドレスフォーマッタＦＯ
Ｍ1 と、このアドレスフォーマッタＦＯＭ1 で取り出し
たアドレス信号によってアクセスされてフェイル信号を
記憶するメモリ部ＡＦＭとによって構成される。
【００１０】フェイル信号は図５に示した論理比較器４
から与えられ、ゲートＧ1 において書込タイミング信号
ＷＲＩＴＥにより制御し、メモリ部ＡＦＭの書込クロッ
ク入力端子ＷＥに入力する。メモリ部ＡＦＭのデータ入
力端子Ｄｉには常時「１」論理を与えられている。従っ
てメモリ部ＡＦＭは論理比較器４から「１」論理のフェ
イル信号が出力される毎に、そのとき被試験メモリＭＵ
Ｔに与えられているアドレスに論理「１」のフェイルデ
ータを書き込む。従って、試験が終了した時点ではメモ
リ部ＡＦＭに不良が発生したアドレスの全てに「１」論
理のフェイルデータが書き込まれる。
から与えられ、ゲートＧ1 において書込タイミング信号
ＷＲＩＴＥにより制御し、メモリ部ＡＦＭの書込クロッ
ク入力端子ＷＥに入力する。メモリ部ＡＦＭのデータ入
力端子Ｄｉには常時「１」論理を与えられている。従っ
てメモリ部ＡＦＭは論理比較器４から「１」論理のフェ
イル信号が出力される毎に、そのとき被試験メモリＭＵ
Ｔに与えられているアドレスに論理「１」のフェイルデ
ータを書き込む。従って、試験が終了した時点ではメモ
リ部ＡＦＭに不良が発生したアドレスの全てに「１」論
理のフェイルデータが書き込まれる。
【００１１】不良救済解析器６は行アドレス発生器ＲＡ
Ｐと、列アドレス発生器ＣＡＰと、行アドレス発生器Ｒ
ＡＰが１行分のアドレスを発生したことを検出して桁上
げ信号を出力する桁上検出器ＣＳ1 と、行アドレスライ
ン毎の不良セルの数を計数するカウンタＲＦＣと、列ア
ドレス毎の不良セルの数を計数するカウンタＣＦＣと、
不良セルの総数を計数するカウンタＴＦＣと、書き込み
を制御するゲートＧ2とによって構成される。
Ｐと、列アドレス発生器ＣＡＰと、行アドレス発生器Ｒ
ＡＰが１行分のアドレスを発生したことを検出して桁上
げ信号を出力する桁上検出器ＣＳ1 と、行アドレスライ
ン毎の不良セルの数を計数するカウンタＲＦＣと、列ア
ドレス毎の不良セルの数を計数するカウンタＣＦＣと、
不良セルの総数を計数するカウンタＴＦＣと、書き込み
を制御するゲートＧ2とによって構成される。
【００１２】行アドレス発生器ＲＡＰ及び列アドレス発
生器ＣＡＰはクロックＣＬＫに同期して行アドレス信号
Ｒ0 〜Ｒ10（図９に示したＸアドレスに相当する）及び
列アドレス信号Ｃ0 〜Ｃ10（図９に示したＹアドレスに
相当する）を出力する。この行アドレス信号Ｒ0 〜Ｒ10
及び列アドレス信号Ｃ0 〜Ｃ10がカウンタＲＦＣとＣＦ
Ｃに入力される。
生器ＣＡＰはクロックＣＬＫに同期して行アドレス信号
Ｒ0 〜Ｒ10（図９に示したＸアドレスに相当する）及び
列アドレス信号Ｃ0 〜Ｃ10（図９に示したＹアドレスに
相当する）を出力する。この行アドレス信号Ｒ0 〜Ｒ10
及び列アドレス信号Ｃ0 〜Ｃ10がカウンタＲＦＣとＣＦ
Ｃに入力される。
【００１３】カウンタＲＦＣとＣＦＣはそれぞれ行アド
レス信号と列アドレス信号によってアクセスされるメモ
リＭRFC 及びＭCFC と、これらの各メモリＭRFC 及びＭ
CFCから読み出されたフェイル発生回数に１を加算する
加算器ＡＤＤ1 及びＡＤＤ2とによって構成される。
尚、カウンタＴＦＣは単に不良セルの総数を同一アドレ
スに記憶するメモリＭTFC と加算器ＡＤＤ3 とによって
構成される。
レス信号と列アドレス信号によってアクセスされるメモ
リＭRFC 及びＭCFC と、これらの各メモリＭRFC 及びＭ
CFCから読み出されたフェイル発生回数に１を加算する
加算器ＡＤＤ1 及びＡＤＤ2とによって構成される。
尚、カウンタＴＦＣは単に不良セルの総数を同一アドレ
スに記憶するメモリＭTFC と加算器ＡＤＤ3 とによって
構成される。
【００１４】桁上検出器ＣＳ1 は行アドレス発生器ＲＡ
Ｐが出力する行アドレスがオール「１」に達する毎に桁
上信号を出力し、この桁上信号を列アドレス発生器ＣＡ
Ｐに与える。列アドレス発生器ＣＡＰは桁上信号を受け
取る毎に、列アドレスを＋１ずつ歩進させる。メモリＭ
RFC 及びＭCFC は行アドレス及び列アドレスが与えられ
る毎に、その与えられたアドレスに記憶している不良セ
ル数を読み出し、その読出した不良セル数を加算器ＡＤ
Ｄ1 及びＡＤＤ2 に与える。加算器ＡＤＤ1 及びＡＤＤ
2 はメモリＭRFC 及びＭCFC から読み出された値に１を
加算し、この加算値をメモリＭ RFC 及びＭCFC の入力端
子Ｄｉに入力する。
Ｐが出力する行アドレスがオール「１」に達する毎に桁
上信号を出力し、この桁上信号を列アドレス発生器ＣＡ
Ｐに与える。列アドレス発生器ＣＡＰは桁上信号を受け
取る毎に、列アドレスを＋１ずつ歩進させる。メモリＭ
RFC 及びＭCFC は行アドレス及び列アドレスが与えられ
る毎に、その与えられたアドレスに記憶している不良セ
ル数を読み出し、その読出した不良セル数を加算器ＡＤ
Ｄ1 及びＡＤＤ2 に与える。加算器ＡＤＤ1 及びＡＤＤ
2 はメモリＭRFC 及びＭCFC から読み出された値に１を
加算し、この加算値をメモリＭ RFC 及びＭCFC の入力端
子Ｄｉに入力する。
【００１５】加算器ＡＤＤ1 及びＡＤＤ2 の加算結果が
入力端子Ｄｉに入力されている状態で不良解析メモリ５
からフェイルデータが読み出されると、そのフェイルデ
ータはゲートＧ2 で書込タイミング信号によって制御さ
れてメモリＭRFC とＭCFC の書き込みクロック入力端子
ＷＥに入力され、加算結果をアクセス中のアドレスに書
き戻す。このようにしてカウンタＲＦＣ及びＣＦＣには
それぞれに、行アドレス毎及び列アドレス毎に不良セル
数が積算されて記憶される。
入力端子Ｄｉに入力されている状態で不良解析メモリ５
からフェイルデータが読み出されると、そのフェイルデ
ータはゲートＧ2 で書込タイミング信号によって制御さ
れてメモリＭRFC とＭCFC の書き込みクロック入力端子
ＷＥに入力され、加算結果をアクセス中のアドレスに書
き戻す。このようにしてカウンタＲＦＣ及びＣＦＣには
それぞれに、行アドレス毎及び列アドレス毎に不良セル
数が積算されて記憶される。
【００１６】尚、カウンタＴＦＣは不良解析メモリ５か
らフェイル信号が読み出される毎に、その発生回数を積
算し、その積算値を同一アドレスに記憶する。
らフェイル信号が読み出される毎に、その発生回数を積
算し、その積算値を同一アドレスに記憶する。
【００１７】
【発明が解決しようとする課題】上述したように、不良
救済解析器６において行アドレス毎及び列アドレス毎に
不良セル数を仕分けして計数する際に従来は不良解析メ
モリ５を構成するメモリ部ＡＦＭは先頭アドレスから最
終アドレスまで全てにわたって読出を行なっている。従
って被試験メモリの記憶容量の増大に伴なってその読出
に時間が掛り、これに伴なって不良救済処理時間が長く
なってしまう不都合が生じる。
救済解析器６において行アドレス毎及び列アドレス毎に
不良セル数を仕分けして計数する際に従来は不良解析メ
モリ５を構成するメモリ部ＡＦＭは先頭アドレスから最
終アドレスまで全てにわたって読出を行なっている。従
って被試験メモリの記憶容量の増大に伴なってその読出
に時間が掛り、これに伴なって不良救済処理時間が長く
なってしまう不都合が生じる。
【００１８】この発明の目的は被試験メモリの記憶容量
が大きくても、短時間に不良セル数を集計することがで
きる不良救済解析器を搭載したメモリ試験装置を提供し
ようとするものである。
が大きくても、短時間に不良セル数を集計することがで
きる不良救済解析器を搭載したメモリ試験装置を提供し
ようとするものである。
【００１９】
【課題を解決するための手段】この発明では不良解析メ
モリのアドレス領域を複数のメモリブロックに細分化す
ると共に、試験中に細分化した各メモリブロック内にフ
ェイルデータが書き込まれたか否かを表わすフラッグを
フラッグメモリに記憶させる。従ってフラッグメモリの
各アドレスは不良解析メモリ内を細分化したメモリブロ
ックに対応付けされる。従ってフラッグメモリの各アド
レスに記憶されたフラッグの状態によって各メモリブロ
ック内のフェイル情報の有無を知ることができる。
モリのアドレス領域を複数のメモリブロックに細分化す
ると共に、試験中に細分化した各メモリブロック内にフ
ェイルデータが書き込まれたか否かを表わすフラッグを
フラッグメモリに記憶させる。従ってフラッグメモリの
各アドレスは不良解析メモリ内を細分化したメモリブロ
ックに対応付けされる。従ってフラッグメモリの各アド
レスに記憶されたフラッグの状態によって各メモリブロ
ック内のフェイル情報の有無を知ることができる。
【００２０】よって不良救済解析時はフラッグメモリの
フラッグが例えば「１」に立っているアドレスを検出
し、このアドレスに対応したメモリブロックの内部だけ
を読み出せばよく、フラッグが立っていないメモリブロ
ックは読み出を行なう必要がないから、読み出すべき領
域を大幅に少なくすることができる利点が得られる。
フラッグが例えば「１」に立っているアドレスを検出
し、このアドレスに対応したメモリブロックの内部だけ
を読み出せばよく、フラッグが立っていないメモリブロ
ックは読み出を行なう必要がないから、読み出すべき領
域を大幅に少なくすることができる利点が得られる。
【００２１】
【発明の実施の形態】図１にこの発明の要部の一実施例
を示す。図８と対応する部分には同一符号を付して示
す。この実施例でも不良解析メモリ５を構成するメモリ
部ＡＦＭのアドレス信号供給路上にアドレスフォーマッ
タＦＯＭ1 を介挿し、このアドレスフォーマッタＦＯＭ
1 によってＸアドレス信号とＹアドレス信号のビット幅
を規定し、メモリ部ＡＦＭのメモリ容量を被試験メモリ
のメモリ容量に合致させている。
を示す。図８と対応する部分には同一符号を付して示
す。この実施例でも不良解析メモリ５を構成するメモリ
部ＡＦＭのアドレス信号供給路上にアドレスフォーマッ
タＦＯＭ1 を介挿し、このアドレスフォーマッタＦＯＭ
1 によってＸアドレス信号とＹアドレス信号のビット幅
を規定し、メモリ部ＡＦＭのメモリ容量を被試験メモリ
のメモリ容量に合致させている。
【００２２】この発明ではメモリ容量が被試験メモリの
メモリ容量と合致されたメモリ部ＡＦＭの内部を複数の
メモリブロックに細分化する。これと共に、この細分化
した各メモリブロックのそれぞれに対応したフラッグを
記憶するフラッグメモリＦＬＭを設ける。メモリ部ＡＦ
Ｍのメモリブロックの細分化数と、フラッグメモリＦＬ
Ｍ記憶可能なフラッグの数は一致するように構成され
る。メモリ部ＡＦＭのメモリブロックの細分化数とフラ
ッグメモリＦＬＭにおけるフラッグの記憶数との関係の
一例を図２を用いて説明する。図２Ａはアドレスフォー
マッタＦＯＭ1 で切り出したＸアドレス信号とＹアドレ
ス信号の一例を示す。図の例ではＸアドレス信号をＸ 0
〜Ｘ10の１１ビットの信号として切り出し、またＹアド
レス信号もＹ0 〜Ｙ10の１１ビットの信号として切り出
した場合を示す。これらＸアドレス信号Ｘ0 〜Ｘ10と、
Ｙアドレス信号Ｙ0 〜Ｙ10の合せて２２ビットのアドレ
ス信号によってメモリ部ＡＦＭをアクセスすることによ
って４Ｍビット（４１９４３０４）のメモリ容量とな
る。
メモリ容量と合致されたメモリ部ＡＦＭの内部を複数の
メモリブロックに細分化する。これと共に、この細分化
した各メモリブロックのそれぞれに対応したフラッグを
記憶するフラッグメモリＦＬＭを設ける。メモリ部ＡＦ
Ｍのメモリブロックの細分化数と、フラッグメモリＦＬ
Ｍ記憶可能なフラッグの数は一致するように構成され
る。メモリ部ＡＦＭのメモリブロックの細分化数とフラ
ッグメモリＦＬＭにおけるフラッグの記憶数との関係の
一例を図２を用いて説明する。図２Ａはアドレスフォー
マッタＦＯＭ1 で切り出したＸアドレス信号とＹアドレ
ス信号の一例を示す。図の例ではＸアドレス信号をＸ 0
〜Ｘ10の１１ビットの信号として切り出し、またＹアド
レス信号もＹ0 〜Ｙ10の１１ビットの信号として切り出
した場合を示す。これらＸアドレス信号Ｘ0 〜Ｘ10と、
Ｙアドレス信号Ｙ0 〜Ｙ10の合せて２２ビットのアドレ
ス信号によってメモリ部ＡＦＭをアクセスすることによ
って４Ｍビット（４１９４３０４）のメモリ容量とな
る。
【００２３】図２ＢはフラッグメモリＦＬＭに与えるア
ドレス信号（以下フラッグアドレス信号と称す）の一例
を示す。この例ではメモリ部ＡＦＭに与えるＸアドレス
信号Ｘ0 〜Ｘ10とＹアドレス信号Ｙ0 〜Ｙ10の中から上
位６ビットずつをアドレスフォーマッタＦＯＭ2 によっ
て切り出し、Ｘ5 〜Ｘ10とＹ5 〜Ｙ10をフラッグメモリ
ＦＬＭのフラッグアドレス信号として与えるように構成
した場合を示す。
ドレス信号（以下フラッグアドレス信号と称す）の一例
を示す。この例ではメモリ部ＡＦＭに与えるＸアドレス
信号Ｘ0 〜Ｘ10とＹアドレス信号Ｙ0 〜Ｙ10の中から上
位６ビットずつをアドレスフォーマッタＦＯＭ2 によっ
て切り出し、Ｘ5 〜Ｘ10とＹ5 〜Ｙ10をフラッグメモリ
ＦＬＭのフラッグアドレス信号として与えるように構成
した場合を示す。
【００２４】従ってこの場合には、フラッグメモリＦＬ
Ｍのアドレス容量は２12＝４０９６アドレスとなる。こ
の結果メモリ部ＡＦＭの１個のメモリブロックの容量は
４１９４３０４／４０９６＝１０２４アドレスとなる。
結局、４Ｍビットのメモリ容量を持つメモリのフェイル
情報を４０９６個のフラッグに圧縮して記憶することが
できることになる。
Ｍのアドレス容量は２12＝４０９６アドレスとなる。こ
の結果メモリ部ＡＦＭの１個のメモリブロックの容量は
４１９４３０４／４０９６＝１０２４アドレスとなる。
結局、４Ｍビットのメモリ容量を持つメモリのフェイル
情報を４０９６個のフラッグに圧縮して記憶することが
できることになる。
【００２５】図３にその様子を示す。図３Ａはフラッグ
メモリＦＬＭの内部構成を示す。各枡目の一つが１ビッ
トのフラッグメモリセルを示し、フラッグメモリセルは
ＦＧ 0 〜ＦＧ4094の４０９４個が用意される。図３Ｂは
メモリ部ＡＦＭの内部構成を示す。メモリ部ＡＦＭの内
部は４０９４個のメモリブロックＢ1 〜Ｂ4094に細分化
される。各メモリブロックＢ1 ，Ｂ2 ，Ｂ3 ，…は１０
２４アドレスのメモリ容量となる。図３Ｂに示す斜線を
付した部分はフェイル情報が書き込まれたメモリブロッ
クを示す。この斜線を付したメモリブロックに対応した
フラッグメモリＦＬＭのフラッグアドレスに「１」論理
のフラッグが書き込まれる。
メモリＦＬＭの内部構成を示す。各枡目の一つが１ビッ
トのフラッグメモリセルを示し、フラッグメモリセルは
ＦＧ 0 〜ＦＧ4094の４０９４個が用意される。図３Ｂは
メモリ部ＡＦＭの内部構成を示す。メモリ部ＡＦＭの内
部は４０９４個のメモリブロックＢ1 〜Ｂ4094に細分化
される。各メモリブロックＢ1 ，Ｂ2 ，Ｂ3 ，…は１０
２４アドレスのメモリ容量となる。図３Ｂに示す斜線を
付した部分はフェイル情報が書き込まれたメモリブロッ
クを示す。この斜線を付したメモリブロックに対応した
フラッグメモリＦＬＭのフラッグアドレスに「１」論理
のフラッグが書き込まれる。
【００２６】つまり、メモリ試験時は図１に示すマルチ
プレクサＭＵＸ−ＡとＭＵＸ−Ｂはアドレスフォーマッ
タＦＯＭ1 とＦＯＭ2 側を選択し、パターン発生器２
(図５参照）から出力されるＸアドレス信号とＹアドレ
ス信号をメモリ部ＡＦＭとフラッグメモリＦＬＭに与え
る。試験中にフェイルが発生すると、そのフェイル信号
はメモリ部ＡＦＭには被試験メモリと同一アドレスに書
き込まれ、フラッグメモリＦＬＭにはそのアドレスの上
位ビットアドレス信号で決まるフラッグアドレスに
「１」論理のフラッグを書き込む。
プレクサＭＵＸ−ＡとＭＵＸ−Ｂはアドレスフォーマッ
タＦＯＭ1 とＦＯＭ2 側を選択し、パターン発生器２
(図５参照）から出力されるＸアドレス信号とＹアドレ
ス信号をメモリ部ＡＦＭとフラッグメモリＦＬＭに与え
る。試験中にフェイルが発生すると、そのフェイル信号
はメモリ部ＡＦＭには被試験メモリと同一アドレスに書
き込まれ、フラッグメモリＦＬＭにはそのアドレスの上
位ビットアドレス信号で決まるフラッグアドレスに
「１」論理のフラッグを書き込む。
【００２７】不良救済解析時にはマルチプレクサＭＵＸ
−ＡはアドレスフォーマッタＦＯＭ 3 でフォーマットし
たアドレス信号を選択してメモリ部ＡＦＭに与えると共
に、マルチプレクサＭＵＸ−Ｂはフラッグアドレス発生
器ＦＬＭ−ＡＰから出力されるフラッグアドレス信号を
選択してフラッグメモリＦＬＭに与える。フラッグアド
レス発生器ＦＬＭ−ＡＰはクロックＣＬＫの供給に同期
して先頭アドレス０から最終アドレス４０９５までのフ
ラッグアドレス信号を順に出力する。このフラッグアド
レス信号によってフラッグメモリＦＬＭをアクセスしフ
ラッグメモリＦＬＭの読出値が「０」論理の場合はフラ
ッグアドレスを＋１する動作を繰返す。一方、フラッグ
メモリＦＬＭから「１」論理が読み出されると、この
「１」論理のフラッグ信号がインバータＩＮＶを通じて
フラッグアドレス発生器ＦＬＭ−ＡＰのイネーブル端子
ＥＮに与えられるから、フラッグアドレス発生器ＦＬＭ
−ＡＰは動作を停止し、フラッグメモリＦＬＭは「１」
論理を出力した状態に維持される。
−ＡはアドレスフォーマッタＦＯＭ 3 でフォーマットし
たアドレス信号を選択してメモリ部ＡＦＭに与えると共
に、マルチプレクサＭＵＸ−Ｂはフラッグアドレス発生
器ＦＬＭ−ＡＰから出力されるフラッグアドレス信号を
選択してフラッグメモリＦＬＭに与える。フラッグアド
レス発生器ＦＬＭ−ＡＰはクロックＣＬＫの供給に同期
して先頭アドレス０から最終アドレス４０９５までのフ
ラッグアドレス信号を順に出力する。このフラッグアド
レス信号によってフラッグメモリＦＬＭをアクセスしフ
ラッグメモリＦＬＭの読出値が「０」論理の場合はフラ
ッグアドレスを＋１する動作を繰返す。一方、フラッグ
メモリＦＬＭから「１」論理が読み出されると、この
「１」論理のフラッグ信号がインバータＩＮＶを通じて
フラッグアドレス発生器ＦＬＭ−ＡＰのイネーブル端子
ＥＮに与えられるから、フラッグアドレス発生器ＦＬＭ
−ＡＰは動作を停止し、フラッグメモリＦＬＭは「１」
論理を出力した状態に維持される。
【００２８】一方ゲートＧ3 はフラッグメモリＦＬＭか
ら「１」論理が読出されると、このゲートＧ3 の出力は
「１」論理に反転する。この「１」論理信号が行アドレ
ス発生器ＲＡＰと列アドレス発生器ＣＡＰのイネーブル
端子ＥＮに与えられる。従って行アドレス発生器ＲＡＰ
と列アドレス発生器ＣＡＰは動作を開始する。行アドレ
ス発生器ＲＡＰはクロックＣＬＫに同期して図４Ｃに示
すＲ0 〜Ｒ10の１１ビットの行アドレス信号を発生す
る。この行アドレス信号はアドレスフォーマッタＦＯＭ
4 において下位５ビットＲ0 〜Ｒ4 のアドレス信号とフ
ラッグアドレス発生器ＦＬＭ−ＡＰから出力されるフラ
ッグアドレス信号Ａ0 〜Ａ11の中のＡ0 〜Ａ5 とを切り
出し、図４Ｇに示す１１ビットのアドレス信号にフォー
マットしてカウンタＲＦＣに与える。
ら「１」論理が読出されると、このゲートＧ3 の出力は
「１」論理に反転する。この「１」論理信号が行アドレ
ス発生器ＲＡＰと列アドレス発生器ＣＡＰのイネーブル
端子ＥＮに与えられる。従って行アドレス発生器ＲＡＰ
と列アドレス発生器ＣＡＰは動作を開始する。行アドレ
ス発生器ＲＡＰはクロックＣＬＫに同期して図４Ｃに示
すＲ0 〜Ｒ10の１１ビットの行アドレス信号を発生す
る。この行アドレス信号はアドレスフォーマッタＦＯＭ
4 において下位５ビットＲ0 〜Ｒ4 のアドレス信号とフ
ラッグアドレス発生器ＦＬＭ−ＡＰから出力されるフラ
ッグアドレス信号Ａ0 〜Ａ11の中のＡ0 〜Ａ5 とを切り
出し、図４Ｇに示す１１ビットのアドレス信号にフォー
マットしてカウンタＲＦＣに与える。
【００２９】桁上検出器ＣＳ1 は図４Ｅに示すように設
定され行アドレス発生器ＲＡＰから出力される行アドレ
ス信号の中の下位５ビットまでの各ビットが「１」論理
に一致する毎に列アドレス発生器ＣＡＰに桁上信号を出
力し、列アドレス信号発生器ＣＡＰから出力されるアド
レスを＋１ずつ歩進させる。列アドレス信号発生器ＣＡ
Ｐは図４Ｄに示すように１１ビットの列アドレス信号Ｃ
0 〜Ｃ10を出力する。アドレスフォーマッタＦＯＭ5 は
このアドレス信号の中の下位５ビットＣ0 〜Ｃ 4 の信号
と、フラッグアドレス発生器ＦＬＭ−ＡＰから出力され
るフラッグアドレス信号Ａ0 〜Ａ11の中のＡ6 〜Ａ11を
切り出し、Ｃ0 〜Ｃ4 、Ａ6 〜Ａ11の１１ビットのアド
レス信号を生成してカウンタＣＦＣに供給する。
定され行アドレス発生器ＲＡＰから出力される行アドレ
ス信号の中の下位５ビットまでの各ビットが「１」論理
に一致する毎に列アドレス発生器ＣＡＰに桁上信号を出
力し、列アドレス信号発生器ＣＡＰから出力されるアド
レスを＋１ずつ歩進させる。列アドレス信号発生器ＣＡ
Ｐは図４Ｄに示すように１１ビットの列アドレス信号Ｃ
0 〜Ｃ10を出力する。アドレスフォーマッタＦＯＭ5 は
このアドレス信号の中の下位５ビットＣ0 〜Ｃ 4 の信号
と、フラッグアドレス発生器ＦＬＭ−ＡＰから出力され
るフラッグアドレス信号Ａ0 〜Ａ11の中のＡ6 〜Ａ11を
切り出し、Ｃ0 〜Ｃ4 、Ａ6 〜Ａ11の１１ビットのアド
レス信号を生成してカウンタＣＦＣに供給する。
【００３０】一方、アドレスフォーマッタＦＯＭ3 は図
４Ｃに示す行アドレス信号の中のＲ 0 〜Ｒ4 と、フラッ
グアドレス発生器ＦＬＭ−ＡＰから出力されるフラッグ
アドレス信号Ａ0 〜Ａ11の中のＡ0 〜Ａ5 と、列アドレ
ス発生器ＣＡＰが出力するアドレス信号Ｃ0 〜Ｃ4 と、
更にフラッグアドレス発生器ＦＬＭ−ＡＰが出力するフ
ラッグアドレス信号の中の上位側のアドレス信号Ａ6 〜
Ａ11を切り出してフォーマットし、図４Ａに示すアドレ
ス信号を生成する。このアドレス信号をマルチプレクサ
ＭＵＸ−Ａを通じてメモリ部ＡＦＭに供給する。
４Ｃに示す行アドレス信号の中のＲ 0 〜Ｒ4 と、フラッ
グアドレス発生器ＦＬＭ−ＡＰから出力されるフラッグ
アドレス信号Ａ0 〜Ａ11の中のＡ0 〜Ａ5 と、列アドレ
ス発生器ＣＡＰが出力するアドレス信号Ｃ0 〜Ｃ4 と、
更にフラッグアドレス発生器ＦＬＭ−ＡＰが出力するフ
ラッグアドレス信号の中の上位側のアドレス信号Ａ6 〜
Ａ11を切り出してフォーマットし、図４Ａに示すアドレ
ス信号を生成する。このアドレス信号をマルチプレクサ
ＭＵＸ−Ａを通じてメモリ部ＡＦＭに供給する。
【００３１】フラッグメモリＦＬＭに与えるフラッグア
ドレスが＋１ずつ歩進する。この歩進動作中に「１」論
理のフラッグが読出される毎に、そのフラッグアドレス
に対応したメモリブロックの内部が読出される。その時
点でカウンタＲＦＣに与えられているアドレス信号はフ
ェイル発生アドレスと合致している。従ってフェイルデ
ータをメモリＭRFC の書込クロック入力端子ＷＥに与え
ることによって書込指令を与えアクセス中のアドレスに
フェイル発生回数を記憶させる。
ドレスが＋１ずつ歩進する。この歩進動作中に「１」論
理のフラッグが読出される毎に、そのフラッグアドレス
に対応したメモリブロックの内部が読出される。その時
点でカウンタＲＦＣに与えられているアドレス信号はフ
ェイル発生アドレスと合致している。従ってフェイルデ
ータをメモリＭRFC の書込クロック入力端子ＷＥに与え
ることによって書込指令を与えアクセス中のアドレスに
フェイル発生回数を記憶させる。
【００３２】また、カウンタＣＦＣにもフェイルが発生
した列アドレスが与えられ、その列アドレスにフェイル
発生回数を記憶する。更にカウンタＴＦＣにはフェイル
の発生回数の総数を記憶する。メモリ部ＡＦＭに設定し
た各メモリブロック内の最終アドレスが読み出される
と、桁上検出器ＣＳ1 と、ＣＳ2 が共に「１」論理を出
力する。この結果ゲートＧ4 が「１」論理を出力し、こ
の「１」論理を行アドレス発生器ＲＡＰと列アドレス発
生器ＣＡＰの各ロード端子ＬＤと、ゲートＧ3 のインバ
ート端子及びアドレス発生器ＦＬＭ−ＡＰのイネーブル
端子ＥＮに与えられる。
した列アドレスが与えられ、その列アドレスにフェイル
発生回数を記憶する。更にカウンタＴＦＣにはフェイル
の発生回数の総数を記憶する。メモリ部ＡＦＭに設定し
た各メモリブロック内の最終アドレスが読み出される
と、桁上検出器ＣＳ1 と、ＣＳ2 が共に「１」論理を出
力する。この結果ゲートＧ4 が「１」論理を出力し、こ
の「１」論理を行アドレス発生器ＲＡＰと列アドレス発
生器ＣＡＰの各ロード端子ＬＤと、ゲートＧ3 のインバ
ート端子及びアドレス発生器ＦＬＭ−ＡＰのイネーブル
端子ＥＮに与えられる。
【００３３】これにより、行アドレス発生器ＲＡＰ及び
列アドレス発生器ＣＡＰは初期状態にリセットされると
共に、イネーブル端子ＥＮにゲートＧ3 を通じてＬ論理
が与えられるから、これら行アドレス発生器ＲＡＰ及び
列アドレス発生器ＣＡＰはアドレスの歩進動作は停止す
る。これと共に、フラッグアドレス発生器ＦＬＭ−ＡＰ
のイネーブル端子ＥＮには「１」論理が与えられるた
め、フラッグアドレス発生器ＦＬＭ−ＡＰは動作を再開
し、フラッグアドレスを＋１ずつ歩進させる動作を再開
する。
列アドレス発生器ＣＡＰは初期状態にリセットされると
共に、イネーブル端子ＥＮにゲートＧ3 を通じてＬ論理
が与えられるから、これら行アドレス発生器ＲＡＰ及び
列アドレス発生器ＣＡＰはアドレスの歩進動作は停止す
る。これと共に、フラッグアドレス発生器ＦＬＭ−ＡＰ
のイネーブル端子ＥＮには「１」論理が与えられるた
め、フラッグアドレス発生器ＦＬＭ−ＡＰは動作を再開
し、フラッグアドレスを＋１ずつ歩進させる動作を再開
する。
【００３４】
【発明の効果】以上説明したように、この発明によれば
被試験メモリのメモリ容量が大容量であっても、これと
同じメモリ容量に設定された不良解析メモリの内部を複
数のメモリブロックに細分化すると共に、メモリブロッ
クの数に対応するアドレス容量を持つフラッグメモリを
設け、不良解析メモリのメモリブロックにフェイル情報
が書込まれる毎にそのフェイル情報を書き込んだメモリ
ブロックに対応するフラッグメモリのアドレスに「１」
論理のフラッグを書き込む構成としたから、不良救済解
析時は「１」論理が書き込まれたフラッグアドレスに対
応したメモリブロックの内部だけを読み出せばよい。
被試験メモリのメモリ容量が大容量であっても、これと
同じメモリ容量に設定された不良解析メモリの内部を複
数のメモリブロックに細分化すると共に、メモリブロッ
クの数に対応するアドレス容量を持つフラッグメモリを
設け、不良解析メモリのメモリブロックにフェイル情報
が書込まれる毎にそのフェイル情報を書き込んだメモリ
ブロックに対応するフラッグメモリのアドレスに「１」
論理のフラッグを書き込む構成としたから、不良救済解
析時は「１」論理が書き込まれたフラッグアドレスに対
応したメモリブロックの内部だけを読み出せばよい。
【００３５】上述の実施例では被試験メモリ及び不良解
析メモリの容量が４Ｍビットの場合、フラッグメモリＦ
ＬＭのアドレス容量を４０９６としたから各メモリブロ
ック内のアドレスを１０２４のアドレスに制限すること
ができる。従ってフェイル情報が書き込まれたメモリブ
ロックの数が少なければ少ない程短時間に不良救済のた
めの集計処理を完了することができる。つまり、フェイ
ルの発生が全くなければ、フラッグメモリＦＬＭだけが
読み出されるだけで、不良解析メモリ５のメモリブロッ
クは全く読出されないことになり、極めて短時間に処理
を終了することができる利点が得られる。
析メモリの容量が４Ｍビットの場合、フラッグメモリＦ
ＬＭのアドレス容量を４０９６としたから各メモリブロ
ック内のアドレスを１０２４のアドレスに制限すること
ができる。従ってフェイル情報が書き込まれたメモリブ
ロックの数が少なければ少ない程短時間に不良救済のた
めの集計処理を完了することができる。つまり、フェイ
ルの発生が全くなければ、フラッグメモリＦＬＭだけが
読み出されるだけで、不良解析メモリ５のメモリブロッ
クは全く読出されないことになり、極めて短時間に処理
を終了することができる利点が得られる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】図１の動作を説明するための図。
【図３】この発明の要部を説明するための図。
【図４】図１の動作を説明するための図。
【図５】不良救済解析器を搭載した従来のメモリ試験装
置を説明するためのブロック図。
置を説明するためのブロック図。
【図６】不良救済方法を説明するための図。
【図７】不良救済のために必要なデータの集計方法を説
明するための図。
明するための図。
【図８】従来の不良救済解析器の構成及びその動作を説
明するためのブロック図。
明するためのブロック図。
【図９】図８の動作を説明するための図。
５ 不良解析メモリ ＡＦＭ メモリ部 ６ 不良救済解析器 ＦＬＭ フラッグメモリ ＦＬＭ−ＡＰ フラッグアドレス発生器 ＲＡＰ 行アドレス発生器 ＣＡＰ 列アドレス発生器 ＲＦＣ 行アドレス毎に不良セル数を計数するカウン
タ。 ＣＦＣ 列アドレス毎に不良セル数を計数するカウン
タ。 ＴＦＣ フェイル発生回数の総数を求めるカウンタ。
タ。 ＣＦＣ 列アドレス毎に不良セル数を計数するカウン
タ。 ＴＦＣ フェイル発生回数の総数を求めるカウンタ。
Claims (2)
- 【請求項１】 被試験メモリと同一記憶容量を有し、被
試験メモリと同一のアドレス信号によってアクセスさ
れ、被試験メモリから不良セルが検出される毎に、その
不良セルが存在するアドレスに不良セル情報を書き込ん
で記憶する不良解析メモリと、 この不良解析メモリに書き込んだ不良セル情報を読み出
し、不良セルが存在する位置情報と不良セルの総数を計
数して救済が可能か否かを判定する不良救済解析器とを
具備して構成されるメモリ試験装置において、 上記不良解析メモリのアドレス領域を複数のメモリブロ
ックに細分化すると共に、各メモリブロックに不良セル
情報が書き込まれたことを表わすフラッグを記憶するフ
ラッグメモリを設け、不良救済時は上記フラッグメモリ
にフラッグが立っているメモリブロックのみを読み出し
て不良セルの位置情報を集計するように構成したことを
特徴とするメモリ試験装置。 - 【請求項２】 請求項１記載のフラッグメモリは不良解
析メモリに設けたメモリブロックの数と同数の数のアド
レス容量を有し、上記不良解析メモリに与えられるアド
レス信号の中の上位ビットのアドレス信号によってアク
セスされ、上記不良解析メモリに不良セル情報が書き込
まれる毎に、アクセス中のアドレスにフラッグを表わす
論理値を書き込む構成とされる。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24595196A JP3608694B2 (ja) | 1996-09-18 | 1996-09-18 | メモリ試験装置 |
| TW086113340A TW353721B (en) | 1996-09-18 | 1997-09-13 | Memory tester |
| GB9719689A GB2317472B (en) | 1996-09-18 | 1997-09-17 | Memory testing apparatus |
| CN97121363A CN1093641C (zh) | 1996-09-18 | 1997-09-18 | 存贮器试验装置 |
| KR1019970047511A KR100271431B1 (ko) | 1996-09-18 | 1997-09-18 | 메모리 시험장치 |
| MYPI97004336A MY113861A (en) | 1996-09-18 | 1997-09-18 | Memory testing apparatus |
| SG1997003447A SG63749A1 (en) | 1996-09-18 | 1997-09-18 | Memory testing apparatus |
| US08/933,246 US5831989A (en) | 1996-09-18 | 1997-09-18 | Memory testing apparatus |
| DE19741174A DE19741174A1 (de) | 1996-09-18 | 1997-09-18 | Speichertestgerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24595196A JP3608694B2 (ja) | 1996-09-18 | 1996-09-18 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1092195A true JPH1092195A (ja) | 1998-04-10 |
| JP3608694B2 JP3608694B2 (ja) | 2005-01-12 |
Family
ID=17141287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24595196A Expired - Fee Related JP3608694B2 (ja) | 1996-09-18 | 1996-09-18 | メモリ試験装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5831989A (ja) |
| JP (1) | JP3608694B2 (ja) |
| KR (1) | KR100271431B1 (ja) |
| CN (1) | CN1093641C (ja) |
| DE (1) | DE19741174A1 (ja) |
| GB (1) | GB2317472B (ja) |
| MY (1) | MY113861A (ja) |
| SG (1) | SG63749A1 (ja) |
| TW (1) | TW353721B (ja) |
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| WO2011007383A1 (ja) * | 2009-07-13 | 2011-01-20 | 株式会社アドバンテスト | 試験装置および救済解析方法 |
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| JPH10289165A (ja) * | 1997-04-14 | 1998-10-27 | Ando Electric Co Ltd | Ｉｃテスタの不良解析装置及びｉｃテスタのメモリデバイス測定装置 |
| JPH11185497A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| KR100579049B1 (ko) | 2004-05-22 | 2006-05-12 | 삼성전자주식회사 | 메모리 테스트 장치 및 이를 수행하는 방법 |
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