JPH11297094A

JPH11297094A - 半導体試験装置

Info

Publication number: JPH11297094A
Application number: JP10104509A
Authority: JP
Inventors: Shinichi Kobayashi; 信一小林
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-04-15
Filing date: 1998-04-15
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】簡素なハードウェア構成で安価な不良救済解析
を行う半導体試験装置を提供する。【解決手段】被試験メモリデバイスのアドレスにより行
／列に配列されたメモリセルにおける行側の行フェイル
計数部と、列用の列フェイル計数部を備えて、被試験メ
モリデバイスの不良救済解析を行う半導体試験装置にお
いて、ＭＵＴの行アドレス毎のフェイル発生の履歴を格
納する手段を備え、ＭＵＴの列アドレス毎のフェイル発
生の履歴を格納する手段を備え、両履歴格納手段におい
て行／列の両アドレスが共にフェイル発生の履歴を有し
ている場合に、上記行フェイル計数部、列フェイル計数
部のフェイル計数を禁止する手段を備える半導体試験装
置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、被試験メモリデ
バイスの不良救済解析において、簡素なハードウェア構
成で安価な不良救済解析を行う半導体試験装置に関す
る。

【０００２】

【従来の技術】先ず、被試験メモリデバイス（ＭＵＴ）
の不良救済について図７を示して説明する。メモリの不
良としては、アドレスデコーダ等の不良によりそのデコ
ーダに接続する１行あるいは１列が不良となるライン不
良と、メモリセル単独の不良であるセル不良とに大別さ
れる。ＭＵＴは歩留まりを向上させる為に、図７（ａ）
に示すように、行及び列方向に予備のメモリセルを備え
ている。この予備のメモリセルは、行または列のライン
単位で置換されるので、スペアラインと呼ばれる。スペ
アラインは、列アドレス線上のメモリセルに対応するス
ペア列と、行アドレス線上のメモリセルに対応するスペ
ア列があり、数本〜数十本備えられている。またＭＵＴ
には単一のメモリブロック構成のもの（図７（ａ））
と、大容量メモリでは複数メモリブロック構成のもの
（図７（ｂ、ｃ））とがある。更に、複数メモリブロッ
ク構成のものにおいては、複数メモリブロックを一括し
て置換する連結した連結スペアライン形態のもの（図７
（ｂ））と、ブロック個別のスペアライン形態のもの
（図７（ａ））とがある。

【０００３】従来の不良救済解析装置は、基本的にアド
レスフェイルメモリ（ＡＦＭ：Address Failure Memor
y）を利用したものである。ここでＡＦＭとは、ＭＵＴ
と同一のアドレス空間及びデータ幅となるように動的に
割付け可能な記憶手段であり、ＡＬＰＧ（Algorithmic
Pattern Generator）がＭＵＴへ与えるアドレス情報を
受けて、当該アドレス位置のフェイル情報をＡＦＭ内に
格納する。この結果アドレスに係わるフェイル格納用メ
モリとなる。デバイス試験後、これを読み出して不良救
済する為のリペア解析処理や、フェイル・ビット・マッ
プ表示等に使用される。従って、例えば２５６Ｍビット
の大容量メモリを１６個同時測定する場合、４０００Ｍ
ビット以上にも及ぶ大容量メモリを備えている必要があ
る。更に、高速のＥＣＬメモリも同一ＡＦＭで試験可能
とする為に、高速かつ大容量のメモリ回路を備える必要
がある。この為インターリーブ（interleave）構成を用
いた複雑な回路となっている。

【０００４】従来の不良救済解析手段は、上記のＡＦＭ
を利用したものであり、大別して以下の３つの解析方式
がある。尚、半導体試験装置は公知であり技術的に良く
知られている為、半導体試験装置の概要説明を省略す
る。尚、不良救済解析に係る参照資料としては特願平９
−２５５４７１、特願平９−２４５４９３、特願平９−
２４４３１３がある。

【０００５】第１の解析方式は、ＭＵＴの試験結果を一
旦ＡＦＭに格納し、試験終了後、ＡＦＭ内の不良情報
（フェイル情報）をＣＰＵが読み出して行／列毎のフェ
イル数を計数する方式である。この計数値から不良救済
の解析をする。この方式では、ＡＦＭ以外の特別なハー
ドウェアを必要としないという利点がある半面、ＡＦＭ
からの全データの読みだしに時間がかかるという欠点が
ある。これは、ＭＵＴのメモリ容量が大容量になるほど
顕著である。この結果、近年の大容量デバイスにおいて
は、デバイス処理のスループットが低下するという実用
上の難点がある。

【０００６】第２の解析方式は、図５の原理構成図に示
すように、アドレスフェイルメモリ部ＡＦＭ３の他に行
／列アドレス線毎のフェイル計数手段、即ち行フェイル
計数部ＲＣ１、列フェイル計数部ＣＣ２を持ち、ＭＵＴ
の試験中に同時にフェイル数を計数する構成例がある。
尚、この図ではＭＵＴからのフェイル信号の本数Ｍは、
Ｍ＝４本の並列したフェイル信号ＦＡＩＬ１〜ＦＡＩＬ
４を受ける場合とし、これに対応して４チャンネルの行
／列解析部１０１〜１０４とした構成例である。ところ
で、ＭＵＴの出力ビット幅は×１、×４、×８、×１
６、×３２タイプがあり、更に半導体試験装置は複数同
時測定機能を有しているので同時測定個数倍の行／列解
析部を備える必要があ、例えばＭＵＴが×１６タイプ
で、１６個同時測定個数とした場合、フェイル信号の本
数Ｍは、Ｍ＝１６×１６＝２５６であり、これに対応し
て２５６チャンネルの行／列解析部を備える必要があ
る。この為、膨大な回路規模となっている。またＭＵＴ
として例えば２５６Ｍ×１ビット構成のデバイスで、行
（ロー）側１４ビット幅、列（カラム）側１４ビット幅
とした場合、行／列、各々３２７６８もの個別のフェイ
ル計数手段を備える必要がある。この為実際のフェイル
計数部はメモリと演算器を用いたフェイル計数手段で実
用されている。

【０００７】ところで、メモリの試験プログラムにもよ
るが、半導体試験装置は同じアドレスに対して通常複数
回、例えば４〜３０回程度の複数回の読出しを行い期待
値と比較し、この中で一度でもフェイルしたかを検出す
る。一方、行フェイル計数部ＲＣ１、列フェイル計数部
ＣＣ２は、不良救済解析を目的としている為に、同一ア
ドレスでは１回のみ計数する必要がある。この為、同一
アドレスで複数回のフェイルが発生しても、当該アドレ
スで以前のフェイル発生で計数したか否かの情報をＡＦ
Ｍ３から受けて計数制御する構成となっている。

【０００８】この具体的な原理構成例を図６に示す。
尚、図６はＭＵＴのメモリ構成を図３の４ブロック構成
とし、メモリアドレス信号Ａ１０を８本とし、その中で
列アドレスを３本、行アドレスを３本、ブロックアドレ
スを２本と仮定した具体例である。またフェイル信号Ｆ
ＡＩＬ１が有ったときに書込み制御信号ＷＥ１により、
行フェイル計数メモリ１３、列フェイル計数メモリ２３
と、アドレスフェイルメモリ部ＡＦＭ３のアドレスフェ
イルメモリ６０へ書込みを行うものとする。

【０００９】行フェイル計数部ＲＣ１はセレクタ（ＳＥ
Ｌ）１１と、行フェイル計数メモリ１３と、＋１加算手
段１４と、マルチプレクサ（ＭＵＸ）１２で成る。ま
た、列フェイル計数部ＣＣ２はセレクタ（ＳＥＬ）２１
と、列フェイル計数メモリ２３と、＋１加算手段２４
と、マルチプレクサ（ＭＵＸ）２２で成る。また、ＡＦ
Ｍ部はアドレスフェイルメモリ部ＡＦＭ３で成る。尚、
ＣＰＵとのインターフェース回路や、デバイスに対応し
て動的にハード資源を変更する手段や、インターリーブ
構成手段や、リタイミング用のフリップ・フロップ等は
省いてある。

【００１０】セレクタ１１、２１はアドレス信号Ａ１０
の中から、個別のＭＵＴの行／列アドレス線に対応する
アドレス信号を選択して各々のメモリのアドレス入力端
へ供給するものである。

【００１１】行フェイル計数メモリ１３、列フェイル計
数メモリ２３は同一行アドレス線上、あるいは同一列ア
ドレス線上において、フェイル発生した回数を積算保持
するものである。この図では４ビット幅の入出力独立型
のメモリを使用している。尚、Ｉ／Ｏコモン型メモリを
使用する回路形態もある。

【００１２】＋１加算手段１４、２４はメモリ読出しデ
ータを受けて、＋１加算する加算手段である。マルチプ
レクサ１２、２２は、ＡＦＭ３において既に同一アドレ
スでフェイルが有った場合は、＋１加算せずメモリ読出
しデータをメモリの入力端へ供給し、もし当該アドレス
で最初のフェイルの場合はメモリ読出しデータを＋１加
算したデータを、そのメモリの入力端へ供給する。これ
によって、同一アドレスで複数回のフェイル発生があっ
ても１回のみ計数するように制御される。

【００１３】上述した第２の解析方式では、ＭＵＴ試験
終了後のＡＦＭ３の全領域の読出しは不要であるが、フ
ェイル信号の本数Ｍに対応する多数チャンネルのＡＦＭ
３が必要となる。例えばＭＵＴの出力ビット幅が×１６
で、１６個同時測定の場合は２５６チャンネルものＡＦ
Ｍ３が必要となる。このことはＡＦＭ３が高速、例えば
アクセスタイム５ナノ秒で、大容量、例えば２５６Ｍビ
ットが要求されるものであるからして、コストアップと
なる難点がある。

【００１４】第３の解析方式は、図５の原理構成図にお
いて、行フェイル計数部ＲＣ１と、列フェイル計数部Ｃ
Ｃ２のみを備える構成とした場合である。この場合は、
上述したように、同一アドレスで複数回フェイルが発生
する為、これらフェイル計数部ＲＣ１、ＣＣ２の計数値
から不良救済の解析を正常に行うことが困難であり、実
用的ではない。

【００１５】

【発明が解決しようとする課題】上述説明したように、
第１の解析方式ではＡＦＭからの全データの読みだしに
時間がかかり、デバイス処理のスループットが低下する
という難点がある。また、第２の解析方式では、高速で
大容量が要求されるＡＦＭ３がフェイル信号の本数Ｍに
対応したチャンネル数必要であり、コストアップとなる
難点がある。そこで、本発明が解決しようとする課題
は、簡素なハードウェア構成で安価な不良救済解析を行
う半導体試験装置を提供することにある。

【００１６】

【課題を解決するための手段】第１に、上記課題を解決
するための発明構成は、被試験メモリデバイスのアドレ
スにより行（ロー）／列（カラム）に配列されたメモリ
セルにおける行側の行フェイル計数部ＲＣ１と、列用の
列フェイル計数部ＣＣ２を備えて、被試験メモリデバイ
スの不良救済解析を行う半導体試験装置において、アド
レスフェイルメモリ部ＡＦＭ３を削除し、代わりに、Ｍ
ＵＴの行アドレス毎のフェイル発生の履歴を格納する手
段を備え、ＭＵＴの列アドレス毎のフェイル発生の履歴
を格納する手段を備え、両履歴格納手段において行／列
の両アドレスが共にフェイル発生の履歴を有している場
合に、上記行フェイル計数部ＲＣ１、列フェイル計数部
ＣＣ２のフェイル計数を禁止する手段を備えることを特
徴とする半導体試験装置である。上記発明によれば、比
較的簡素なハードウェア構成で安価な不良救済解析を行
う半導体試験装置が実現できる。

【００１７】第１図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、行フェイル計数部ＲＣ１と列フェイル計数部Ｃ
Ｃ２を備えて、被試験メモリデバイスの不良救済解析を
行う半導体試験装置において、パターン発生器（ＰＧ）
から供給されるアドレス信号Ａ１０の中からＭＵＴの行
アドレス線に対応する行アドレス信号Ｒ１０を受け、デ
ジタルコンパレータ（ＤＣ）からのフェイル信号ＦＡＩ
Ｌ１を受けて、当該行アドレス毎のフェイル情報を格納
する手段（例えば行マークメモリ部ＲＭ３）を具備し、
ＰＧから供給されるアドレス信号Ａ１０の中からＭＵＴ
の列アドレス線に対応する列アドレス信号Ｃ１０を受
け、ＤＣからのフェイル信号ＦＡＩＬ１を受けて、当該
列アドレス毎のフェイル情報を格納する手段（例えば列
マークメモリ部ＣＭ４）を具備し、ＰＧから供給される
アドレス信号Ａ１０を受けて、上記行アドレスフェイル
格納手段（例えば行マークメモリ部ＲＭ３）から出力さ
れる行フェイルマーク信号３２ａ、及び上記列アドレス
フェイル格納手段（例えば列マークメモリ部ＣＭ４）か
ら出力される列フェイルマーク信号４２ａが共に有る場
合に、上記行フェイル計数部ＲＣ１、列フェイル計数部
ＣＣ２のフェイル計数を禁止する手段（例えばゲート手
段５５）を具備することを特徴とする半導体試験装置が
ある。

【００１８】また、行マークメモリ部ＲＭ３としては、
ＭＵＴ内に備えるスペアラインが連結スペアラインの形
態で、内部のメモリセルが複数Ｎブロック構成のＭＵＴ
の場合、そのブロック数Ｎに対応したビット幅Ｎの行マ
ークメモリ３３を備え、ＰＧから供給されるアドレス信
号Ａ１０の中のブロック番号を示すアドレス信号をデコ
ーダ３１でビット幅Ｎにデコードし、ブロック番号に対
応したビット位置へフェイル情報を供給して、以前のＮ
ビット幅のフェイル情報と共に累積論理和して行マーク
メモリ３３へ格納する上述半導体試験装置がある。ま
た、列マークメモリ部ＣＭ４としては、ＭＵＴ内に備え
るスペアラインが連結スペアラインの形態で、内部のメ
モリセルが複数Ｎブロック構成のＭＵＴの場合、そのブ
ロック数Ｎに対応したビット幅Ｎの列マークメモリ４３
を備え、ＰＧから供給されるアドレス信号Ａ１０の中の
ブロック番号を示すアドレス信号をデコーダ４１でビッ
ト幅Ｎにデコードし、ブロック番号に対応したビット位
置へフェイル情報を供給して、以前のＮビット幅のフェ
イル情報と共に累積論理和して列マークメモリ４３へ格
納する上述半導体試験装置がある。

【００１９】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。

【００２０】本発明原理は、フェイル発生したときの行
アドレス情報、及び列アドレス情報を格納しておき、以
後のフェイル発生において両方の行／列アドレス共にフ
ェイル情報がある場合は、フェイル計数を禁止すること
で、複数回の同一アドレス、あるいは同一行アドレス及
び列アドレスでのフェイル発生が有ったとしても、フェ
イル計数しないようにすることで、従来のアドレスフェ
イルメモリ部ＡＦＭ３とほぼ同様の機能を実現し、実用
的に不良救済解析が可能な構成手段としている。

【００２１】本発明の不良救済解析装置について図１〜
図３を参照して以下に説明する。尚、従来構成に対応す
る要素は同一符号を付す。図１は、本発明の不良救済解
析に係る一実施例を示す原理構成図である。尚、フェイ
ル信号の本数Ｍは説明を容易とする為に、４本とした例
である。

【００２２】本発明の構成は、図１に示すように、行フ
ェイル計数部ＲＣ１と、列フェイル計数部ＣＣ２と、行
マークメモリ部ＲＭ３と、列マークメモリ部ＣＭ４で成
る。この構成で、行フェイル計数部ＲＣ１と、列フェイ
ル計数部ＣＣ２とは、従来構成と同一構成要素である。
本発明では、大容量が必要な従来構成要素のアドレスフ
ェイルメモリ部ＡＦＭ３を削除し、代わりに、ＭＵＴの
行アドレス毎のフェイル発生の履歴を格納する手段とし
て行マークメモリ部ＲＭ３を備え、ＭＵＴの列アドレス
毎のフェイル発生の履歴を格納する手段として列マーク
メモリ部ＣＭ４を備える構成である。

【００２３】行マークメモリ部ＲＭ３について図２を参
照して説明する。行マークメモリ部ＲＭ３の内部構成例
は、図２に示すように、デコーダ３１と、累積論理和手
段３４と、行マークメモリ３３と、論理ＯＲ手段３２と
で成る。

【００２４】行マークメモリ３３はブロック数Ｎに対応
した４ビット幅で行アドレス信号Ｒ１０が３本とした８
ワードの小容量のメモリである。実際にＭＵＴが大容量
の２５６Ｍビットのメモリの場合でも、全アドレス本数
が２８本であり、Ｎ＝４ブロックのとき、行アドレス信
号Ｒ１０は１２本であるから４０９６ワードの極めて小
容量のメモリで済む。即ち、従来比で１／４０００〜１
／１６０００程度の小容量メモリで済む。従って、ＭＵ
Ｔが大容量であっても僅かなメモリ容量で済むという大
きな利点が得られる。

【００２５】デコーダ３１は、ＭＵＴのメモリブロック
数Ｎが２以上の場合に必要であり、パターン発生器から
のアドレス信号Ａ１０の中からＭＵＴ内のセルのブロッ
クを選択するアドレス信号、ここでは２本を受けて、２
to４にデコードした４ビット幅のデータに変換し、該当
するブロック番号のビットが”１”とし、他は”０”と
した４ビットデータを累積論理和手段３４へ供給する。
尚、Ｎ＝１の場合は１ビット幅となり、図８に示すよう
に、常に固定値”１”信号を行マークメモリ３３へ供給
すれば良い。

【００２６】行マークメモリ３３と累積論理和手段３４
は、過去のフェイル履歴と新たに入力されるフェイル信
号とを累積和して当該行アドレスに格納する手段であ
る。即ち、上記デコーダ３１からの４ビットデータを累
積論理和手段３４の一方の入力端で受け、行アドレス信
号Ｒ１０を行マークメモリ３３のアドレス入力端に受け
て、この行アドレスのメモリ内容を読み出し、メモリ出
力端からの４ビットデータを累積論理和手段３４が他方
の入力端で受けて、各データビット毎に論理ＯＲして再
び行マークメモリ３３の入力端へ供給して、当該行アド
レスへフェイル情報を格納する。

【００２７】論理ＯＲ手段３２は、行アドレス信号Ｒ１
０のメモリ内容を読み出した全てのビットデータを論理
和した行フェイルマーク信号３２ａをゲート手段５５へ
供給する。

【００２８】ゲート手段５５は、例えば２入力ＡＮＤゲ
ートであり、上記行マークメモリ部ＲＭ３からの行フェ
イルマーク信号３２ａと、列マークメモリ部ＣＭ４から
の列フェイルマーク信号４２ａを受けて両信号が有る場
合に、フェイル計数を禁止する制御信号５５ａを行フェ
イル計数部ＲＣ１と列フェイル計数部ＣＣ２へ供給す
る。

【００２９】次に、列マークメモリ部ＣＭ４の内部構成
例は、図２に示すように、デコーダ４１と、累積論理和
手段４４と、列マークメモリ４３と、論理ＯＲ手段４２
とで成る。これは、行と列が異なるのみで、他は上述行
マークメモリ部ＲＭ３と同様の動作であるので、その説
明を省略する。

【００３０】上述動作の結果について、図３を参照して
説明する。図３に示すＭＵＴのメモリセルの配置構成は
説明を容易とする為に、１６行×１６列のメモリで、８
行×８列の配列をブロックＡ〜Ｄの４ブロック構成と
し、スペアラインとしては連結スペアライン形態の場合
とする。尚、斜線部分のメモリセルは不良セルの状態と
する。また、各行アドレスをＲＡ０〜ＲＡ７とし、列ア
ドレスをＣＡ０〜ＣＡ７とする。そして、行アドレスを
ｉ、列アドレスをｊと表示したときのアドレスを（ｉ、
ｊ）と表示することにする。例えばアドレス（ＲＡ０〜
ＲＡ７、ＣＡ４）の８個の斜線部分のメモリセルは不良
セルである。尚、試験実施の順番はブロックＡ、Ｂ，
Ｃ，Ｄの順とする。

【００３１】本発明構成による試験実施の結果、一方の
行アドレスでは、行マークメモリ３３の内容は、４つの
ブロック個別に格納されていて、図３Ｂに示すように、
ブロックＡでは下位アドレスから”００００１０００”
がマーク（印）され、ブロックＢでは”０１１０１１０
１”がマークされ、ブロックＣでは”０００００１０
０”がマークされ、ブロックＤでは”０００００１０
０”がマークされる。他方の列アドレスでは、列マーク
メモリ４３の内容も、同様に４つのブロック個別に格納
されていて、図３Ｄに示すように、ブロックＡでは下位
アドレスから”１１１１１１１１”がマークされ、ブロ
ックＢでは”１１１００００１”がマークされ、ブロッ
クＣでは”０００１１１００”がマークされ、ブロック
Ｄでは”００１１０００１”がマークされる。

【００３２】また、本発明構成による試験実施の結果、
一方の行アドレスでは、行フェイル計数メモリ１３の内
容は、４つのブロックの行毎のフェイル情報の発生回
数が格納されて、図３Ａに示すように、下位アドレスか
ら”０１１０８４０１”の行フェイル計数値となる。他
方の列アドレスでも同様にして、４つのブロックの列毎
のフェイル情報の発生回数が格納されて、列フェイル計
数メモリ２３の内容は、図３Ｃに示すように、”１１
３２２２１４”の列フェイル計数値となる。

【００３３】ここで注目すべきことは、図３Ａの行フェ
イル計数値と、図３Ｃの列フェイル計数値である。例え
ば、全アドレスを１０回読出し試験実施する場合とする
と、もし、フェイル計数を禁止する制御信号５５ａが無
い場合、例えば行アドレスＲＡ４は４つのブロックＡ，
Ｂ，Ｃ，Ｄで、８＋４＋０＋１＝１３個のフェイルが有
るから、図３ＡのＲＡ４の行フェイル計数値は１３×１
０回＝１３０となってしまう。しかしながら、ブロック
Ｂの４つのフェイル、及びブロックＤ１つのフェイルの
ときに、フェイル計数を禁止する制御信号５５ａが生じ
るので、このフェイル情報によっては計数されない。結
果として、ＲＡ４の行フェイル計数値は８となる。即
ち、ブロックＢの（ＲＡ４、ＣＡ０）では、既にブロッ
クＡの同一アドレス（ＲＡ４、ＣＡ０）で行／列共にマ
ーク（図３Ｅ，Ｆ）が有る為にフェイル計数を禁止する
制御信号５５ａが生じる。以後同様にして、ブロックＢ
の（ＲＡ４、ＣＡ１）、（ＲＡ４、ＣＡ２）、（ＲＡ
４、ＣＡ７）、ブロックＤの（ＲＡ４、ＣＡ２）でも行
／列共にマークが有る為に、フェイル計数を禁止する制
御信号５５ａが生じる。

【００３４】図３Ａの行フェイル計数値の中で、どの行
アドレスをリペアすべきかの判定が可能になる。即ち、
計数値の大きいものがリペア対象である。例えば行アド
レスＲＡ４の”８”と、ＲＡ５の”４”がリペア対象ア
ドレス（図３Ｇ）であることが容易に判る。他方、同様
にして、列フェイル計数値の中で、ＣＡ２の”３”と、
ＣＡ７の”７”がリペア対象アドレス（図３Ｈ）である
ことが容易に判る。これから不良救済の解析ができるこ
とが判る。尚、従来のようなアドレスフェイルメモリ部
ＡＦＭ３によるＭＵＴの全アドレス空間のフェイル情報
を保持していないので、大きなフェイル計数値と小さな
フェイル計数値、例えば”１”〜”２”の場合、低いフ
ェイル計数値のアドレスは、スペアラインが残っていて
も、この段階ではリペア対象とせず、大きなフェイル計
数値のもののみで一旦リペア処理を実施し、その後ＭＵ
Ｔの試験実施をし、再度の不良救済解析でフェイルの有
無を検査するようにして、無用なリペア処理とならない
ようにする配慮が望ましい。

【００３５】上述発明構成によれば、行アドレス上及び
列アドレス上に過去のフェイル履歴が有った場合は、当
該行アドレス、列アドレスのフェイルを計数しないよう
にする手段を具備する構成としたことにより、リペア処
理が可能な不良救済解析ができる利点が得られ、かつ極
めて小容量の行マークメモリ３３及び列マークメモリ４
３を備えることで実現できる大きな利点が得られる。

【００３６】尚、本発明の構成は、上述実施の形態に限
るものではない。例えば図３Ｂのブロック個別毎の行マ
ークメモリ値、及び図３Ｄのブロック個別毎の列マーク
メモリ値は、リペア対象アドレスの判定には利用しない
ので、所望により、図８の行マークメモリ部ＲＭ３、列
マークメモリ部ＣＭ４のように構成しても良く、上述説
明から容易に理解できよう。また、スペアラインが連結
スペアライン形態ではなく、一方あるいは両方がブロッ
ク毎に独立したスペアラインの場合は、これに対応した
構成にする。例えば両方が独立したスペアラインの場合
は、図４に示すように、各ブロック毎に行フェイル計数
部ＲＣ１と列フェイル計数部ＣＣ２を、ブロック数Ｎに
対応する数備え、フェイル計数を禁止する制御信号５５
ａもブロック個別に供給する。これも、上述説明から容
易に理解できよう。

【００３７】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、行アドレス上及び列アドレス上に過去のフェイ
ル履歴が有った場合は、当該行アドレス、列アドレスの
フェイルを計数しないようにする手段を具備する構成と
したことにより、同一アドレスに複数回フェイルが発生
したとしても、最初の１回のみフェイル計数となるの
で、リペア処理が可能な行アドレス毎あるいは列アドレ
ス毎のフェイル数を計数が正しく計数される結果、不良
救済の解析ができる利点が得られる。特に、極めて小容
量の行マークメモリ３３及び列マークメモリ４３を備え
るのみでよく、小型・安価に実現できる大きな利点が得
られる。また、今後のメモリの大容量化が進んでも、メ
モリの容量と同一容量の高速で多数チャンネルものアド
レスフェイルメモリ部ＡＦＭ３を備える必要がなくな
り、この結果、回路規模の大幅な低減が可能であり、こ
の点でも大きな利点が得られる。従って本発明の技術的
効果は大であり、産業上の経済効果も大である。

【図面の簡単な説明】

【図１】本発明の、不良救済解析に係る装置構成図であ
る。

【図２】本発明の、１フェイル信号の不良救済解析に係
るブロック構成図である。

【図３】図２の動作を説明する図である。

【図４】本発明の、１フェイル信号の不良救済解析に係
る他のブロック構成図である。

【図５】従来の、不良救済解析に係る装置構成図であ
る。

【図６】従来の、１フェイル信号の不良救済解析に係る
ブロック構成図である。

【図７】メモリブロック構成とスペアラインを説明する
図である。

【図８】本発明の、１フェイル信号の不良救済解析に係
る他のブロック構成図である。

【符号の説明】

ＲＣ１行フェイル計数部ＣＣ２列フェイル計数部ＡＦＭ３アドレスフェイルメモリ部ＲＭ３行マークメモリ部ＣＭ４列マークメモリ部１１，２１ＳＥＬ（セレクタ）１２，２２ＭＵＸ（マルチプレクサ）１３行フェイル計数メモリ１４，２４＋１加算手段２３列フェイル計数メモリ３１，４１デコーダ３２，４２論理ＯＲ手段３３行マークメモリ３４，４４累積論理和手段４３列マークメモリ５５ゲート手段６０アドレスフェイルメモリ１０１〜１０４行／列解析部

Claims

【特許請求の範囲】

【請求項１】被試験メモリデバイス（ＭＵＴ）のアド
レスにより行／列に配列されたメモリセルにおける行側
の行フェイル計数部と、列用の列フェイル計数部を備え
て、被試験メモリデバイス（ＭＵＴ）の不良救済解析を
行う半導体試験装置において、ＭＵＴの行アドレス毎の
フェイル発生の履歴を格納する手段を備え、ＭＵＴの列
アドレス毎のフェイル発生の履歴を格納する手段を備
え、該両履歴格納手段において行／列の両アドレスが共
にフェイル発生の履歴を有している場合に、該行フェイ
ル計数部、列フェイル計数部のフェイル計数を禁止する
手段を備えることを特徴とする半導体試験装置。
【請求項２】行フェイル計数部と列フェイル計数部を
備えて、被試験メモリデバイス（ＭＵＴ）の不良救済解
析を行う半導体試験装置において、パターン発生器（ＰＧ）から供給されるアドレス信号の
中からＭＵＴの行アドレス線に対応する行アドレス信号
を受け、デジタルコンパレータ（ＤＣ）からのフェイル
信号を受けて、当該行アドレス毎のフェイル情報を格納
する手段と、ＰＧから供給されるアドレス信号の中からＭＵＴの列ア
ドレス線に対応する列アドレス信号を受け、ＤＣからの
フェイル信号を受けて、当該列アドレス毎のフェイル情
報を格納する手段と、ＰＧから供給されるアドレス信号を受けて、該行アドレ
スフェイル格納手段から出力される行フェイルマーク信
号、及び該列アドレスフェイル格納手段から出力される
列フェイルマーク信号が共に有る場合に、該行フェイル
計数部、列フェイル計数部のフェイル計数を禁止する手
段と、を具備していることを特徴とする半導体試験装置。