JP2008059688A - 半導体メモリ試験装置 - Google Patents

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Abstract

【課題】半導体メモリの試験時間（不良解析時間）を短縮すること。
【解決手段】フェイルメモリからバッファメモリへフェイルデータを転送するように構成された半導体メモリ試験装置において、バッファメモリへのフェイルデータの転送と同時にページ毎の総フェイル数をカウントするフェイルカウンタ部を設けたことを特徴とするもの。
【選択図】図１

Description

本発明は、半導体メモリ試験装置に関し、詳しくは試験時間の短縮に関する。
図４は従来の半導体メモリ試験装置におけるフェイルデータの転送構成例図である。図４において、半導体メモリデバイス１（以下ＤＵＴという）の試験にあたっては、ファンクションテスト実行により得たＤＵＴ１のフェイルデータは、パターン発生器２から出力されるアドレス情報に基づいてフェイルメモリ３に取り込まれる。
フェイルカウンタ４は、ファンクションテストごとの統計データや不良解析のためのフェイル状況を取得するために、フェイルメモリ３に取り込まれたフェイルの数をカウントする。その後、フェイルメモリ３のフェイルデータはバッファメモリ５に転送され、図示しないリダンダンシＣＰＵによるリペア演算が行われる。
図５は図４の動作の流れを示すフロー図であり、（ａ）はフェイルメモリ３側の処理を示し、（ｂ）はバッファメモリ５側の処理を示している。フェイルメモリ３側の処理としては、フェイルメモリ３に対するフェイルデータの取り込み→フェイルカウント→バッファメモリ３へのコピーが周期的に実行される。バッファメモリ５側の処理としては、バッファメモリ３へのコピーとリダンダンシ演算が周期的に実行される。
図５において、１回のフェイルデータの取り込みからリダンダンシ演算までの一連の処理に着目すると、フェイルメモリ３側におけるフェイルメモリ３に対するフェイルデータの取り込み→フェイルカウント→バッファメモリ３へのコピーと、バッファメモリ５側におけるバッファメモリ３へのコピーとリダンダンシ演算が逐次的に実行される。フェイルデータの取り込み処理時間をＴ１、フェイルカウント処理時間をＴ２、バッファメモリ３へのコピー処理時間をＴ３、リダンダンシ処理時間をＴ４とすると、１回のフェイルデータの取り込みからリダンダンシ演算までの一連の処理時間ＴＡは、
ＴＡ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４
になる。
ここで、フェイルカウンタ４によるフェイルデータ取り込み後のフェイルカウントは、ファンクションテストごとの統計データや不良解析のためのフェイル状況を取得するために必要な処理であるため削除することができない。そのため、フェイルメモリ３に取り込まれたフェイル数のカウント処理が終了するまでバッファメモリ５へのフェイルデータ転送を行うことができず、次のバッファメモリ側の処理は待機しなければならない。
仮に、フェイルカウント処理をバッファメモリ５への転送後にバッファメモリ側で行ったとしても、リダンダンシＣＰＵによるリペア演算の時間が増加することになって半導体メモリ試験装置全体としての試験時間は減少せず、検査時間を短縮する上でのボトルネックとなっていた。
特許文献１には、フェイルメモリからバッファメモリへフェイルデータを転送する構成の半導体メモリ試験装置の一例が記載されている。
特開２００２−３６７３９６
本発明の課題は、半導体メモリの試験時間（不良解析時間）を短縮することにある。
上記課題を解決する請求項１に記載の発明は、フェイルメモリからバッファメモリへフェイルデータを転送するように構成された半導体メモリ試験装置において、バッファメモリへのフェイルデータの転送と同時にページ毎の総フェイル数をカウントするフェイルカウンタ部を設けたことを特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体メモリ試験装置において、前記フェイルカウンタ部は、フェイルデータのビット幅（ページ）と等しい数のカウンタを有することを特徴とする。
請求項３に記載の発明は、フェイルメモリからバッファメモリへフェイルデータを転送するように構成された半導体メモリ試験装置において、バッファメモリへのフェイルデータの転送と同時にページ毎の総フェイル数をカウントするフェイルカウンタ部と、救済可能なフェイル数（閾値）が格納された閾値レジスタと、前記フェイルカウンタ部におけるページ毎の総フェイル数のカウント値と閾値レジスタから入力される救済可能なフェイル数（閾値）とを比較する比較部を設けたことを特徴とする。
請求項４に記載の発明は、請求項３に記載の半導体メモリ試験装置において、前記フェイルカウンタ部はフェイルデータのビット幅（ページ）と等しい数のカウンタを有し、前記比較部はフェイルカウンタ部のカウンタと等しい数の比較器を有することを特徴とする。
本発明によれば、バッファメモリへのフェイルデータの転送と同時にページ毎の総フェイル数をカウントすることにより、半導体メモリの試験時間（不良解析時間）を短縮することができる。
以下、図面を参照して、本発明の実施形態について説明する。図１は本発明の一実施例を示す構成図であり、図４と共通する部分には同一の符号を付けている。
図１において、ファンクションテスト実行により得たＤＵＴ１のフェイルデータは、パターン発生器２から出力されるアドレス情報に基づいてフェイルメモリ３に格納される。
ファンクションテスト実行後、フェイルメモリ３に格納されたフェイルデータは、バッファメモリ５に転送される。このとき、フェイルカウンタ部６は、バッファメモリ５へ転送されるフェイルデータのフェイル数をカウントする。ここで、フェイルカウンタ部６は、フェイルデータのビット幅（ページ）と等しい数のカウンタ６１〜６Ｎを有するものであり、これらカウンタ６１〜６Ｎはバッファメモリ５への転送と同時にページ毎の総フェイル数をカウントする。そして、バッファメモリ５への転送後、図示しないリダンダンシＣＰＵによるリペア演算が行われる。
図２は図１の動作の流れを示すフロー図であり、（ａ）はフェイルメモリ３側の処理を示し、（ｂ）はバッファメモリ５側の処理を示している。フェイルメモリ３側の処理としては、フェイルメモリ３に対するフェイルデータの取り込み→バッファメモリ３へのコピーとフェイルカウントの同時処理が周期的に実行される。バッファメモリ５側の処理としては、バッファメモリ３へのコピーとフェイルカウントの同時処理→リダンダンシ演算が周期的に実行される。
図２において、１回のフェイルデータの取り込みからリダンダンシ演算までの一連の処理に着目すると、フェイルメモリ３側におけるフェイルメモリ３に対するフェイルデータの取り込み→バッファメモリ３へのコピーとフェイルカウントの同時処理と、バッファメモリ５側におけるバッファメモリ３へのコピーとフェイルカウントの同時処理→リダンダンシ演算が周期的に実行される。フェイルデータの取り込み処理時間をＴ１、バッファメモリ３へのコピーとフェイルカウントの同時処理時間をＴ５、リダンダンシ処理時間をＴ４とすると、１回のフェイルデータの取り込みからリダンダンシ演算までの一連の処理時間ＴＢは、
ＴＢ＝Ｔ１＋Ｔ５＋Ｔ４
になる。ここで、バッファメモリ３へのコピーとフェイルカウントの同時処理時間Ｔ５と図５のフェイルカウント処理時間Ｔ２とバッファメモリ３へのコピー処理時間Ｔ３とを加算した時間との関係は、Ｔ５＜(Ｔ２＋Ｔ３)にある。これにより、図５の一連の処理時間ＴＡと図２の一連の処理時間ＴＢはＴＡ＞ＴＢになり、図２の一連の処理時間ＴＢは図５の一連の処理時間ＴＡよりも短縮される。
図２に示すように、フェイルメモリ３に格納されたフェイルデータをバッファメモリ５へ転送するのと同時にフェイルカウンタ６によるフェイルカウントを実行することによりフェイルデータ取り込み後のフェイルカウント処理を待つことなくバッファメモリ５への転送を行うことができ、半導体メモリの試験・不良解析時間を短縮できる。
図３は本発明の他の実施例を示す構成図であり、図１と共通する部分には同一の符号を付けている。図３において、閾値レジスタ７は救済可能なフェイル数を格納するものである。比較部８には、バッファメモリ５への転送時に得られるフェイルカウンタ部６の各カウンタ６１〜６Ｎのフェイルカウント値と閾値レジスタ７から入力される救済可能なフェイル数（閾値）とを比較する複数の比較器８１〜８Ｎが設けられている。
比較部８を構成する各比較器８１〜８Ｎにおけるフェイルカウンタ部６の各カウンタ６１〜６Ｎのフェイルカウント値と閾値レジスタ７の閾値との比較結果から、リダンダンシ演算の対象となるページが救済可能かどうかを判断できる。
すなわち、閾値を超えたページはリダンダンシ演算による救済が不可能と判断してリダンダンシ演算の対象から外す。演算の対象から外すことにより、処理するページの数が減ることから、リダンダンシ演算の処理時間が削減できる。これにより、装置全体の試験時間をさらに短縮することが可能となる。
また、比較部による閾値との比較結果を使用することにより、バッファメモリ５のリダンダンシ演算の他に、フェイルメモリ３に対する不良解析に適用することもできる。具体的には、リダンダンシ演算と同様に、フェイルメモリ３に対する不良解析を行う際に、閾値を超えたページをフェイルメモリ３の不良解析対象から外すことで、フェイルメモリ側の解析時間が短縮できる。
さらに、閾値との比較にあたっては、専用の回路を用意する例を示したが、ソフトウエアによる比較演算結果を用いて不良解析やリダンダンシ処理の対象から外す処理を行うようにしてもよい。
本発明の一実施例を示す構成図である。 図１の動作の流れを示すフロー図である。 本発明の他の実施例を示す構成図である。 従来の半導体メモリ試験装置におけるフェイルデータの転送構成例図である。 図４の動作の流れを示すフロー図である。
符号の説明
１ ＤＵＴ
２ パターン発生器
３ フェイルメモリ
５ バッファメモリ
６ フェイルカウンタ部
７ 閾値レジスタ
８ 比較部


Claims (4)

  1. フェイルメモリからバッファメモリへフェイルデータを転送するように構成された半導体メモリ試験装置において、
    バッファメモリへのフェイルデータの転送と同時にページ毎の総フェイル数をカウントするフェイルカウンタ部を設けたことを特徴とする半導体メモリ試験装置。
  2. 前記フェイルカウンタ部は、フェイルデータのビット幅（ページ）と等しい数のカウンタを有することを特徴とする請求項１に記載の半導体メモリ試験装置。
  3. フェイルメモリからバッファメモリへフェイルデータを転送するように構成された半導体メモリ試験装置において、
    バッファメモリへのフェイルデータの転送と同時にページ毎の総フェイル数をカウントするフェイルカウンタ部と、
    救済可能なフェイル数（閾値）が格納された閾値レジスタと、
    前記フェイルカウンタ部におけるページ毎の総フェイル数のカウント値と閾値レジスタから入力される救済可能なフェイル数（閾値）とを比較する比較部を設けたことを特徴とする半導体メモリ試験装置。
  4. 前記フェイルカウンタ部はフェイルデータのビット幅（ページ）と等しい数のカウンタを有し、
    前記比較部はフェイルカウンタ部のカウンタと等しい数の比較器を有することを特徴とする請求項３に記載の半導体メモリ試験装置。
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