JPH04186600A

JPH04186600A - Ｉｃメモリ試験装置

Info

Publication number: JPH04186600A
Application number: JP2314044A
Authority: JP
Inventors: Fujio Onishi; 富士夫大西
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-11-21
Filing date: 1990-11-21
Publication date: 1992-07-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は冗長予備線を持ったＩＣメモリ試験装置におけ
る不良セル救済処理に関する。

〔従来の技術〕

一般に大容量メモリは、その歩留りを向上させるために
冗長予備線を持っており、不良アドレスがあった場合、
その冗長予備線と置き換える事で、そのメモリを救済し
て良品扱いとする。ここで予備線と置き換える不良アド
レスの抽出処理の従来技術は、特開昭６３−１２７４９
９号公報に記載のような処理が行われており、以下その
説明を第７図を用いて行う。

第７図は、被試験メモリ８にパターン発生器２１により
試験パターンを与え、比較判定器２２によりその良否を
判定し、その判定結果を全て格納するフェイルメモリ１
１と、そのフェイルメモリ１１に格納した被試験メモリ
８の各アドレスラインに何個の不良アドレスが存在する
かをカウントして記憶するラインフェイルカウンタ３と
、所定数置」二の不良個数が存在するアドレス情報を格
納するフェイルデータメモリ９１と、所定数以上の不良
個数が何アドレスライン存在したかをカウント・シて記
憶するカウンタメモリ９２と、これらの各部を制御しフ
ェイルアドレスメモリ９１の格納データを基に救済線を
解析するＣ　Ｐ　Ｕ　６からなる。次にこの従来技術の
動作は、フェイルメモリ１１に格納されたフェイル情報
をアドレスジェネレータ１３からの出力アドレスにより
順次フェイルメモリ１１の最後まで読みだし、フェイル
がある度に、ラインフェイルカウンタ３により各アドレ
スライン中のフェイル個数をカウントし、又、カウンタ
メモリ９２により所定値のラインフェイルカウンタ３の
カウントデータが何回あったかをカウントし、又、その
ラインフェイルカウンタとカウンタメモリとの出力カウ
ントデータをアドレスとして、フェイルデータメモリ９
１として与え、フェイルアドレスを格納する。その後、
フェイルデータメモリ９］の格納データをＣＰＵ６に転
送して冗長予備線の割り当てを行う。

ここで、冗長子１線は、被試験メモリの行及び列にそれ
ぞれ何本か存在し、救済処理は、フェイルアドレスの分
布情報を基に被試験メモリが救済できるか否かを判定し
、救済できる場合はこの冗長予備線と置き換えるもので
ある。又、救済処理をする上で、行方向のラインフェイ
ルカウント値が列方向の冗長予備線数を越えた場合は、
行方向の冗長予備線では救済できないため、そのライン
は列方向の冗長予備線で救済することが確定する（以下
、このラインアト１ノスの事を救済確定線とする）。又
、列方向に関しても同様である。つまり、被試験メモリ
の救済確定線のラインアドレスと、全フェイルアドレス
からこの救済確定線上のフェイルアドレスを除いたフェ
イルアトし・スの分布情報だけをＣＰＵに転送して救済
処理をしたプフが効率的である。

しかし、従来技術は一回のフェイルメモリの走査で所定
値以上のラインフェイルカウント値の行又は列のアドレ
ス情報（救済確定線）を抽出する事はできるが、救済確
定線上にないフェイルアドレスを抽圧する事は考慮され
ておらず、ＣＰ　ｔＪによりこの抽出処理を行う必要が
あり、効率的な試験結果の解析ができない。

〔発明が解決しようとする課題Ｊ本発明の目的は、不良アドレスのあった被試験メモリを
一回のフェイルメモリの走査により行及び列のアドレス
ラインから所定値より多いフェイルアドレスのラインア
ドレスを抽出し、がっ、全フェイルアドレスの中からア
ドレスライン上のフェイルアドレスを除いたアドレスを
抽出する効率的な処理手段を提供し、これらの抽出デー
タによりＣＰＵによる救済線の判定を行い、試験時間の
短縮を図ることにある。

〔課題を解決するだめの手段〕

上記目的は、被試験メモリの良否の試験結果を格納する
フェイル格納手段と、そのフェイル格納手段を読みだし
ながら、行及び列方向のラインフェイル数をカウントす
るラインフェイルカウント手段と、ラインフェイルカウ
ント手段が所定の値より大きくなった事を判定出力する
判定手段と、判定手段が出力されるまでフェイルアドレ
スを格納するフェイルアドレス格納手段により達成でき
る。

〔作用〕

本発明は、被試験メモリの行および列のアドレスライン
上に所定値より大きいフェイルアドレスが存在した場合
は、そのア［・レスライン上のフェイルアドレスを全て
記憶せず、そのラインアドレスのみを記憶し、又、それ
と同時に全フェイルアドレスから、前記記憶のラインア
ドレスを取り除いたフェイルアドレスを一回のフェイル
メモリの走査でできるため被試験メモリの試験時間短縮
が図れる。

〔実施例〕

以下、本発明の第一の実施例を第１図、第２図を用いて
説明する。

第１図は、パターン発生器２１の出力とアト１ノスジエ
ネレータ１３とを切り替えるセレクタ１２と、被試験メ
モリ８のテスト結果の良否を格納するフェイルメモリ１
１と、そのフェイルメモリ１１を読みだして行（Ｘ）及
び列（Ｙ）の−ラインアドレス中の不良アドレス数をカ
ウントするＸラインフェイルカウンタ３１及びＹライン
フェイルカウンタ３２と、Ｘラインフェイルカウンタ３
〕がＹＲＬレジスタ４３の値より大きくなったとき、そ
のＸ方向のラインアドレスにＸ］をライトする事で記憶
し、そのときのラインアドレスを記憶するＸ救済確定線
メモリ４７と、Ｘラインフェイルカウンタ３２がＸ　Ｒ
Ｌレジスタ４４の値より大きくなったとき、そのＹ方向
のラインアドレスにＩｌｌをライトする事で記憶し、そ
のときのラインアドレスを記憶するＸ救済確定線メモリ
４８と、フェイルアドレスを救済確定線に成るまで格納
するフェイルアドレスメモリ４９と、フェイルメモリ１
１の一回の走査径各種メモリの結果を読みだして冗長予
備線の割り当て処理をするＣＰＵ６によりなる。

以下その動作例を第２区を使って説明する。フェイルメ
モリ１１でＩｌｌの格納されているアドレスが不良であ
り、アドレスジェネレータ１３によりフェイルメモリ１
１を１１００．３０１．１１０２．−１１０７．３１０
．１１１１．−一−−３７６、π７７の順番で、順次、
読み出し、それと同時に、Ｘラインフェイルカウンタ３
１、Ｘラインフェイルカウンタ３２は、Ｘ方向Ｙ方向別
にそのラインのフェイル数をカウントし、又、フェイル
アドレスメモリ４９はフェイルアドレスを格納して行く
。

ここで、フェイルメモリ■１の読みだし途中でアドレス
＄４２　（１１４２の４はＹ方向のアドレス、２はＸ方
向のアドレス）を読みだしたときＸラインフェイルカウ
ンタ３２のカウント値ｔ３が、Ｘ　ＲＬレジスタの値３
２より大きくなったので、Ｘラインマスクメモリ４６の
アドレスｘ４にｉｌｌをライトし、Ｘ救済確定線メモリ
４８にそのときのＹアドレス＃４を記憶する。

ここで、次のフェイルメモリ１１のアドレスＸ４３を読
みだしたときもＸラインフェイルカウンタ３２の値ｌｌ
４ＸＲＬレジスタの値ｌ１２よりも大きくなるがこのサ
イクルでは、同時に、Ｘラインマスクメモリ４６のアド
レス＃４の出力４６ａが＃１であるので、　Ｘ救済確定
線メモリ４８及びフェイルアドレスメモリ４９のライト
信号をＡＮＤ５２でマスクする事で、再度、Ｙアドレス
１１４及びフェイルアドレス１１４３は格納しない。　
フェイルメモリ１１のアドレス＃５５を読みだしたとき
も上記と同様の処理をする。よって、フェイルメモリ１
１を最後まで読み出すと救済確定線とフェイルアドレス
を抽出する。（但し、救済確定線があった場合、フェイ
ルアドレスの中に救済確定線上定までの救済確定線上の
フェイルアドレスが含まれる。）このデータをＣＰＵ６
に転送して救済線割り付は処理を行うが、第３図に示す
ようにＸラインアドレス１１５とＹラインアドレスｘ４
は、救済確定としてＣＰＵによる救済解析を行うことと
なる。

次に、第二の実施例を第４図、第５図を用いて説明する
。

第２図の動作を実行後、フェイルアドレスメモリ４９の
格納アドレスには、救済確定線上のアドレスが含まれて
おり、第４図は、その救済確定線上のアドレスを除くた
めの実施例のブロック図であり、セレクタ１４を付加す
ることで、セレクタ１４からのアドレスとフェイルアド
レスメモリ４９からの出力データとの切り替えを行い、
その他は、第１図と同じである。動作は、第２図の処理
を実行後、フェイルアドレスメモリ４９に格納した全フ
ェイルアドレスをＸラインマスクメモリ４５及びＸライ
ンマスクメモリ４６へアドレスとして与え、読みだしデ
ータが＃１のフェイルアドレス（救済確定線）を除き、
再度、フェイルアドレスメモリ４９に格納する。ここで
第４図は、再度、フェイルアドレスメモリ４９に格納後
の内容であり、この後、フェイルアドレスメモリ４９の
内容をＣＰＵ６に転送したときの実施例である。つまり
、第一、第二の実施例では、フェイルメモリ１１を一回
の走査で救済確定線を抽出し、かつ、全フェイルアドレ
スからその救済確定線上のアドレスを除いたフェイルア
ドレスを抽出する事ができ、よって、ＣＰＵへの転送デ
ータがＣＰＵで真に必要なデータだけにする事ができ処
理の効率化が図れる。

次に第三の実施例を第６図を用いて説明する。

第６図は、第４図を−チャネルとしてそれをｎ個並列に
並べたものであり、セレクタ１４、フェイルメモリ１１
、ラインフェイルカウンタ３、フェイルアドレス格納部
４をｎ個持つ事になる。但し、セレクタ１２とアドレス
ジェネレータ１３はｎチャネル共通である。

本実施例においてｎ個のフェイルメモリ１１には被試験
メモリｎ個分の試験結果が既に格納されているものとす
る。次に、第一の実施例と同様の動作をｎチャネル同時
に行い、救済確定線が存在したチャネルではフェイルア
ドレスから救済確定線上のアドレスを除く処理を救済確
定線が存在した全チャネルを同時に行う事ができる。

よって、第二の実施例では、ｎチャネル並列処理をして
もＣＰＵ６にデータを転送するまでは、第一の実施例と
同じ処理時間でする事ができ、被試験メモリの高スルー
プツト化を実現することができる。

〔発明の効果〕

本発明によれば、被試験メモリの良否の試験結果を格納
するフェイルメモリを一回の走査により、全フェイルア
ドレスの中から所定値より大きいアドレスラインと、全
フェイルアドレスの中からアドレスライン上のフェイル
アドレスを除いたアドレスを抽出し、これら二種類の抽
出データをＣＰＵに転送し、ＣＰＵでは、冗長予備線を
割り付ける処理を行うだけでよく、処理時間の短縮化が
図れ、被試験メモリ生産の高スループツト化が実現でき
る。

又、本発明によれば、これら二種類の抽出処理までは、
全て並列処理する事が容易にでき、被試験メモリの多数
個同時試験された試験結果の解析に適しており、ここで
も、処理時間の短縮化が図れ、被試験メモリ生産の高ス
ループツト化が実現できる。

【図面の簡単な説明】

第１図は本発明の第一の実施例ブロック図、第２図は本
発明の第一の実施例の動作説明図、第３因は本発明の第
一の実施例の補足説明図、第４図は本発明の第二の実施
例のブロック図、第５図は本発明の第二の実施例の補２
説明図、第６図は本発明の第三の実施例ブロック図、第
７図は従来技術のブロック図である。１１・・・・・・フェイルメモリ１２・・・・・・セレクタ１３・・・・・・　アドレスジェネレータ１４・・・・
・・セレクタ２１・・・・・・パターン発生器３　・・・・・・ラインフェイルカウンタ３１・・・・
・・　Ｘラインフェイルカウンタ３２・・・・・・　Ｙ
ラインフェイルカウンタ４　・・・・・・フェイルアド
レス格納部４１・・・・・・比較器、４２・・・・・・比較器、４５・・・・・・　Ｘラインマスクメモリ４６・・・・
・・　Ｙラインマスクメモリ４７・・・・・・　Ｘ救済
確定線メモリ４８・・・・・・　Ｙ救済確定線メモリ４
９・・・・・・　フェイルアドレスメモリ５１．５２．
５４・・　ＡＮＤ５３・・・・・・　○Ｒ６・・・・・・　ＣＰＵ８　・・・・・・被試験メモリ９１・・・・・・　フェイルデータメモリ９２・・・・
・・カウンタメモリ

Claims

【特許請求の範囲】

１、冗長予備線を持った被試験メモリの試験結果の良否
を記憶する不良記憶手段と、前記不良記憶手段に記憶し
た被試験メモリの各アドレスライン上の不良個数をカウ
ントするカウント手段と、前記カウント手段が所定値以
上になるまで不良アドレスを記憶するアドレス記憶手段
と、前記カウント手段が所定値以上になつたときのライ
ンアドレスを記憶するラインアドレス記憶手段を備えて
、前記被試験メモリの救済線を判定することを特徴とす
るＩＣメモリ試験装置。