JPH0241118B2 - - Google Patents
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- JPH0241118B2 JPH0241118B2 JP58053972A JP5397283A JPH0241118B2 JP H0241118 B2 JPH0241118 B2 JP H0241118B2 JP 58053972 A JP58053972 A JP 58053972A JP 5397283 A JP5397283 A JP 5397283A JP H0241118 B2 JPH0241118 B2 JP H0241118B2
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- JP
- Japan
- Prior art keywords
- relief
- lines
- memory
- defective
- matrix
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- 238000000034 method Methods 0.000 claims abstract description 24
- 230000002950 deficient Effects 0.000 claims description 38
- 239000011159 matrix material Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 238000007906 compression Methods 0.000 description 10
- 230000006835 compression Effects 0.000 description 6
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、予備のワード線、データ線（以下、
両者を総称するときはラインという。）を搭載し
たIC（集積回路）メモリについて、不良ビツトが
存在するラインを正常な予備のラインと交換し、
そのICメモリを良品として使用しうるようにす
るための不良ビツト救済方式に関するものであ
る。
両者を総称するときはラインという。）を搭載し
たIC（集積回路）メモリについて、不良ビツトが
存在するラインを正常な予備のラインと交換し、
そのICメモリを良品として使用しうるようにす
るための不良ビツト救済方式に関するものであ
る。
この種の従来の不良ビツト救済方式は、一例と
して、ICメモリのテスト結果に従い、不良ビツ
トの多いラインから順次に予備のラインを割り当
てるようにしていた。
して、ICメモリのテスト結果に従い、不良ビツ
トの多いラインから順次に予備のラインを割り当
てるようにしていた。
このような、従来方式は、ICメモリ内の不良
ビツトの全体分布を全く考慮していなかつたの
で、その分布によつては限られた予備のラインが
不足する場合があり、確実な不良ビツト救済が困
難であつた。また、それを確実化するのに予備の
ラインを増加すると、デバイスが大形化するとと
もに不経済となつてしまうという問題があつた。
ビツトの全体分布を全く考慮していなかつたの
で、その分布によつては限られた予備のラインが
不足する場合があり、確実な不良ビツト救済が困
難であつた。また、それを確実化するのに予備の
ラインを増加すると、デバイスが大形化するとと
もに不経済となつてしまうという問題があつた。
本発明の目的は、上記した従来技術の欠点をな
くし、ICメモリについて少ない予備ラインで不
良ビツトが存在するラインを確実に交換すること
ができる不良ビツト救済方式を提供することにあ
る。
くし、ICメモリについて少ない予備ラインで不
良ビツトが存在するラインを確実に交換すること
ができる不良ビツト救済方式を提供することにあ
る。
本発明に係る不良ビツト救済方式の構成は、予
備ラインを有するICメモリについて、そのテス
ト結果に基づき、救済確定とすべき所定の不良ビ
ツト数以上のラインのアドレス情報と上記所定の
不良ビツト数未満のラインに係る圧縮メモリマト
リクスとを作成する不良情報圧縮処理をし、その
圧縮メモリマトリクスを部分マトリクスに分解
し、前もつて定められた予備ラインの割当て条件
に基づく部分マトリクス解析テーブルによつて救
済候補解を決定する予備ライン割当て処理をし、
上記の救済確定アドレス情報および救済候補解の
組合せの中から予備のワード線およびデータ線が
各所定数以下となるものをリストアツプし、前も
つて定められた救済条件テーブルに基づいて救済
解を決定する処理を行うようにしたものである。
備ラインを有するICメモリについて、そのテス
ト結果に基づき、救済確定とすべき所定の不良ビ
ツト数以上のラインのアドレス情報と上記所定の
不良ビツト数未満のラインに係る圧縮メモリマト
リクスとを作成する不良情報圧縮処理をし、その
圧縮メモリマトリクスを部分マトリクスに分解
し、前もつて定められた予備ラインの割当て条件
に基づく部分マトリクス解析テーブルによつて救
済候補解を決定する予備ライン割当て処理をし、
上記の救済確定アドレス情報および救済候補解の
組合せの中から予備のワード線およびデータ線が
各所定数以下となるものをリストアツプし、前も
つて定められた救済条件テーブルに基づいて救済
解を決定する処理を行うようにしたものである。
以下、本発明の実施例を図に基づいて説明す
る。
る。
第１図は、本発明に係る不良ビツト救済方式の
一実施例が適用されるメモリテストシステムの構
成図、第２図は、その不良情報圧縮処理の手順
図、第３図は、同予備ライン割当て処理の手順
図、第４図は、同部分マトリクス解析テーブルの
説明図、第５図は、同救済解決定処理の手順図、
第６図は、同救済条件テーブルの説明図である。
一実施例が適用されるメモリテストシステムの構
成図、第２図は、その不良情報圧縮処理の手順
図、第３図は、同予備ライン割当て処理の手順
図、第４図は、同部分マトリクス解析テーブルの
説明図、第５図は、同救済解決定処理の手順図、
第６図は、同救済条件テーブルの説明図である。
ここで、１は、制御・処理装置、２は、メモリ
テスタ、３，４は、ゲート、５は、比較器、６
は、不良情報解析メモリ、７は、不良情報圧縮装
置、８は、救済条件テーブル、９は、不良ビツト
救済処理装置、１０は、被テストのICメモリで
ある。
テスタ、３，４は、ゲート、５は、比較器、６
は、不良情報解析メモリ、７は、不良情報圧縮装
置、８は、救済条件テーブル、９は、不良ビツト
救済処理装置、１０は、被テストのICメモリで
ある。
まず、本方式におけるメモリテストの概要説明
をする。
をする。
制御・処理装置１は、メモリテスタ２に対して
起動信号を送出する。
起動信号を送出する。
これにより、メモリテスタ２は、被テストの
ICメモリ１０に対して、まず、データの書込み
を行う。このとき、ゲート３，４は切替信号によ
つて書込みモードとなつており、不良情報メモリ
６には何も取り込まれないようになつている。
ICメモリ１０に対して、まず、データの書込み
を行う。このとき、ゲート３，４は切替信号によ
つて書込みモードとなつており、不良情報メモリ
６には何も取り込まれないようになつている。
次に、メモリテスタ２は、ICメモリ１０の内
容をチエツクする。すなわち、ゲート３，４を読
出しモードに切り替え、ICメモリ１０および不
良情報解析メモリ６に同一アドレス指定をすると
ともに、読出し期待値を出力し、比較器５は、そ
れをICメモリ１０の出力する読出データと比較
し、そのテスト結果を不良情報解析メモリ６に書
き込む。不良のある場合には“１”が、正常な場
所には“０”が記憶される。この処理を終了する
と、メモリテスタ２は、制御・処理装置１に対し
て終了信号を返送する。
容をチエツクする。すなわち、ゲート３，４を読
出しモードに切り替え、ICメモリ１０および不
良情報解析メモリ６に同一アドレス指定をすると
ともに、読出し期待値を出力し、比較器５は、そ
れをICメモリ１０の出力する読出データと比較
し、そのテスト結果を不良情報解析メモリ６に書
き込む。不良のある場合には“１”が、正常な場
所には“０”が記憶される。この処理を終了する
と、メモリテスタ２は、制御・処理装置１に対し
て終了信号を返送する。
次に、メモリテスタ２から終了信号を受けた制
御・処理装置１は、不良情報圧縮装置７に対して
起動信号を送出する。この起動によつて不良情報
圧縮装置７が行う処理を第２図によつて説明す
る。仮に、メモリビツトマトリクスが12×12の
ICメモリ１０をテストしたものとする。この結
果、第２図の入力部で示した不良ビツト分布が得
られたものとする。
御・処理装置１は、不良情報圧縮装置７に対して
起動信号を送出する。この起動によつて不良情報
圧縮装置７が行う処理を第２図によつて説明す
る。仮に、メモリビツトマトリクスが12×12の
ICメモリ１０をテストしたものとする。この結
果、第２図の入力部で示した不良ビツト分布が得
られたものとする。
このメモリビツトマトリクスの内容について各
ラインごとの不良ビツト数が計算される。そし
て、その数が３個以上のラインのアドレスを救済
確定アドレス情報として、また、残りの不良ビツ
ト情報を圧縮メモリビツトマトリクスとして出力
する。この時、その圧縮メモリビツトマトリクス
に含まれる不良ビツト総数の上限を所定数（例え
ば８個）に設定しておく。これ以上の不良ビツト
を含む場合は、不良ビツト数が多過ぎるので、救
済しないものとしておく。この処理が終了する
と、不良情報圧縮装置７は、制御・処理装置１に
対して終了信号を返送する。
ラインごとの不良ビツト数が計算される。そし
て、その数が３個以上のラインのアドレスを救済
確定アドレス情報として、また、残りの不良ビツ
ト情報を圧縮メモリビツトマトリクスとして出力
する。この時、その圧縮メモリビツトマトリクス
に含まれる不良ビツト総数の上限を所定数（例え
ば８個）に設定しておく。これ以上の不良ビツト
を含む場合は、不良ビツト数が多過ぎるので、救
済しないものとしておく。この処理が終了する
と、不良情報圧縮装置７は、制御・処理装置１に
対して終了信号を返送する。
不良情報圧縮装置７から終了信号を受けた制
御・処理装置１は、これらの情報、すなわち、救
済確定アドレス情報および圧縮メモリビツトマト
リクスを取り込む。その後に、圧縮メモリビツト
マトリクスに対し、予備のデータ線、ワード線の
割当て処理を行う。この処理を第３図によつて説
明する。
御・処理装置１は、これらの情報、すなわち、救
済確定アドレス情報および圧縮メモリビツトマト
リクスを取り込む。その後に、圧縮メモリビツト
マトリクスに対し、予備のデータ線、ワード線の
割当て処理を行う。この処理を第３図によつて説
明する。
これは、まず対角線上に不良ビツト部分を集め
部分マトリクスとする。そして、それぞれ独立に
予備ラインの割当てを行う。この予備ラインの割
当ては、解析テーブルを用いて高速に行うことが
できる。すなわち、各ライン上に不良ビツトが２
個以下で不良ビツト総数が高々８個の圧縮マトリ
クス内に存在する部分マトリクスは、第４図ａに
示す15個しか存在しない。したがつて、それぞれ
に対し、予備のデータ線、ワード線各２本以内と
いう制約を設けると、同図ｂに示すように、予備
ラインの割当ては、高々、３通りとなり、プログ
ラム処理でも容易に実現することができる。
部分マトリクスとする。そして、それぞれ独立に
予備ラインの割当てを行う。この予備ラインの割
当ては、解析テーブルを用いて高速に行うことが
できる。すなわち、各ライン上に不良ビツトが２
個以下で不良ビツト総数が高々８個の圧縮マトリ
クス内に存在する部分マトリクスは、第４図ａに
示す15個しか存在しない。したがつて、それぞれ
に対し、予備のデータ線、ワード線各２本以内と
いう制約を設けると、同図ｂに示すように、予備
ラインの割当ては、高々、３通りとなり、プログ
ラム処理でも容易に実現することができる。
さて、第３図に戻り、部分マトリクスａに対し
ては３通り、同ｂに対しては２通りの予備ライン
割当てが可能であるので、これらの線形結合のう
ちから予備のデータ線、ワード線が各２本以内の
ものを選び、救済候補解とする。このような救済
候補解は、予備のデータ線２本、予備のワード線
２本という条件のもとで、すべての解をリストア
ツプしている。この救済候補解をリストアツプし
たところで救済解決定処理を行う。
ては３通り、同ｂに対しては２通りの予備ライン
割当てが可能であるので、これらの線形結合のう
ちから予備のデータ線、ワード線が各２本以内の
ものを選び、救済候補解とする。このような救済
候補解は、予備のデータ線２本、予備のワード線
２本という条件のもとで、すべての解をリストア
ツプしている。この救済候補解をリストアツプし
たところで救済解決定処理を行う。
救済解決定処理を第５図によつて説明する。
本処理は、不良情報圧縮処理で求めた救済確定
アドレス情報と救済候補解とを入力とし、救済解
を出力とするものである。
アドレス情報と救済候補解とを入力とし、救済解
を出力とするものである。
まず、救済確定アドレス情報と救済候補解との
組合せの中から、予備のデータ線、ワード線が２
本以下のものをリストアツプする。このリストア
ツプをされたものに対して救済禁止条件および救
済推奨条件の判定をする。この条件は、救済条件
テーブル８に格納されており、制御・処理装置１
が参照するもので、その内容も自由に設定可能で
ある。これを第６図に示す。そのａは救済条件の
テーブルであり、不良ビツトが隣接しているこ
と、または全ビツト不良ラインが交差しているこ
と等の条件である。これらの各条件は、チエツク
するか否かのフラグを持つており、その時々のプ
ロセスの状態に対応して自由に設定可能である。
組合せの中から、予備のデータ線、ワード線が２
本以下のものをリストアツプする。このリストア
ツプをされたものに対して救済禁止条件および救
済推奨条件の判定をする。この条件は、救済条件
テーブル８に格納されており、制御・処理装置１
が参照するもので、その内容も自由に設定可能で
ある。これを第６図に示す。そのａは救済条件の
テーブルであり、不良ビツトが隣接しているこ
と、または全ビツト不良ラインが交差しているこ
と等の条件である。これらの各条件は、チエツク
するか否かのフラグを持つており、その時々のプ
ロセスの状態に対応して自由に設定可能である。
また、救済推奨条件テーブルを同図ｂに示し
た。この内容としては、予備のデータ線を優先し
て使用するなどがあり、例えば予備のデータ線、
ワード線が（２、１）、（１、２）のどちらも救済
解としてリストアツプされている場合には、（２、
１）を選ぶべきことを意味する。このように、第
５図の処理では、救済禁止条件に違反するものも
なく、また救済推奨条件もチエツクされた後に、
図示の救済解が出力される。
た。この内容としては、予備のデータ線を優先し
て使用するなどがあり、例えば予備のデータ線、
ワード線が（２、１）、（１、２）のどちらも救済
解としてリストアツプされている場合には、（２、
１）を選ぶべきことを意味する。このように、第
５図の処理では、救済禁止条件に違反するものも
なく、また救済推奨条件もチエツクされた後に、
図示の救済解が出力される。
このようにして求められた救済解は、不良ビツ
ト救済処理装置９に救済アドレスとしてセツトさ
れる。そして、制御・処理装置１から起動信号が
送出されると、不良ビツト救済処理装置９は、
ICメモリ１０に対して救済処理を実行する。救
済処理が終了すると、制御・処理装置１に対して
終了信号を返送する。
ト救済処理装置９に救済アドレスとしてセツトさ
れる。そして、制御・処理装置１から起動信号が
送出されると、不良ビツト救済処理装置９は、
ICメモリ１０に対して救済処理を実行する。救
済処理が終了すると、制御・処理装置１に対して
終了信号を返送する。
制御・処理装置１は、次のICメモリ１０に対
し、同様な処理を繰り返して行う。
し、同様な処理を繰り返して行う。
以上、詳細に説明したように、本発明によれ
ば、少ない予備ラインで確実に不良ラインを救済
することができるので、ICメモリ製造の歩留り
向上、効率向上に顕著な効果が得られる。
ば、少ない予備ラインで確実に不良ラインを救済
することができるので、ICメモリ製造の歩留り
向上、効率向上に顕著な効果が得られる。
第１図は、本発明に係る不良ビツト救済方式の
一実施例が適用されるメモリテストシステムの構
成図、第２図は、その不良情報圧縮処理の手順
図、第３図は、同予備ライン割当て処理の手順
図、第４図は、同部分マトリクス解析テーブルの
説明図、第５図は、同救済解決定処理の手順図、
第６図は、同救済条件テーブルの説明図である。 １……制御・処理装置、２……メモリテスタ、
３，４……ゲート、５……比較器、６……不良情
報解析メモリ、７……不良情報圧縮装置、８……
救済条件テーブル、９……不良ビツト救済処理装
置、１０……ICメモリ。
一実施例が適用されるメモリテストシステムの構
成図、第２図は、その不良情報圧縮処理の手順
図、第３図は、同予備ライン割当て処理の手順
図、第４図は、同部分マトリクス解析テーブルの
説明図、第５図は、同救済解決定処理の手順図、
第６図は、同救済条件テーブルの説明図である。 １……制御・処理装置、２……メモリテスタ、
３，４……ゲート、５……比較器、６……不良情
報解析メモリ、７……不良情報圧縮装置、８……
救済条件テーブル、９……不良ビツト救済処理装
置、１０……ICメモリ。
Claims (1)
- 【特許請求の範囲】 １ 第１の方向と、これと交叉する第２の方向に
夫々所定数の予備ラインを有するICメモリにお
いて、該ICメモリをテストした結果、不良ビツ
トを含むラインについて該ラインよりなる圧縮メ
モリマトリクスを作成し、該圧縮メモリマトリク
スについて、予め用意した予備ライン割当て可能
解情報からなるマトリクス解析情報によつて、上
記夫々所定数の予備ラインを割当てる救済候補解
を決定し、上記圧縮メモリマトリクス上の不良ビ
ツトのパターンによつて上記予備ライン固有の割
りつけ条件に基いて予め定めてある救済条件情報
により上記救済候補解より救済解を決定すること
を特徴とする不良ビツト救済方法。 ２ 上記ICメモリをテストした結果、不良ビツ
ト数の多いラインに対し、上記所定数以下の予備
ラインを救済確定ラインとして予め割当て、其他
の不良ビツトを含むラインについて上記圧縮メモ
リマトリクスを作成し、該圧縮メモリマトリクス
について、上記救済確定ライン以外の予備ライン
を割当てることを特徴とする第１項記載の不良ビ
ツト救済方法。 ３ 上記マトリクス解析情報が圧縮メモリマトリ
クスを部分マトリクスに分解した後に予備ライン
を割当てた解情報からなることを特徴とする第１
項記載の不良ビツト救済方法。 ４ 上記救済候補解が、上記予備ライン固有の割
りつけ条件として、優先割りつけ条件を用いて予
め定められたものであることを特徴とする第１項
記載の不良ビツト救済方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053972A JPS59180898A (ja) | 1983-03-31 | 1983-03-31 | 不良ビット救済方法 |
| US06/595,411 US4627053A (en) | 1983-03-31 | 1984-03-30 | Method of repairing semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053972A JPS59180898A (ja) | 1983-03-31 | 1983-03-31 | 不良ビット救済方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180898A JPS59180898A (ja) | 1984-10-15 |
| JPH0241118B2 true JPH0241118B2 (ja) | 1990-09-14 |
Family
ID=12957563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053972A Granted JPS59180898A (ja) | 1983-03-31 | 1983-03-31 | 不良ビット救済方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4627053A (ja) |
| JP (1) | JPS59180898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2573260Y2 (ja) * | 1991-11-21 | 1998-05-28 | 東邦瓦斯株式会社 | ガスメータ |
| WO2021193604A1 (ja) | 2020-03-27 | 2021-09-30 | 株式会社成和化成 | 透明な液状組成物及び該組成物を配合する化粧料 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3685078D1 (de) * | 1985-09-09 | 1992-06-04 | Hitachi Ltd | Speicherpruefgeraet. |
| US4783782A (en) * | 1985-12-12 | 1988-11-08 | Alcatel U.S.A. Corporation | Manufacturing test data storage apparatus for dynamically reconfigurable cellular array processor chip |
| US4751656A (en) * | 1986-03-10 | 1988-06-14 | International Business Machines Corporation | Method for choosing replacement lines in a two dimensionally redundant array |
| US4891811A (en) * | 1987-02-13 | 1990-01-02 | International Business Machines Corporation | Efficient address test for large memories |
| JPS63239696A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 冗長回路付メモリの試験装置 |
| DE3728521A1 (de) * | 1987-08-26 | 1989-03-09 | Siemens Ag | Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins |
| JPH0793038B2 (ja) * | 1987-10-09 | 1995-10-09 | 株式会社東芝 | 半導体メモリの不良解析装置 |
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