JPH03720B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリ不良ビツト救済解析方式に関
し、詳しくは不良ビツト救済のために冗長ワード
又はビツト線を内蔵したメモリのテストにおい
て、救済線の判定に必要なフエイルデータの解析
を行なうに好適な半導体メモリ不良ビツト救済解
析装置に関する。

〔発明の背景〕

従来、一般的にメモリ試験装置（以下単にメモ
リテスタという）は、第１図に示すように、タイ
ミング発生器２のタイミング信号出力６により制
御されるパターン発生器１と、被試験メモリ３の
データ出力１１と期待値データ１０とを比較し、
被試験メモリ３の良否判定結果を出力する比較器
４と、その比較器４からの比較結果１２がフエイ
ル（不良）のとき、被試験メモリ３に与えている
アドレスと同一か、又は、対応するアドレスにフ
エイル情報を書込むように構成されたフエイルメ
モリ５であつて、テスト終了後にこの内容を読み
出し、フエイルデータ内容の解析を行なうフエイ
ルメモリ５により構成される。

パターン発生器１は、被試験メモリ３へアドレ
ス８と書込みデータとしてのテストパターン９を
与え、同時に、比較器４への期待値データ１０
と、タイミング発生器２への制御信号７を出力す
る。

フエイルメモリ５は、通常被試験メモリ３と同
一かそれ以上の容量を有する書込み・読出し可能
なメモリで構成され、パターン発生器１から被試
験メモリ３に与えているアドレス８と同一のアド
レス８が与えられる。

一方、最近の技術動向として、メモリの大容量
化に伴なつて低下する歩留りを改善するため製造
プロセスの改良などが行なわれているが、メモリ
デバイスそのものの工夫により歩留りを上げよう
とする方法も行なわれている。すなわち、メモリ
内に多少の不良ビツトが存在しても、内蔵した冗
長ビツト線やワード線でこれをライン単位で置換
えて救済する方法が採用され始めている。

第３図は、テスト結果として×印で示したか
ら（〇内の数字はフエイル発生順序を表わす）
のフエイルが発生したメモリを、冗長救済線とし
て用意されたカラム側（ｘ）２本、ロー側（ｙ）
２本で置換えて救済する例を示したものである。

被試験メモリセルアレイ１６の中のからま
でのフエイルセルに対し、第３図の例ではカラム
側、ロー側各々２本づつの冗長線で救済が可能で
あつたが、フエイル発生の分布の状態やフエイル
セルの数によつては救済できないこともある。な
お、カラム側、ロー側の冗長救済線の本数を、そ
れぞれNx，Nyということにする。

このように、フエイルデータの分布や数から救
済が可能か否かの判定や、救済線を決定するデー
タ解析処理は、従来テスト終了後に第１図に示し
たフエイルメモリ５内のデータを使つて行なわれ
ている。しかし、救済処理は単なるテスト結果の
データ収集ではなく、この処理によつて１つのメ
モリが完成される製造プロセスの一環として考え
られるべきものであり、オンラインリアルタイム
による短時間の処理が要求されることとなる。

したがつて、単に従来のデータ解析用に用意さ
れた被試験メモリと同一かそれ以上の容量を有す
るフエイルメモリを流用する方法では、その内容
をサーチしてフエイルアドレスを探すだけでも相
当な時間を要し、大容量の被試験メモリに対しこ
のような要求を満足させることが容易ではないと
いう欠点を有していた。

加えて、良く知られているように、メモリ価格
に占めるテストコストの比が高く、これを低減さ
せるため１台のテスタで多数個のメモリを同時に
テストすることが行なわれている。その場合、テ
スタ構成としては第２図に示すように、被試験メ
モリ３₁から３_oまでの各々のテスト結果を記憶す
るためフエイルメモリ５₁から５_oまでを設ける方
法が考えられる。したがつて、フエイルメモリ５
_１〜５_o内のデータに対する救済判定のための解析
処理は、CPU１３によつてフエイルメモリ５₁か
ら５_oまで順番に行なわれることとなり、上記し
た処理時間に関する欠点はより一層重要な問題点
として注目されるものとなる。

次にリードウエアの規模や構成について見たと
き、フエイルメモリ５として用いられるメモリ
は、被試験メモリ３よりも速いアクセスタイムを
持つが、容量はそれよりも小さいものを多数個組
合せ、フエイルメモリデータをCPU１３等を用
いて読出し易いような構成にしたものが一般的で
ある。そのため、一つのフエイルメモリのハード
ウエアの規模は、そのメモリの書込み・読出しを
制御する周辺の回路構成を含めて考えたとき、小
さくすることが困難となり、第２図のように多数
個同時テストを実現させるシステム構成では、フ
エイルメモリのハードウエアの規模・コストがあ
い路となつていた。

〔発明の目的〕

本発明の目的は、従来技術の欠点を無くし、不
良ビツトを、内蔵された冗長線を使つて救済する
ことが可能なメモリをテストするメモリテスタに
おいて、救済のためのデータ解析を高速度で行な
え、しかも、コンパクトに実現できるメモリ不良
ビツト救済解析装置を提供するにある。

〔発明の概要〕

本発明は、被試験メモリのテスト結果を無条件
に全て記憶する従来のフエイルメモリを使用する
のではなく、テストを実行しながら真に救済判定
に必要なデータだけを残し、これを小容量の圧縮
データマトリクスとして蓄え、この救済判定に必
要な最少限のデータに対しテスト終了後解析を行
なうようになしたことを特徴とし、これにより救
済判定の解析時間を短かくし、併せてハードウエ
アの規模を小さくすることができる。

このような高い効率でテスト結果を圧縮し、マ
トリクスの形でデータを残すために、以下の２つ
の基本的な考え方を導入している。

(1) テストを実行しながら比較器（例えば第１図
における符号４）からフエイル結果が出力され
るたびに、被試験メモリ（同３）に内蔵されて
いる冗長線を使つて救済できる可能性があるか
否かを判断し、その時までに発生したフエイル
パターンやフエイル数を基にして救済が不可能
と判断された被試験メモリに対しては救済処理
を実行しない、すなわち、メモリとして
〓NG″であるとし、その後のフエイル結果を
入力しないようにする。一方、それ以外に、ま
だテストを続行し、フエイルデータが入力され
ても救済判定の解析を行なうことにより救済さ
れる可能性のある被試験メモリに対してはテス
トを最後まで実行する。そして、テスト終了
後、救済判定の解析用にマトリクス形態で圧縮
されて残つているフエイルデータに対し救済線
の判定処理を行なう。

(2) (1)で述べたような、救済不可能の判断と同
様、テスト実行途中で救済線として確定するこ
とが可能であるため、この確定されたラインに
対しては解析処理の対象から外す目的で、それ
以後入力されるそのライン上のフエイルデータ
を記憶する専用のラインメモリを用意し、テス
ト終了後に解析を行なう圧縮データマトリクス
内のデータとは区別して扱う。

以上、(1)，(2)の基本的な概念を本発明の要点と
して以下に詳述する。

いま、例えば第４図ａ〜ｃに示すような位置と
順序とでフエイルが発生し、カラム側、ロー側と
もに各々２本の冗長線が用意されている、即ち
Nx＝Ny＝２であるものとする。このとき、フエ
イル発生が，までの状態では、これを救済す
る方法としては、第４図ａのようにx_iを１本冗長
線と置換えて救済する方法と、第４図ｂのように
y_k，y_iのロー側に用意された冗長線と置換えて救
済する方法とが考えられる。

一方、テストを更に進め、フエイルが，，
となつた時点では、救済線は第４図ｃに示すよ
うにカラム側のx_i以外にはなく、ロー（ｙ）側の
冗長線を用いることは考えられなくなる。なぜな
らば、x_iライン上に並んだフエイル数は３個であ
り、ロー（ｙ）側で有している冗長救済線の本数
Nyよりも多いため、ｙ側の冗長線を使つて救済
することは原理的に不可能である。したがつて第
４図ｃの例では、この図に示されていない場所に
存在するかも知れない他のフエイルとの関係を見
るまでもなく、救済線としてx_iを確定できること
が容易に理解される。この救済線確定方法は、容
量や冗長線数（N_x，N_y）の値が異なつた被試験
メモリに対しても一般化できる基本的な概念であ
る。

すなわち、カラム又はローの同一線上に発生し
たフエイルの数が、対称線側（カラム線上のフエ
イルであればロー側、ロー線上のフエイルであれ
ばカラム側）に用意された冗長線本線を超えた時
点で、そのカラム又はロー線を救済線として確定
できる。この確定は、テスト終了後はもちろん、
テスト実行途中においても第４図ｃのようにの
フエイルが発生した時点で即時に行なうことが可
能であるため、それ以後、そのライン上に発生し
たフエイルデータは救済線判定の解析処理対象か
ら外せることとなる。

ところで、実際の被試験メモリのセルアレイの
サイズは、64×64（4Kビツト）、128×128（16Kビ
ツト）、256×256（64Kビツト）といつたように大
きく、フエイルの発生するアドレスもその中で
種々の分布形態を示すこととなる。第５図はこの
ようなフエイル情報に対し、上記したような基本
的な考え方をもとにして、被試験メモリ内に発生
したフエイルセル間の相対的位置関係を保ちなが
ら解析処理には不要となる良品セル情報を除去
し、真に救済判定の解析対象として必要なフエイ
ルセル情報をマトリクスの形で残すデータ圧縮法
を示したもので、本発明の重要なポイントとなる
ものである。

次に、この圧縮の具体的方法を説明する。256
×256のマトリクスで表わされる第５図ａの被試
験メモリセルアレイ（64Kビツト）１６の例にお
いて、テストを実行しながらからまでフエイ
ルが発生する都度、その発生順に、その絶対アド
レスとは異なるがその対応づけが明確なx₁，x₂，
…，y₁，y₂…といつた圧縮データマトリクス１７
用のアドレスを割当てる。その結果圧縮データマ
トリクス１７は、第５図ｂのようにフエイルデー
タの発生順に登録されたアドレスに配置し直され
た形でそのデータを持つことになるが、救済線を
判定するために必要となるフエイル間の相対関係
情報は失なわれずに４×４の小さいマトリクスに
圧縮され、解析処理が極めて容易になることが分
る。

第６図は、このようにして得られる圧縮データ
マトリクスサイズが冗長線の数に依存することを
示すフエイルパターンの１例である。冗長線とし
てNx＝２本、Ny＝２本を持つ被試験メモリのテ
スト途中又は終了時において、上記した救済確定
が発生しない範囲でフエイルデータを最大限取り
得る圧縮マトリクスのサイズは最大６×６とな
る。

この例では、マトリクスデータを解析すること
により、救済線として第６図中〇印を付したx₁，
x₂，y₅，y₆を選べば良いことが分る。これは、フ
エイルが２コづつ並んだラインが冗長線数だけｘ
側およびｙ側に各々存在できるということから得
られるものである。

このようにして得られるマトリクスサイズは、 ｘ側サイズの最大値：（Nx・Ny）＋Nx ｙ側サイズの最大値：（Nx・Ny）＋Ny のように冗長線数で表現される。

たとえば、Nx＝１、Ny＝１であれば２×２の
マトリクス、Nx＝３、Ny＝３であれば12×12の
マトリクスを用意すれば良いことが分る。

一方、このようにフエイルの発生順に登録され
たマトリクスの外に位置するような新たなフエイ
ルに対しては、救済不可能かもしくは救済線とし
て確定されるかのどちらかとなり、いづれにして
もテスト終了後の解析対象のデータとはなり得な
い。たとえば、第６図は救済不可能であり、
はx₂をもつて救済線と確定されることを示してい
る。

以上、本発明の要点である(1)，(2)について詳細
に述べた。これらをまとめると、第６図のように
冗長線数に応じたマトリクスと、新しいフエイル
データがこのマトリクスの内側か外側の判定と、
もし外側なら救済線確定か救済不可能かの判定を
行なう機能を持つことにより、テスト終了後に真
に解析が必要となるデータだけをこのマトリクス
内に残せることとなるということである。

〔発明の実施例〕

以下、本発明の一実施例を第７図により説明す
る。本実施例は、第１図、第２図に示した従来の
フエイルメモリ５を本発明を用いて構成したもの
で、第６図に示した冗長線がＸ方向、Ｙ方向各々
Nx＝２本、Ny＝２本の場合について示したもの
である。以下、まずこの構成を説明する。

構成は大きく３つに分けることができる。

(1) 被試験メモリのフエイル絶対Ｘアドレス３
６、絶対Ｙアドレス３７を圧縮データマトリク
ス１７のｘアドレス４４，４６とｙアドレス４
５，４７，４８に変換するまでの系であつて、
次の要素を含む。フエイルアドレスＸ，Ｙをそ
れぞれ登録するＸフエイルラインレジスタ
XFLR２０、ＹフエイルラインレジスタYFLR
２１、新しく発生したフエイルアドレスの数を
計数し、圧縮データマトリクス１７のｘ，ｙの
アドレス数が６×６以内か否かの出力４４，４
５を出力すると同時にフエイルの絶対Ｘ，Ｙア
ドレス３６，３７をその発生順に番号付けをし
て圧縮データマトリクス１７のアドレスデータ
として置換えるカウンタ２２，２３、カウンタ
２２，２３で置換えられたｘアドレス４４、ｙ
アドレス４５を絶対Ｘアドレス３６、絶対Ｙア
ドレス３７に対応させて記憶するＸアドレスレ
ジスタXAR３３、ＹアドレスレジスタYAR３
４、及び圧縮データマトリクス１７のデータ入
力（４８）としてｙアドレス４７を変換するデ
コーダ３５。

(2) 本発明の概要の説明で述べた第６図の圧縮デ
ータマトリクス１７。

(3) 新たなフエイルアドレスが圧縮データマトリ
クスサイズ６×６の外側にあることを検出する
比較器２８，２９、救済線確定を検出するＸラ
インフエイルカウンタXLFC２４及びＹライン
フエイルカウンタYLFC２５、マトリクスサイ
ズの外側にあつて救済線確定がない場合、その
被試験メモリを〓NG″として判定するゲート
３０，３１，３２、および異なるテストパター
ンなどにより同一アドレスでフエイルが発生し
たとき２重にＸラインフエイルカウンタXLFC
２４、ＹラインフエイルカウンタYLFC２５で
フエイル数をカウントすることを防止するため
のゲート２６，２７。

以上の３つについて各々以下に詳しく動作を説
明する。

(1) フエイルのＸ側アドレスを登録するフエイル
ラインレジスタXFLR２０は、第８図に示すよ
うなラインメモリ（被試験メモリのＸ側アドレ
ス長を奥行きに持つ１ビツト幅のRAM）であ
り、マルチプレクサMUX１８の出力（Ｘアド
レス）４０を入力として、そのアドレスにデー
タ〓１″を書込む。（もちろん、初期状態とし
てはフエイルラインレジスタXFLR２０を含め
て全てのメモリやレジスタは〓０″にクリヤさ
れているものとする。）そして、もし、入力さ
れたアドレスがすでに書込まれていない（一度
もアクセスされたことのない）アドレスであれ
ば、フエイルラインレジスタXFLR２０の出力
は〓０″となるため、次段のカウンタ２２を１
つ進める。すなわち、フエイルデータが取込ま
れるたびに、ENBが〓０″であればカウント
（＋１）する。一方、もし、既に〓１″が書込
まれているアドレス（以前に少なくとも一度ア
クセスされたことがある）であれば、フエイル
ラインレジスタXFLR２０の出力４２は〓１″
となり、カウンタ２２は動作しない。

このようにして、フエイル発生順に、異なる
６種類のフエイルアドレスが１から６まで（も
しくは０から５まで）、絶対Ｘアドレス４０に
対応してＸアドレスレジスタXAR３２に登録
される。したがつて、Ｘアドレスのどこが登録
されたかは、Ｘアドレス４０をサーチすること
により、ＸアドレスレジスタXAR３３の出力
４６を見ることにより得られる。

一方Ｙ側についても全く同様であるが、Ｙ側
において変換・登録された圧縮データマトリク
ス１７のｙアドレスは、圧縮データマトリクス
１７のデータ入力Din４８として用いるためデ
コーダ３５に入力される。

(2) 次に圧縮データマトリクス１７の構成を第１
０図に示す。ｘ，ｙでアクセスされる６×６の
マトリクスを構成するため、本実施例では６入
力で奥行が６のRAM構成としている。そし
て、アドレス入力としてｘ側データ（ｘアドレ
ス４６）を、データ入力としてｙ側データ（デ
コーダ出力４８）を用いている。ｘアドレス４
６としては、RAM内部にアドレスデコーダを
持つているため、最大６までの２進データを表
わすため３ビツトのカウンタ２２で得られたデ
ータをそのまま入力している。したがつて、デ
ータ解析のためにこのマトリクスを読み出すと
きは、CPUからマルチプレクサMUX１８を通
じ、上記したように予め調べておいたｘアドレ
ス４４，４６に対応するＸアドレス３８を入力
し、第１０図に示したD_OUTから圧縮データマト
リクス出力４９を出力することとなる。このと
きCPUは、６ビツトの並列データを６回読み
出すだけで読み出しを完了することとなる。も
ちろん、圧縮データマトリクス１７のアドレス
とDinを各々ｙアドレスとｘアドレスに入れ換
え、Ｙアドレス３９をマルチプレクサMUX１
９に入力して読み出すようにすることも可能で
ある。

(3) 前で述べたようにNx＝２、Ny＝２の冗長線
数を持つた被試験メモリにおいては、３個以上
同一ライン上にフエイルが並んだ時、それが圧
縮マトリクスの内外にかかわらず救済線として
確定される。そのため、Ｘ側、Ｙ側共にこのラ
イン上のフエイルを計数するＸラインフエイル
カウンタXLFC２４及びＹラインフエイルカウ
ンタYLFC２５を設けている。第９図はこの構
成をＸラインフエイルカウンタXLFC２４につ
いて示したものである。これはカウンタという
より、むしろフエイルラインレジスタXFLR２
０、YFLR２１と同一構成のRAM５９，６０
を用いた２段のシフトレジスタであり、前述し
た２重カウント防止ゲート２６，２７の出力
を、このRAM５９，６０のイネーブル信号５
０，５１としてチツプセレクトCSに与え、フ
エイルラインレジスタXFLR２０、YFLR２１
に同一アドレスが登録される度に、RAM５９
→RAM６０と〓１″をシフトする。

したがつて、フエイルラインレジスタXFLR２
０を初段として考えたとき、RAM５９は２段
目、RAM６０は３段目として見なすことがで
き、同一ライン上に３個並ぶということは３段目
のRAM６０の出力がそのアドレスの時に〓１″
となることを意味し、これはそのまま第９図に示
すようにＸ救済確定フラグ５２として得られるこ
とが分る。

実際の解析においては、マルチプレクサMUX
１８を通じてCPUからＸアドレス３８を入力し、
ｘアドレスとの対応を見ることと同時に、この
RAM６０の出力からテスト中に救済確定したラ
インを全て得ることが可能であり、このライン数
が冗長線として用意されたライン数以上あつた場
合、解析を要さず、即、救済不可能と判定するこ
とができるものである。

次に、第７図における比較器２８，２９は、登
録されたｘアドレス４４およびｙアドレス４５の
数が各々６を超えたとき出力５４，５５を出す。
そして、第６図の例で分るように、もし、ｙ側
でマトリクス１７を超えたときには、x₂が救済線
として確定されるように、ｘ側の救済確定フラグ
をチエツクすることが必要となる。そのため、ｙ
側の比較器出力５５はｘ救済確定フラグ５２で禁
止が与えられており、もし、このフラグ５２が立
つていない場合には、そのままこの被試験メモリ
は救済不可能であり、ゲートを介して被試験メモ
リNGフラグ５８が出力される。第６図の例は
この〓NG″として出力されるパターンを示して
いる。つまり、ｙ側としてはy₃上にを含めて２
個しかフエイルが存在しないため救済確定されな
いためである。

以上、本実施例によれば、テスト終了と同時に
被試験メモリサイズには関係なく、冗長線数で決
まるわずか６×６のマトリクス内に救済判定のた
めの解析データが圧縮され、データの読み出し、
解析時間の大幅な短縮が図られ、又、テスト途中
においても、救済が不可能なものについての判定
が可能であり、更には、フエイルの発生パターン
によつては解析を要せず救済線が確定されること
から、これも解析時間を短縮する効果をもつてい
るものである。しかも、本実施例から分るよう
に、従来の被試験メモリと同容量のメモリをフエ
イルメモリとして用いるものに比べ、極めて小容
量の圧縮データマトリクス１７と、フエイルライ
ンレジスタXFLR２０、YFLR２１、フエイルカ
ウンタXLFC２４、YLFC２５、アドレスレジス
タXAR３３、YAR３４のような１ビツト幅のメ
モリから構成されるため、ハードウエア規模とし
ても極めて小規模に実現できるという効果があ
る。冗長線数の違いによる種々のマトリクスサイ
ズは本実施例と同様、容易に実現可能である。

なお、以下に述べるわずかなハードウエアやメ
モリを付け加えることにより、更に解析処理時間
の短縮、解析能力の向上が図られるものである。

(a) 救済確定線数カウンタ Ｘ・ＹラインフエイルカウンタXLFC２４、
YLFC２５の出力段にこれを設けることにより、
救済確定線数が冗長線数を超えたとき、即、救済
不可能と判定できる。

(b) 救済確定ラインメモリ これは、Ｘ・ＹラインフエイルカウンタXLFC
２４、YLFC２５により救済線と確定されたアド
レスライン上の、それ以後のフエイルデータも解
析対象データとして記憶するためのメモリであ
り、救済確定フラグ５２，５３の出力をそのメモ
リのチツプセレクト入力として用いることにより
容易に構成が可能である。

このメモリを設けることにより、救済できた被
試験メモリ内のフエイルデータは全て残されるた
め、より高度のフエイル解析や、より多くの条件
を盛込んだ救済判定が可能となる。

第１１図乃至第１４図に、この救済確定ライン
メモリの配置や構成法について、第６図の圧縮デ
ータマトリクスサイズ（６×６）を例にして具体
的に示した。

第１１図は、被試験メモリのＸ側実アドレス長
Lxを持つｙ側確定線用の２本の救済確定ライン
メモリ６３，６４及び被試験メモリのＹ側実アド
レス長Lyを持つｘ側確定線用の２本の救済確定
ラインメモリ６５，６６を設けたものである。

第１２図は、専用の救済確定ラインメモリとし
てはｙ側にだけ２本のラインメモリ６３，６４を
設け、ｘ側は圧縮データマトリクスに用いるメモ
リを図に示すように幅６ビツトの被試験メモリの
Ｙ側実アドレス長Lyを持つ細長いメモリ１７′と
して、救済確定メモリと兼用させたものである。

第１３図は、第１２図のｘ側とｙ側を入れ換え
た構成であり、ラインメモリ６５，６６とメモリ
１７″とを備えている。

第１４図はｘ側、ｙ側とも圧縮データマトリク
スと兼用させた構成である。

以上のように、救済確定ラインメモリの構成と
しては種々のものが考えられるが、圧縮データマ
トリクスと兼用させた側については圧縮がハード
ウエアで行なわれないため、テスト終了後にソフ
トウエアで行なう解析処理量がわずかに増える
が、その反面、ハードウエア規模が第１１図に比
べ小さくなるという特長を持つており、処理時間
との関係から構成を選択することができるもので
ある。

以上、本実施例およびこれに付加することによ
り、より大きい効果や高い機能が得られるものに
ついて説明したが、被試験メモリが１ビツトのデ
ータラインを持つものばかりでなく、マルチデー
タと呼ばれるデータ入出力（たとえば、４ビツト
や８ビツト）を持つものに対して冗長線による救
済判定が必要となつた場合でも、本発明による解
析方法に基づく装置を複数組並列に設けることで
対処でき、更には、このようにデータビツトの異
なる被試験メモリに対して共通に機能できるよう
構成することは、第７図のカウンタ２２，２３を
中心に若干の変更を加えることにより容易に実現
できるものである。

又、第７図のＸ，Ｙラインフエイルカウンタ
XLFC２４、YLFC２５は、一般的なシフトレジ
スタやカウンタで置換えても実現が可能である。

一方、不良救済方法として、Ｘ側、Ｙ側の両方
に冗長線を持たず、片側だけで行なう被試験メモ
リに対しては、単に不良アドレスが登録される第
７図のフエイルラインレジスタXFLR２０又は
YFLR２１の出力だけを用いることにより可能で
あり、本発明ではこの両方式について効果を発揮
できるものである。

〔発明の効果〕

本発明によれば、冗長線不良救済方式の被試験
メモリをテストしながら、その結果に対し真に救
済判定の解析が必要となるフエイルデータだけを
残した小容量のデータマトリクスに圧縮できるた
め、解析時間の大幅短縮化とハードウエアの小規
模化が実現できる効果がある。

いま、仮に第６図で示したように冗長線数が
Nx＝２、Ny＝２の64K×１ビツトのメモリをテ
ストし、従来の同容量のメモリを有するフエイル
メモリを使つた場合と比較する。従来のフエイル
メモリに対しては16ビツト幅でデータを読出すも
のとし、この読出し時間がほぼ解析時間に比例す
ると見なせば、第７図の本発明の実施例では６ビ
ツト幅で圧縮データマトリクス（６×６）を読み
出すため、（64K／16）／（36／６）≒667とな
り、約670分の１の処理時間に短縮されることが
分る。

【図面の簡単な説明】

第１図は一般的な半導体メモリテスタのブロツ
ク図、第２図は被試験メモリを多数個同時にテス
トする場合の一般的なテスタのブロツク図、第３
図は冗長線により不良ビツトを救済する説明図、
第４図は救済線確定の原理図、第５図は被試験メ
モリのフエイルデータ圧縮方法の説明図であり、
同図ａは被試験メモリセルアレイ、同図ｂは圧縮
データマトリクスである。第６図は圧縮データマ
トリクスを使つた救済線判定の解析方法を示す
図、第７図は本発明の一実施例構成図、第８図は
本実施例のフエイルラインレジスタの構成図、第
９図は同じくラインフエイルカウンタの構成図、
第１０図は圧縮データマトリクスの構成図、第１
１図乃至第１４図は救済確定ラインメモリを備え
た圧縮データマトリクスの構成例を示す図であ
る。 １６……被試験メモリセルアレイ、１７……圧
縮データマトリクス、１８，１９……マルチプレ
クサMUX、２０，２１……フエイルラインレジ
スタXFLR，YFLR、２２，２３……カウンタ、
２４，２５……ラインフエイルカウンタXLFC，
YLFC、２６，２７……ゲート、２８，２９……
比較器、３０，３１，３２……ゲート、３３，３
４……アドレスレジスタXAR，YAR、３５……
デコーダ、３６……絶対Ｘアドレス、３７……絶
対Ｙアドレス、３８……Ｘアドレス（CPUデー
タ）、３９……Ｙアドレス（CPUデータ）、４０
……Ｘアドレス、４１……Ｙアドレス、４２……
XFLR登録出力、４３……YFLR登録出力、４
４，４６……ｘアドレス、４５，４７……ｙアド
レス、４８……デコーダ出力、４９……圧縮デー
タマトリクス出力、５０……イネーブル信号、５
１……イネーブル信号、５２，５３……Ｘ，Ｙ救
済確定フラグ（CPUへのデータ）、５４，５５…
…（圧縮データマトリクス外フラグ）出力、５
６，５７……ｘ，yNG確定フラグ、５８……被
試験メモリNGフラグ、５９，６０……ラインフ
エイルカウンタ用RAM、６１……ラツチ、６２
……１データ。

Claims (1)

1. 【特許請求の範囲】 １ Ｘ方向、Ｙ方向それぞれに冗長線を有するこ
   とにより不良ビツトを救済できる半導体メモリの
   救済解析をする半導体メモリ不良ビツト救済解析
   装置において、該冗長線を有する半導体メモリに
   おけるフエイルのＸ方向並びにＹ方向のアドレス
   を入力する手段と、Ｘ方向の特定のアドレスにあ
   るフエイルの数がＹ方向の冗長線の数を越えたと
   きに該Ｘ方向の特定のアドレスを該冗長線で救済
   すべきであると確定するとともにＹ方向の特定の
   アドレスにあるフエイルの数がＸ方向の冗長線の
   数を越えたときに該Ｙ方向の特定のアドレスを該
   冗長線で救済すべきであると確定する手段と、救
   済すべきであると確定したフエイル以外のフエイ
   ルについて互いに相対位置関係を保ち、かつ良ビ
   ツトの情報を除去したフエイルの分布を記憶する
   圧縮データマトリツクスと、該圧縮データマトリ
   ツクスに記憶してあるフエイルデータに対して救
   済の判定処理を行う手段とを有することを特徴と
   する半導体メモリ不良ビツト救済解析装置。 ２ 該圧縮データマトリツクスのＸ方向のサイズ
   ｘ及びＹ方向のサイズｙは、Ｘ方向の冗長線の数
   をNx、Ｙ方向の冗長線の数をNyとしたとき、そ
   れぞれ ｘ＝（Nx・Ny）＋Nx ｙ＝（Nx・Ny）＋Ny であることを特徴とする特許請求の範囲第１項記
   載の半導体メモリ不良ビツト救済解析装置。