JPH0241119B2 - - Google Patents
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- JPH0241119B2 JPH0241119B2 JP58080898A JP8089883A JPH0241119B2 JP H0241119 B2 JPH0241119 B2 JP H0241119B2 JP 58080898 A JP58080898 A JP 58080898A JP 8089883 A JP8089883 A JP 8089883A JP H0241119 B2 JPH0241119 B2 JP H0241119B2
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリテスタに係わるものであり、特
に不良ビツト救済のため、冗長ワード又はビツト
線を内蔵したメモリのテストにおいて、救済線の
判定に必要なフエイルデータ解析を行なうに好適
なメモリ不良ビツト救済解析方法に関する。
に不良ビツト救済のため、冗長ワード又はビツト
線を内蔵したメモリのテストにおいて、救済線の
判定に必要なフエイルデータ解析を行なうに好適
なメモリ不良ビツト救済解析方法に関する。
従来、一般的な半導体メモリテスタは、第１図
や第２図に示す例のように、タイミング発生器２
のタイミング信号出力６により制御されるパター
ン発生器１と、被試験メモリ３の読出し出力１１
と期待値データ１０とを比較し、被試験メモリ３
の良否判定結果を出力する比較器４、およびその
比較器４からの比較結果１２がフエイルのとき、
被試験メモリ３に与えているアドレスと同一か、
又は、対応するように構成されたフエイルメモリ
のアドレスにフエイル情報を書込み、テスト終了
後にこの内容を読出し、フエイルデータ内容の解
析を行なうフエイルメモリ５により構成される。
や第２図に示す例のように、タイミング発生器２
のタイミング信号出力６により制御されるパター
ン発生器１と、被試験メモリ３の読出し出力１１
と期待値データ１０とを比較し、被試験メモリ３
の良否判定結果を出力する比較器４、およびその
比較器４からの比較結果１２がフエイルのとき、
被試験メモリ３に与えているアドレスと同一か、
又は、対応するように構成されたフエイルメモリ
のアドレスにフエイル情報を書込み、テスト終了
後にこの内容を読出し、フエイルデータ内容の解
析を行なうフエイルメモリ５により構成される。
パターン発生器１は、被試験メモリ３へアドレ
ス８と書込みデータとしてのテストパターン９を
与え、同時に、比較器４へ期待値データ１０とタ
イミング発生器２へ制御信号７を出力する。
ス８と書込みデータとしてのテストパターン９を
与え、同時に、比較器４へ期待値データ１０とタ
イミング発生器２へ制御信号７を出力する。
フエイルメモリ５は、通被試験メモリ３と同一
か又はそれ以上の容量を有する書込み・読出し可
能なメモリで構成され、パターン発生器１から被
試験メモリ３に与えているアドレスと同一のアド
レス８が与えられる。
か又はそれ以上の容量を有する書込み・読出し可
能なメモリで構成され、パターン発生器１から被
試験メモリ３に与えているアドレスと同一のアド
レス８が与えられる。
一方、メモリの大容量化に伴なつて低下する歩
留りを改善するための製造プロセスの改良などが
行なわれているが、メモリデバイスそのものの工
夫により歩留りを上げようとする方法も行なわれ
ている。すなわち、メモリ内に多少の不良ビツト
が存在しても、内蔵した冗長ビツト線やワード線
で、これをライン単位で置換えて救済する方法が
採用され始めている。第３図は、被試験メモリア
レイ１６のフエイル分布図であつて、テスト結果
としてからまでフエイルが発生したメモリ
を、冗長救済線として用意されたカラム側（ｘ）
２本、ロー側（ｙ）２本で置換えて救済する例を
示したものである。被試験メモリアレイ１６の中
の×印で示したからまでの順序で発生したフ
エイルセルに対し、この例ではカラム側、ロー側
各々２本づつの冗長線で救済が可能であるが、フ
エイル発生の分布状態やフエイルセル数によつて
は救済できないこともある。
留りを改善するための製造プロセスの改良などが
行なわれているが、メモリデバイスそのものの工
夫により歩留りを上げようとする方法も行なわれ
ている。すなわち、メモリ内に多少の不良ビツト
が存在しても、内蔵した冗長ビツト線やワード線
で、これをライン単位で置換えて救済する方法が
採用され始めている。第３図は、被試験メモリア
レイ１６のフエイル分布図であつて、テスト結果
としてからまでフエイルが発生したメモリ
を、冗長救済線として用意されたカラム側（ｘ）
２本、ロー側（ｙ）２本で置換えて救済する例を
示したものである。被試験メモリアレイ１６の中
の×印で示したからまでの順序で発生したフ
エイルセルに対し、この例ではカラム側、ロー側
各々２本づつの冗長線で救済が可能であるが、フ
エイル発生の分布状態やフエイルセル数によつて
は救済できないこともある。
このように、フエイルデータの分布や数から救
済が可能か否かの判定や、救済線を決定するデー
タ解析処理は、従来テスト終了後に第１図や第２
図に示したフエイルメモリ５内のデータをバスラ
イン１４を介してCPU１３が読出して行なつて
いる。しかし、救済処理は単なるテスト結果のデ
ータ収集ではなく、この処理によつて１つのメモ
リが完成される製造プロセスの一環として考えら
れるべきもので、短時間の処理が要求されること
となる。したがつて、大容量化されたフエイルメ
モリデータを、そのままCPU１３の処理対象と
して扱う方法では、余りにもデータ量が多過ぎ、
加えて、フエイル分布をフエイルメモリ５上の２
次元パターンとして見たときCPU１３にとつて
最も苦手な処理内容となり、処理時間の短縮化が
非常に困難となることが分る。
済が可能か否かの判定や、救済線を決定するデー
タ解析処理は、従来テスト終了後に第１図や第２
図に示したフエイルメモリ５内のデータをバスラ
イン１４を介してCPU１３が読出して行なつて
いる。しかし、救済処理は単なるテスト結果のデ
ータ収集ではなく、この処理によつて１つのメモ
リが完成される製造プロセスの一環として考えら
れるべきもので、短時間の処理が要求されること
となる。したがつて、大容量化されたフエイルメ
モリデータを、そのままCPU１３の処理対象と
して扱う方法では、余りにもデータ量が多過ぎ、
加えて、フエイル分布をフエイルメモリ５上の２
次元パターンとして見たときCPU１３にとつて
最も苦手な処理内容となり、処理時間の短縮化が
非常に困難となることが分る。
本発明の目的は、従来技術の欠点を無くし、内
蔵された冗長線を使つて不良ビツトを救済するこ
とが可能なメモリをテストするメモリテスタにお
いて、救済のためのデータ解析を短時間に行なえ
るよう真に解析に必要となるデータだけを残すメ
モリ不良ビツト救済解析方法を提供するにある。
蔵された冗長線を使つて不良ビツトを救済するこ
とが可能なメモリをテストするメモリテスタにお
いて、救済のためのデータ解析を短時間に行なえ
るよう真に解析に必要となるデータだけを残すメ
モリ不良ビツト救済解析方法を提供するにある。
本発明の要点は、フエイルメモリ内のテスト結
果の全データを対象にするのではなく、その中か
ら真にコンピユータ解析により救済線判定をしな
ければならない２次元フエイル分布の構成データ
だけを圧縮データマトリクスとして残し、この被
試験メモリセルマトリクスに比較して極めて小容
量のフエイルマトリクスに対してコンピユータ処
理を施すことにより、救済線判定を短時間にでき
るようにした点にある。
果の全データを対象にするのではなく、その中か
ら真にコンピユータ解析により救済線判定をしな
ければならない２次元フエイル分布の構成データ
だけを圧縮データマトリクスとして残し、この被
試験メモリセルマトリクスに比較して極めて小容
量のフエイルマトリクスに対してコンピユータ処
理を施すことにより、救済線判定を短時間にでき
るようにした点にある。
このようなデータ圧縮を行なうため、本発明で
は以下の２つの基本的な考え方を導入している。
は以下の２つの基本的な考え方を導入している。
(1) 冗長線数以上にフエイルが並んだラインは救
済線として確定される。したがつて、救済確定
線本数が冗長線数を超えたとき、無条件に救済
不可能と判定され、冗長線数と等しいか又はそ
れ以下のときには救済の可能性がある。
済線として確定される。したがつて、救済確定
線本数が冗長線数を超えたとき、無条件に救済
不可能と判定され、冗長線数と等しいか又はそ
れ以下のときには救済の可能性がある。
(2) 救済確定線を除いた、救済線判定のためのコ
ンピユータ解析対象フエイルデータによつて構
成されたデータ圧縮マトリクスのサイズが未使
用（割当てられていない）の冗長線本数によつ
て規定されるサイズ〔ｘ側サイズ：（Nx×Ny）
＋Nx、ｙ側サイズ：（Nx×Ny）＋Ny／但し
Nx、Nyはｘ、ｙ側の未使用冗長線本数〕より
大きければ、無条件に救済不可能と判定され、
そのサイズと等しいか又はそれ以下であれば救
済の可能性があり、コンピユータ解析の対象に
なり得る。
ンピユータ解析対象フエイルデータによつて構
成されたデータ圧縮マトリクスのサイズが未使
用（割当てられていない）の冗長線本数によつ
て規定されるサイズ〔ｘ側サイズ：（Nx×Ny）
＋Nx、ｙ側サイズ：（Nx×Ny）＋Ny／但し
Nx、Nyはｘ、ｙ側の未使用冗長線本数〕より
大きければ、無条件に救済不可能と判定され、
そのサイズと等しいか又はそれ以下であれば救
済の可能性があり、コンピユータ解析の対象に
なり得る。
以上(1)、(2)の基本的な概念を以下に詳述する。
実際の被試験メモリのセルアレイサイズは、64
×64（4Kビツト）、128×128（16Kビツト）、256×
256（64Kビツト）といつたように大きく、フエイ
ルの発生するアドレスもその中で種々の分布形態
を示すこととなる。
×64（4Kビツト）、128×128（16Kビツト）、256×
256（64Kビツト）といつたように大きく、フエイ
ルの発生するアドレスもその中で種々の分布形態
を示すこととなる。
第４図はこのようなフエイル情報（被試験メモ
リフエイルマツプ１７の×印以外の空白部は全て
正常ビツトで占められているものとする）に対
し、上記したような基本的な考え方をもとにし
て、被試験メモリ内に発生したフエイルセル間の
相対的位置関係を保ちながら、解析処理には不要
となる良品セル情報と、冗長線本数以上にフエイ
ルが並んだ救済確定ライン（第４図のｙ側に用意
されている冗長線本数Nyは２本のため、ｘ側ア
ドレスx4のラインのフエイル３個を救済するには
x4のラインを救済線としなければならない）を除
去し、真に救済判定の解析対象として必要なフエ
イルセル情報をマトリクスの形で残すデータ圧縮
方式の処理手順例を示したもので、本発明の重要
な点である。
リフエイルマツプ１７の×印以外の空白部は全て
正常ビツトで占められているものとする）に対
し、上記したような基本的な考え方をもとにし
て、被試験メモリ内に発生したフエイルセル間の
相対的位置関係を保ちながら、解析処理には不要
となる良品セル情報と、冗長線本数以上にフエイ
ルが並んだ救済確定ライン（第４図のｙ側に用意
されている冗長線本数Nyは２本のため、ｘ側ア
ドレスx4のラインのフエイル３個を救済するには
x4のラインを救済線としなければならない）を除
去し、真に救済判定の解析対象として必要なフエ
イルセル情報をマトリクスの形で残すデータ圧縮
方式の処理手順例を示したもので、本発明の重要
な点である。
次に、この圧縮の具体的方法を説明する。
XLFC、YLFCは各々、ｘ側、ｙ側のライン上の
フエイル数をカウントするラインフエイルカウン
タである。このカウンタ値の中から、冗長線数
Nx＝２本、Ny＝２本を超えるラインとしてx4が
救済確定線として決定される。次に、このx4のラ
イン上のフエイルが全て救済されたものとして得
られるフエイル数をXLFC′、YLFC′として求め
る。
XLFC、YLFCは各々、ｘ側、ｙ側のライン上の
フエイル数をカウントするラインフエイルカウン
タである。このカウンタ値の中から、冗長線数
Nx＝２本、Ny＝２本を超えるラインとしてx4が
救済確定線として決定される。次に、このx4のラ
イン上のフエイルが全て救済されたものとして得
られるフエイル数をXLFC′、YLFC′として求め
る。
結局、XLFC′、YLFC′の中で１以上のライン
に存在するフエイルの分布だけを抜出したものが
圧縮データマトリクス１８として得られる。コン
ピユータではこの圧縮データマトリクスに対し
Nx＝１本、Ny＝２本で救済線を決定することと
なり、この第４図の例ではx1、y3、y5と既に決定
したx4が救済線として決定されることとなり、わ
ずか３×３のマトリクス１８に対し解析処理を施
せば良いことが分る。
に存在するフエイルの分布だけを抜出したものが
圧縮データマトリクス１８として得られる。コン
ピユータではこの圧縮データマトリクスに対し
Nx＝１本、Ny＝２本で救済線を決定することと
なり、この第４図の例ではx1、y3、y5と既に決定
したx4が救済線として決定されることとなり、わ
ずか３×３のマトリクス１８に対し解析処理を施
せば良いことが分る。
第５図はこのようにして得られる圧縮データマ
トリクス１９のサイズが冗長線数に依存すること
を示すフエイルパターンの１例である。冗長線と
してNx＝２本、Ny＝２本を持つ被試験メモリの
テスト終了時において、上記した救済確定が発生
しない範囲でフエイルデータを最大限取り得る圧
縮マトリクスのサイズは最大６×６となる。この
例では救済線としてx1、x2、y5、y6を選べば良い
ことが分る。これは、フエイルが２ケづつ並んだ
ラインが冗長線数だけｘ側およびｙ側に各々存在
できるということから得られるものである。
トリクス１９のサイズが冗長線数に依存すること
を示すフエイルパターンの１例である。冗長線と
してNx＝２本、Ny＝２本を持つ被試験メモリの
テスト終了時において、上記した救済確定が発生
しない範囲でフエイルデータを最大限取り得る圧
縮マトリクスのサイズは最大６×６となる。この
例では救済線としてx1、x2、y5、y6を選べば良い
ことが分る。これは、フエイルが２ケづつ並んだ
ラインが冗長線数だけｘ側およびｙ側に各々存在
できるということから得られるものである。
このようにして得られるマトリクスサイズは前
述したように、 ｘ側サイズの最大値：（Nx×Ny）＋Nx ｙ側サイズの最大値：（Nx×Ny）＋Ny のように冗長線数で表現される。例えば、第４図
の例では、救済確定線としてｘ側が１本使用され
たため、救済可能性を持つマトリクスサイズはｘ
側：（１×２）＋１＝３、ｙ側：（１×２）＋２＝４
となる。いま、ここで得られているマトリクスは
３×３であり救済の可能性のあることが分る。
述したように、 ｘ側サイズの最大値：（Nx×Ny）＋Nx ｙ側サイズの最大値：（Nx×Ny）＋Ny のように冗長線数で表現される。例えば、第４図
の例では、救済確定線としてｘ側が１本使用され
たため、救済可能性を持つマトリクスサイズはｘ
側：（１×２）＋１＝３、ｙ側：（１×２）＋２＝４
となる。いま、ここで得られているマトリクスは
３×３であり救済の可能性のあることが分る。
一方、このように規定されたマトリクスサイズ
より大きなサイズを構成するフエイルに対して
は、救済不可能か、もしくは救済線確定されるか
のいずれかになり、どちらについても解析対象の
データとはなり得ない。たとえば、第５図Ａは救
済不可能であり、ＢはX2をもつて救済線と確定
されることを示している。
より大きなサイズを構成するフエイルに対して
は、救済不可能か、もしくは救済線確定されるか
のいずれかになり、どちらについても解析対象の
データとはなり得ない。たとえば、第５図Ａは救
済不可能であり、ＢはX2をもつて救済線と確定
されることを示している。
第６図は、第４図のデータ圧縮と、データ圧縮
マトリクスから救済線判定を行なうために必要と
なるハードウエア構成を表わしたものである。し
たがつて、被試験メモリからフエイルメモリへの
フエイルデータ入力経路や、テスト実行に必要な
ハードウエアは全て省いた、いわばデータ圧縮部
としての構成である。
マトリクスから救済線判定を行なうために必要と
なるハードウエア構成を表わしたものである。し
たがつて、被試験メモリからフエイルメモリへの
フエイルデータ入力経路や、テスト実行に必要な
ハードウエアは全て省いた、いわばデータ圧縮部
としての構成である。
フエイルメモリ２０のデータは、CPU２１又
はアドレス発生器２２からアドレスバス２３を介
して与えられるアドレスに対応して出力され、ラ
インフエイルカウンタXLFC２４、YLFC２５に
与えられる。ラインフエイルカウンタXLFC２
４、YLFC２５では、フエイルメモリ２０のＸ、
Ｙの各アドレスライン上のアドレス数を計数しラ
インごとの総数を記憶する。もちろん、この計数
はテスト実行時にフエイルメモリ２０へのフエイ
ルデータ書込みと同時に行なわれていてもかまわ
ない。
はアドレス発生器２２からアドレスバス２３を介
して与えられるアドレスに対応して出力され、ラ
インフエイルカウンタXLFC２４、YLFC２５に
与えられる。ラインフエイルカウンタXLFC２
４、YLFC２５では、フエイルメモリ２０のＸ、
Ｙの各アドレスライン上のアドレス数を計数しラ
インごとの総数を記憶する。もちろん、この計数
はテスト実行時にフエイルメモリ２０へのフエイ
ルデータ書込みと同時に行なわれていてもかまわ
ない。
その後、再度、アドレスをスキヤンして
XLFC、YLFCデータを読出し、各々比較器２
６，２７により冗長線数Ny，Nxとの大小比較を
行ない、XLFC＞Ny、YLFC＞Nxとなる比較器
出力（アドレス）２６ａ，２７ａを救済確定線
（アドレス）としてCPU２１に登録するととも
に、ラインフエイルカウンタXLFC２４及び又は
YLFC２５の当該救済確定アドレスに対し、第４
図XLFC′に示すように“ゼロ”を書込む。そし
てラインフエイルカウンタXLFC又はYLFCのど
ちらかを救済確定アドレスに固定（第４図の場
合、x4）し、その残りのアドレスをスキヤンし、
“ゼロ”以外のデータに対し“１”を引いて行く。
この作業は前述した、救済確定アドレスライン上
のフエイルが全て正常セルに置換えられたものと
したとき、新たに得られるフエイル分布のデータ
を求めたこととなる。
XLFC、YLFCデータを読出し、各々比較器２
６，２７により冗長線数Ny，Nxとの大小比較を
行ない、XLFC＞Ny、YLFC＞Nxとなる比較器
出力（アドレス）２６ａ，２７ａを救済確定線
（アドレス）としてCPU２１に登録するととも
に、ラインフエイルカウンタXLFC２４及び又は
YLFC２５の当該救済確定アドレスに対し、第４
図XLFC′に示すように“ゼロ”を書込む。そし
てラインフエイルカウンタXLFC又はYLFCのど
ちらかを救済確定アドレスに固定（第４図の場
合、x4）し、その残りのアドレスをスキヤンし、
“ゼロ”以外のデータに対し“１”を引いて行く。
この作業は前述した、救済確定アドレスライン上
のフエイルが全て正常セルに置換えられたものと
したとき、新たに得られるフエイル分布のデータ
を求めたこととなる。
以上の操作をCPU２１の助けを借りて行なつ
た後に、ラインフエイカウンタXLFC、YLFC内
に“ゼロ”以外のデータとして残されたアドレス
をフエイルメモリ２０に与え、そのライン上のフ
エイルだけを集めたマトリクスを作り、これを圧
縮データマトリクスとする。
た後に、ラインフエイカウンタXLFC、YLFC内
に“ゼロ”以外のデータとして残されたアドレス
をフエイルメモリ２０に与え、そのライン上のフ
エイルだけを集めたマトリクスを作り、これを圧
縮データマトリクスとする。
本実施例では、データ圧縮の大部分の作業を
CPU２１の助けを借りる構成としたが、ハード
ウエアだけでも構成は可能である。アドレススキ
ヤンはカウンタとクロツクを組合わせ、スタート
アドレスとエンドアドレスをデータバス２８を通
じてCPU２１から与えるようにしているが、
CPU２１から直接アドレスを与える場合に、ア
ドレス出力が競合しないようアドレス出力制御信
号２１ａをアドレス発生器２２に与えている。
CPU２１の助けを借りる構成としたが、ハード
ウエアだけでも構成は可能である。アドレススキ
ヤンはカウンタとクロツクを組合わせ、スタート
アドレスとエンドアドレスをデータバス２８を通
じてCPU２１から与えるようにしているが、
CPU２１から直接アドレスを与える場合に、ア
ドレス出力が競合しないようアドレス出力制御信
号２１ａをアドレス発生器２２に与えている。
このように、圧縮データマトリクスから救済線
の判定をコンピユータに行なわせることにより、
救済妥当性の基準なども容易に盛り込んだり、変
更が可能となるものである。
の判定をコンピユータに行なわせることにより、
救済妥当性の基準なども容易に盛り込んだり、変
更が可能となるものである。
本発明によれば次のような効果が得られる。
(1) 真に解析が必要なデータだけを圧縮データマ
トリクスとして扱うため、救済線判定時間の大
幅短縮が図れる。
トリクスとして扱うため、救済線判定時間の大
幅短縮が図れる。
一例として、256Kビツトメモリを冗長線Nx
＝Ny＝２本で救済する場合、もし、救済確定
線が無かつたとすれば、圧縮データマトリクス
サイズは６×６となり扱うデータ量は36／
256000≒１／7000に圧縮されることとなる。し
たがつて、CPUへのデータ転送時間も大幅短
縮される。
＝Ny＝２本で救済する場合、もし、救済確定
線が無かつたとすれば、圧縮データマトリクス
サイズは６×６となり扱うデータ量は36／
256000≒１／7000に圧縮されることとなる。し
たがつて、CPUへのデータ転送時間も大幅短
縮される。
(2) 従来のフエイルメモリの読出し部に、第６図
に示したような小規模なハードウエアを付加す
るだけで(1)の効果が得られる。
に示したような小規模なハードウエアを付加す
るだけで(1)の効果が得られる。
(3) フエイルメモリデータを破壊しないため、全
データの保存が可能。
データの保存が可能。
(4) 救済確定線の登録および圧縮データマトリク
スの生成の段階で救済不可能の判断が行なえ
る。
スの生成の段階で救済不可能の判断が行なえ
る。
第１図は一般的な半導体メモリテスタの構成
図、第２図は被試験メモリを多数個同時にテスト
する場合の一般的なテスタ構成図、第３図は冗長
線により不良ビツトを救済する説明図、第４図は
本発明による被試験メモリのフエイルデータ圧縮
方式の処理手順図、第５図は圧縮データマトリク
スを使つた救済線判定の説明図、第６図は本発明
の一実施例構成図である。 １７……被試験メモリフエイルマツプ、１８，
１９……圧縮データマトリクス、２０……フエイ
ルメモリ、２１……CPU、２２……アドレス発
生器、２３……アドレスバス、２４……ｘ側ライ
ンフエイカウンタXLFC、２５……ｙ側ラインフ
エイカウンタYLFC、２６，２７……比較器、２
６ａ，２７ａ……比較器出力、Nx……ｘ側冗長
線本数、Ny……ｙ側冗長線本数。
図、第２図は被試験メモリを多数個同時にテスト
する場合の一般的なテスタ構成図、第３図は冗長
線により不良ビツトを救済する説明図、第４図は
本発明による被試験メモリのフエイルデータ圧縮
方式の処理手順図、第５図は圧縮データマトリク
スを使つた救済線判定の説明図、第６図は本発明
の一実施例構成図である。 １７……被試験メモリフエイルマツプ、１８，
１９……圧縮データマトリクス、２０……フエイ
ルメモリ、２１……CPU、２２……アドレス発
生器、２３……アドレスバス、２４……ｘ側ライ
ンフエイカウンタXLFC、２５……ｙ側ラインフ
エイカウンタYLFC、２６，２７……比較器、２
６ａ，２７ａ……比較器出力、Nx……ｘ側冗長
線本数、Ny……ｙ側冗長線本数。
Claims (1)
- 【特許請求の範囲】 １ Ｘ方向、Ｙ方向それぞれに冗長線を有するこ
とにより不良ビツトを救済できるメモリの救済解
析をするメモリ不良ビツト救済解析方法におい
て、該冗長線を有するメモリにおけるフエイルの
Ｘ方向並びにＹ方向のアドレスを入力し、Ｘ方向
の特定のアドレスにあるフエイルの数がＹ方向の
冗長線の数を越えたときに該Ｘ方向の特定のアド
レスを該冗長線で救済すべきであると確定すると
ともにＹ方向の特定のアドレスにあるフエイルの
数がＸ方向の冗長線の数を越えたときに該Ｙ方向
の特定のアドレスを該冗長線で救済すべきである
と確定し、救済すべきであると確定したフエイル
以外のフエイルについて互いに相対位置関係を保
ち、かつ良ビツトの情報を除去したフエイルの分
布を圧縮データマトリツクスに記憶し、該圧縮デ
ータマトリツクスに記憶してあるフエイルデータ
に対して救済の判定処理を行うことを特徴とする
メモリ不良ビツト救済解析方法。 ２ 該圧縮データマトリツクスのＸ方向のサイズ
ｘ及びＹ方向のサイズｙは、Ｘ方向の冗長線の数
をNx、Ｙ方向の冗長線の数をNyとしたとき、そ
れぞれ ｘ＝（Nx・Ny）＋Nx ｙ＝（Nx・Ny）＋Ny であることを特徴とする特許請求の範囲第１項記
載のメモリ不良ビツト救済解析方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080898A JPS59207497A (ja) | 1983-05-11 | 1983-05-11 | メモリ不良ビット救済解析方法 |
| EP84105285A EP0125633B1 (en) | 1983-05-11 | 1984-05-10 | Testing apparatus for redundant memory |
| DE8484105285T DE3482901D1 (de) | 1983-05-11 | 1984-05-10 | Pruefgeraet fuer redundanzspeicher. |
| US06/609,445 US4628509A (en) | 1983-05-11 | 1984-05-11 | Testing apparatus for redundant memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080898A JPS59207497A (ja) | 1983-05-11 | 1983-05-11 | メモリ不良ビット救済解析方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207497A JPS59207497A (ja) | 1984-11-24 |
| JPH0241119B2 true JPH0241119B2 (ja) | 1990-09-14 |
Family
ID=13731178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080898A Granted JPS59207497A (ja) | 1983-05-11 | 1983-05-11 | メモリ不良ビット救済解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207497A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0424612A3 (en) * | 1989-08-30 | 1992-03-11 | International Business Machines Corporation | Apparatus and method for real time data error capture and compression for redundancy analysis of a memory |
| JP2001243795A (ja) | 1999-12-24 | 2001-09-07 | Nec Corp | 半導体記憶装置 |
| JP5034702B2 (ja) * | 2007-06-14 | 2012-09-26 | 横河電機株式会社 | メモリ試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634198A (en) * | 1979-08-27 | 1981-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Releaving method of deficient bit of semiconductor memory |
-
1983
- 1983-05-11 JP JP58080898A patent/JPS59207497A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5634198A (en) * | 1979-08-27 | 1981-04-06 | Nippon Telegr & Teleph Corp <Ntt> | Releaving method of deficient bit of semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59207497A (ja) | 1984-11-24 |
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