JP2824283B2 - 半導体メモリ試験装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はIC化された半導体メモリの試験装置に関す
る。

「従来の技術」 第２図を用いて半導体メモリ試験装置の概要を説明す
る。図中１はパターン発生器を示す。このパターン発生
器１は被試験メモリ２に書込む試験パターン信号と、そ
の書込位置を規定するアドレス信号を出力する。

これと共にパターン発生器１は被試験メモリ２から読
出される読出データの期待値となる期待値パターン信号
を出力し、この期待値パターン信号を論理比較器３に与
え、論理比較器３において被試験メモリ２の読出データ
と期待値パターン信号とを比較し、不一致を検出する毎
に、その検出データを不良解析メモリ４に入力し、不良
解析メモリ４に不良セルの位置情報を記憶する。

つまり不良解析メモリ４は被試験メモリ２に与えられ
るアドレス信号と同一のアドレス信号が与えられてアク
セスされている。従って論理比較器３において不良が検
出される毎に、その不良を表わす例えば「Ｈ」論理の信
号を、そのとき不良解析メモリ４がアクセスされている
アドレスに書込ことによって被試験メモリ２の不良セル
の位置が記憶される。

ところで被試験メモリ２が救済機能を持つ、いわゆる
リダンダンシ構成のメモリの場合、不良セルを救済する
ことができるか否かを判定するために、メモリセルの配
列上に存在する不良セルの数を計数することが行なわれ
ている。

つまりリダンダンシ構成のメモリは第３図に示すよう
にメモリ本体を構成するセル領域2Aに対してＸ方向及び
Ｙ方向に救済ライン2B,2Cを複数形成しておき、セル領
域2A内の不良セルの配列に応じてセル領域2A内のセルラ
インを救済ラインに置換え、この置換処理によって良品
に救済する機能を持つものである。

「発明が解決しようとする課題」 リダンダンシ構成のメモリを試験し、その救済処理を
行なうにはメモリセルライン上の不良セルの数を計数す
る必要がある。

このため不良解析メモリ４にはフェイル計数カウンタ
群５が設けられ、フェイル計数カウンタ群５によってメ
モリセルライン上の不良セルの数を計数している。

ところが大容量のメモリはメモリセルの領域を複数に
分割して一つのメモリを構成することが行なわれてい
る。領域の分け方としては第４図に示す型式のものと、
第５図に示す型式のものが存在する。

第４図に示す領域分割型式は被試験メモリ２に与える
Ｘアドレスのビット信号X₀〜X₈とＹアドレスのビットY₀
〜Y₈によって各分割された領域A1,A2,A3,A4の内部をア
クセスすることができ、各分割領域A1〜A4の切替はＹア
ドレスのビット信号Y₉とY₁₀の状態によって行なわれ
る。

この場合不良解析メモリ４のアドレス端子A₀〜A₁₀に
は第６図に示すようにＸアドレスのビット信号X₀〜X
₈と、Ｙアドレスのビット信号Y₀〜Y₁₀をそのビット順位
に従って供給すればよく、フェイル計数カウンタ群５で
はカウンタ5A,5B,5C,5Dによって領域A1〜A4の不良セル
数を同時に計数でき、高速処理が行なえる。

これに対し、第５図に示した分割型式を採るメモリの
場合は領域B1,B2,B3,B4を切替るためにＸアドレスのビ
ット信号X₈とＹアドレスのビット信号Y₁₀が用いられ
る。

このために各アドレスのビット信号X₀〜X₈とY₀〜Y₁₀
の重み付順位は第７図に示すようにX₀〜X₇,Y₀〜Y₉,X₈,Y
₁₀の順位となる。

この結果不良解析メモリ４のアドレス入力端子A₀〜A
₁₉には第７図に示すような順序でアドレスのビット信号
X₀〜X₇,Y₀〜Y₉,X₈,Y₁₀を割り付けると第６図に示したメ
モリの場合と同様にフェイル計数カウンタ群５で高速処
理を行なうことができる。

然し乍ら実際上はＸアドレスのビット信号X₈をアドレ
ス端子A₁₈に入力するような接続変更を行なうことはで
きなかったから、アドレス端子A₀〜A₁₉に入力するアド
レス信号はX₀〜X₈,Y₀〜Y₁₀とし、この状態で領域B1の不
良をフェイル計数カウンタ群５の5Aと5Bで計数しその値
を加算して領域B1の不良セル数とし、領域B2の不良もフ
ェイルカウンタ5Aと5Bで計数し、カウンタ5Aと5Bの計数
値と加算して領域B2の不良セル数としている。

従ってこの分割型式を採るメモリの場合は救済処理を
行なうのに時間が掛る欠点がある。

この発明の目的はどのような分割型式を採るメモリで
も高速度に不良セル数を計数するようにできる半導体試
験装置を提供しようとするものである。

「課題を解決するための手段」 この発明においては、不良解析メモリのアドレス入力
端子にマルチプレクサを接続し、このマルチプレクサに
よって不良解析メモリのアドレスは入力端子に与えるア
ドレスのビット信号を自由に組替えて入力できるように
構成し、どのような分割型式を採るメモリでも高速に不
良セルの計数処理を行なえるように構成したものであ
る。

「実施例」 第１図にこの発明の一実施例を示す。この発明では不
良解析メモリ４の例えば32ビットのアドレス入力端子A₀
〜A₃₁に32個のマルチプレクサ6₀〜6₃₁を接続し、このマ
ルチプレクサ6₀〜6₃₁の全てにパターン発生器１から与
えられる例えば32ビットのアドレス信号X₀〜X₁₁,Y₀〜Y
₁₁及びZ₀〜Z₇を供給し、各マルチプレクサ6₀〜6₃₁にお
いて、与えられたアドレス信号X₀〜X₁₁,Y₀〜Y₁₁,Z₀〜Z₇
を選択し、不良解析メモリ４の各入力端子A₀〜A₃₁に任
意の組合せのアドレス信号を与えることができるように
構成したものである。尚7₀〜7₃₁はマルチプレクサ6₀〜6
₃₁の切替位置を記憶するレジスタを示す。

この発明の構成によれば、不良解析メモリ４の入力端
子A₀〜A₃₁に入力するアドレス信号X₀〜X₁₁,Y₀〜Y₁₁,Z₀
〜Z₇の組合せを任意に組替えることができる。

よって被試験メモリ２がその記憶領域の分割型式がど
のような型式であっても、アドレス信号を組替えること
によって不良セルの計数を同時進行型で処理することが
できる。

「発明の効果」 上述したようにこの発明によれば被試験メモリ２と同
一アドレス信号が与えられ、被試験メモリ２の不良が発
生したメモリセルと同一アドレスに不良セル情報を書込
んで、不良セルの位置を記憶する不良解析メモリ４にお
いて、その入力端子A₀〜A₃₁の全てにアドレス信号のビ
ット数と同数以上の入力端子を持つマルチプレクサ6₀〜
6₃₁を接続したから、不良解析メモリ４の入力端子A₀〜A
₃₁に与えるアドレス信号の組合せ、つまりビット位置を
自由に組替えることができる。

この結果被試験メモリ２の記憶領域の分割型式がどの
ような型式であっても、計数処理を容易に行なえる型式
で不良セル情報を不良解析メモリ４に記憶することがで
きる。

よって記憶領域の分割型式がどのような型式のメモリ
でも不良セルの計数を短時間に処理することができる。
この結果特にリダンダンシ構成のメモリの不良救済処理
を短時間に済ませることができる利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来の技術を説明するためのブロック図、第３図は被
試験メモリの一例として、リダンダンシ構成のメモリの
構造を説明するための図、第４図及び第５図はメモリの
領域分割型式の種別を説明するための図、第６図及び第
７図は不良解析メモリの不良解析データの記憶領域を説
明するための図である。 1:パターン発生器、2:被試験メモリ、3:論理比較器、4:
不良解析メモリ、5:フェイル計数カウンタ群、6₀〜6₃₁:
マルチプレクサ、7₀〜7₃₁:レジスタ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】A.被試験メモリに与える試験パターン信号
   及び論理比較器に与える期待値パターン信号を出力する
   パターン発生器と、 B.被試験メモリから読出した読出データと上記パターン
   発生器から出力された期待値パターン信号とを比較し、
   被試験メモリの不良セルを検出する論理比較器と、 C.上記パターン発生器から出力されるアドレス信号が与
   えられ被試験メモリと同一アドレスがアクセスされて上
   記論理比較器で検出された不良検出信号を記憶し、被試
   験メモリの不良セルの位置情報を記憶する不良解析メモ
   リと、 D.この不良解析メモリのアドレス供給経路に挿入され、
   不良解析メモリに与えるアドレス信号の各ビット位置を
   任意に組替えるマルチプレクサと、 によって構成した半導体メモリ試験装置。