JPH0344583A - 半導体メモリ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はＩＣ化された半導体メモリの試験装置に関す
る。

「従来の技術」 第２図を用いて半導体メモリ試験装置の概要を説明する
０図中１はパターン発生器を示す、このパターン発生器
ｌは被試験メモリ２に書込む試験パターン信号と、その
書込位置を規定するアドレス信号を出力する。

これと共にパターン発生器１は被試験メモリ２から読出
される読出データの期待値となる期待値パターン信号を
出力し、この期待値パターン信号を論理比較器３に与え
、論理比較器３において被試験メモリ２の読出データと
期待値パターン信号とを比較し、不一致を検出する毎に
、その検出データを不良解析メモリ４に入力し、不良解
析メモリ４に不良セルの位置情報を記憶する。

つまり不良解析メモリ４は被試験メモリ２に与えられる
アドレス信号と同一のアドレス信号が与えられてアクセ
スされている。従って論理比較器３において不良が検出
される毎に、その不良を表わす例えば「Ｉ４」論理の信
号を、そのとき不良解析メモリ４がアクセスされている
アドレスに書込ことによって被試験メモリ２の不良セル
の位置が記憶される。

ところで被試験メモリ２が救済機能を持つ、いわゆるリ
ダンダンシ構成のメモリの場合、不良セルを救済するこ
とができるか否かを判定するために、メモリセルの配列
上に存在する不良セルの数を計数することが行なわれて
いる。

つまりリダンダンシ構成のメモリは第３図に示すように
メモリ本体を構成するセル領域２Ａに対してＸ方向及び
Ｙ方向に救済ライン２Ｂ、２Ｃを複数形成しておき、セ
ル領域２Ａ内の不良セルの配列に応してセル領域２Ａ内
のセルラインを救済ラインに置換え、この置換処理によ
って良品に救済する機能を持つものである。

「発明が解決しようとする課題」 リダンダンシ構成のメモリを試験し、その救済処理を行
なうにはメモリセルライン上の不良セルの数を計数する
必要がある。

このため不良解析メモリ４にはフェイル計数カウンタ群
５が設けられ、フェイル計数カウンタ群５によってメモ
リセルライン上の不良セルの数を計数している。

ところで大容量のメモリはメモリセルの領域を複数に分
割して一つのメモリを構成することが行なわれている。

領域の分は方としては第４図に示す型式のものと、第５
図に示す型式のものが存在する。

第４図に示す領域分割型式は被試験メモリ２に与えるＸ
アドレスのビット信号ｘ０〜Ｘ、とＹアドレスのビット
Ｙ０〜Ｙ、によって各分割された領域ＡＩ、Ａ２．Ａ３
．Ａ４の内部をアクセスすることができ、各分割領域Ａ
ｌ−Ａ４の切替はＹアドレスのビット信号Ｙ、とＹｌ。

の状態によって行なわれる。

この場合不良解析メモリ４のアドレス端子穴〇〜ＡＩ０
には第６図に示すようにＸアドレスのビット信号Ｘ、〜
Ｘ、と、Ｙアドレスのビット信号Ｙ０〜Ｙ　１０をその
ビット順位に従って供給すればよく、フェイル計数カウ
ンタ群５ではカウンタ５Ａ、５Ｂ５Ｃ，５Ｄによっ′Ｃ
領域Ａ１〜Ａ４の不良セル数を同時に計数でき、高速処
理が行なえる。

これに対し、第５図に示した分割型式を採るメモリの場
合は領域Ｂ１．Ｂ２．Ｂ３．Ｂ４を切替るためにＸアド
レスのビット信号Ｘ＠とＹアドレスのピント信号Ｙ、が
用いられる。

このために各アドレスのビット信号Ｘ０〜ＸｓとＹ０〜
Ｙ、の徂み付順値は第７図に示すようにＸｏ　〜Ｘ？　
、Ｙｏ　〜Ｙｑ　、Ｘｓ　、Ｙｌｏ（Ｄ順位となる。

この結果不良解析メモリ４のアドレス入力端子Ａ０〜Ａ
　１　ｑには第７図に示すような順序でアドレスノピン
ト信号Ｘ、　〜Ｘ７　、Ｙｏ　〜ｙ、、ｘ。

Ｙｌｏを割り付けると第６図に示したメモリの場合と同
様にフェイル計数カウンタ群５で高速処理を行なうこと
ができる。

然し乍ら実際上はＸアドレスのビット信号Ｘ。

をアドレス端子Ａ、に入力するような接続変更を行なう
ことはできなかったから、アドレス端子Ａ。

〜Ａ、に入力するアドレス信号はＸ０〜ｘ、、ｙ。

〜Ｙ１．とし、この状態で領域Ｂｌの不良をフェイル計
数カウンタ群５の５Ａと５Ｂで計数しその値を加算して
領域Ｂ１の不良セル数とし、領域Ｂ２の不良もフェイル
カウンタ５Ａと５Ｂで計数し、カウンタ５Ａと５Ｂの計
数値と加１′１．シて領域Ｂ２の不良セル数としている
。

従ってこの分割型式を採るメモリの場合は救済処理を行
なうのに時間が掛る欠点がある。

この発明の目的はどのような分割型式を採るメモリでも
高速度に不良セル数を計数するようにできる半導体試験
装置を提供しようとするものである。

「課題を解決するための手段」 この発明においては、不良解析メモリのアドレス入力端
子にマルチプレクサを接続し、このマルチプレクサによ
って不良解析メモリのアドレスは入力端子に与えるアド
レスのピント信号を自由に組替えて人力できるように構
成し、どのような分割型式を採るメモリでも高速に不良
セルの計数処理を行なえるように構成したものである。

「実施例」 第１図にこの発明の一実施例を示す。この発明では不良
解析メモリ４の例えば３２ビツトのアドレス入力端子Ａ
、〜Ａ、１に３２個のマルチプレクサ６゜〜６□を接続
し、このマルチプレクサ６゜〜６□の全てにパターン発
生器ｌから与えられる例えば３２ビツトのアドレス信号
Ｘ０〜Ｘ、、、Ｙ。

〜Ｙ１．及びＺ０〜Ｚ、を供給し、各マルチプレクサ６
゜〜６３１において、与えられたアドレス信号Ｘｏ　〜
Ｘｚ、Ｙｏ　〜Ｙ＋＋、Ｚｓ　〜Ｚｔを選択し、不良解
析メモリ４の各入力端子Ａ、〜Ａ、ｌに任意の組合せの
アドレス信号を与えることができるように構成したもの
である。尚７゜〜７□はマルチプレクサ６゜〜６３１の
切替位置を記憶するレジスタを示す。

この発明の構成によれば、不良解析メモリ４の入力端子
Ａ、〜Ａ、に入力するアドレス信号Ｘ、〜Ｘｌｌ、Ｙ６
〜Ｙ、、Ｚｏ〜Ｚ、の組合せを任意に組替えることがで
きる。

よって被試験メモリ２がその記憶領域の分割型式がどの
ような型式であっても、アドレス信号を組替えることに
よって不良セルの計数を同時進行型で処理することがで
きる。

「発明の効果」 上述したようにこの発明によれば被試験メモリ２と同一
アドレス信号が与えられ、被試験メモリ２の不良が発生
したメモリセルと同一アドレスに不良セル情報を書込ん
で、不良セルの位置を記憶する不良解析メモリ４におい
て、その入力端子穴〇〜Ａ１の全てにアドレス信号のビ
ット数と同数以上の入力端子を持つマルチプレクサ６゜
〜６３．を接続したから、不良解析メモリ４の入力端子
Ａ。

〜Ａ、に与えるアドレス信号の組合せ、つまりビット位
置を自由に組替えることができる。

この結果被試験メモリ２の記憶領域の分割型式がどのよ
うな型式であっても、計数処理を容易に行なえる型式で
不良セル情報を不良解析メモリ４に記憶することができ
る。

よって記憶領域の分割型式がどのような型式のメモリで
も不良セルの計数を短時間に処理することができる。こ
の結果特にリダンダンシ構成のメモリの不良救済処理を
短時間に済ませることができる利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すプロンク図、第２図
は従来の技術を説明するためのブロック図、第３図は被
試験メモリの一例として、リダンダンシ構成のメモリの
構造を説明するための図、第４図及び第５図はメモリの
領域分割型式の種別を説明するための図、第６図及び第
７図は不良解析メモリの不良解析データ記憶領域を説明
するための図である。 ■＝パターン発生器、２：被試験メモリ、３；論理比較
器、４：不良解析メモリ、５：フェイル計数カウンタ群
、６゜〜６□：マルチプレクサ、７゜ 〜７３１：レジスタ。 特許出噸人 株式会社アトパンテスト 代 理 人 草 野 卓 第 １ 図 第 口 第 口 Ｃ 第 瞭 １０ 木 嫡 十 埒 ５（フエイ、・し力ワンタ君手）

Claims (1)

【特許請求の範囲】
1. （１）Ａ、被試験メモリに与える試験パターン信号及び
   論理比較器に与える期待値パターン信号を出力するパタ
   ーン発生器と、 Ｂ、被試験メモリから読出した読出データと上記パター
   ン発生器から出力された期待値パターン信号とを比較し
   、被試験メモリの不良セルを検出する論理比較器と、 Ｃ、上記パターン発生器から出力されるアドレス信号が
   与えられ被試験メモリと同一アドレスがアクセスされて
   上記論理比較器で検出された不良検出信号を記憶し、被
   試験メモリの不良セルの位置情報を記憶する不良解析メ
   モリと、 Ｄ、この不良解析メモリのアドレス供給経路に挿入され
   、不良解析メモリに与えるアドレス信号の各ビット位置
   を任意に組替えるマルチプレクサと、 によって構成した半導体メモリ試験装置。