KR100750416B1

KR100750416B1 - 메모리 어레이 테스트 방법 및 메모리 기반 디바이스

Info

Publication number: KR100750416B1
Application number: KR1020017006072A
Authority: KR
Inventors: 마리니센에릭제이; 루즈버그귈라움이에이; 윌라지폴
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1999-09-15
Filing date: 2000-09-08
Publication date: 2007-08-21
Also published as: WO2001020614A1; CN1206659C; KR20010075709A; JP2003509804A; DE60042518D1; CN1321320A; EP1129454B1; US6829736B1; EP1129454A1

Abstract

메모리 어레이(memory array)는 행 자극 시퀀스(row stimuli sequence)를 생성하는 자극 생성 수단과 자극의 시퀀스에 기인한 응답의 시퀀스를 평가하기 위한 응답 평가 수단쌍에 접속함으로써 테스트된다. 비 테스트 상태(non-test condition)에서 수단쌍은 투과 모드(transparent mode)로 되고, 테스트 상태에서 그 수단쌍은 각각 자극 생성 모드와 응답 평가 모드로 되며, 후속하는 수리 상태에서 행 및/혹은 열에 기초한 수리 개입(intervention)은 사전결정된 수리 가능한 각각의 행과 열의 최대수까지 허용된다. 특히, 전술한 테스트 상태에서, 각각의 열에대해 수리 가능한 행의 최대수를 초과하는 장애의 수를 달성할 때까지 그 장애의 수에 대해 계수가 행해지고, 후속하여 그 열은 "수리되어야만 하는 것(must be repaired)"으로서 신호된다. 신호에 대하여, 관련 행 기초 수리 가능성(row-based repairability)에 대해 전술한 신호화된 열 밖의 행에 존재하는 하나 이상의 후속 장애들은 보류된다. 테스트 상태를 종료한 후에, 후속하는 장애의 신호들과 표시(representation)의 출력을 통하여 수리 상태(repair condition)에 전송한다.

Description

메모리 어레이 테스트 방법 및 메모리 기반 디바이스{METHOD OF TESTING A MEMORY}

본 발명은 행 방향과 열 방향의 필수적으로 수리(must repair)해야 할 일을 계속적으로 추적하면서 행과 열의 용장성을 갖는 메모리 어레이를 테스트하기 위한 방법과 그 방법을 실시하기 위해 구성된 메모리 기반 장치에 관한 것이다.

본 발명은 청구항 제 1 항의 전문에 기술된 방법에 관한 것이다. 집적회로 메모리 칩은 여러 해 동안 크기면에서 계속 성장하여 왔다. 대형 메모리, 특히 DRAM은 제조 수율(yield)이 낮다는 문제점이 있다. 통상적으로 테스팅 후 장애가 있는 행과 열을 각각 교체함으로써 장애 어레이를 수리하는데 사용되는 여분의 행과 열을 그러한 메모리 어레이(memory arrays)에 제공한다.

통상의 제조에 있어서, 2%의 용장성은 제조 수율을 세배로 만들 수 있다. 예정된 시퀀스로 정해진 콘텐츠를 가진 테스트 자극(test stimuli)을 어레이에 제공하고, 후속하여 기대 응답(expected response)과 비교하기 위해 저장된 콘텐츠를 판독하는 것에 기초하는 메모리 어레이의 테스팅은 정교한 기술이 되었다. 자극과 기대 응답의 조합을 종종 테스트 패턴(test pattern)이라 지칭한다.

최근에, 프로세서 혹은 그 밖의 다른 회로는 대량의 소위 내장형 메모리(embedded memory)에 조합되었다. 그러한 다른 회로의 특성은 본 발명에 있어 중요하지 않다. 디지털 프로세싱의 경우, 배선의 수와 배선당 비트 레이트(bit rate per wire)의 견지에서 그 조합에 의해 종종 메모리와 상술한 다른 회로간의 통신 대역폭이, 메모리들만 있는 경우의 그 메모리들과 그 주변(the environment)간의 통신 대역폭(communication bandwidth)보다 크게 된다. 여러 가지 측면에서, 다른 회로는 메모리를 칩의 주변에서 분리할 수 있다. 내장형 어레이는 종종, 조합이 사용 가능한 데이터 핀을 갖는 것보다 더 많은 I/O 비트 단자를 갖는다. 따라서, 어레이에 대한 직접적인 액세스는 거의 할 수 없다. 예를 들면, 신호 생성 메카니즘(signature-generating mechanism)을 통해서, 테스트를 저렴한 온-칩 통과/실패 판별(on-chip pass/fail determination)에만 제한할 경우 수리 동작(repair operation)이 실행되지 못한다.

이와 별도로, 그 수리는 소위 NP-HARD 문제를 제기한다. 그 문제는 메모리 내에 주어진 장애 비트 위치의 세트 및 여분 행과 열 개수 각각에 대해 메모리가 수리 가능한지, 만일 그렇다면 어느 장애 행(row) 및/혹은 열(column)이 효율적으로 수리되어야 하는지를 판별하는 것이다.

이 문제는, 최적의 해결책을 찾기 위한 시간 복잡도(time complexity)가 여분의 행 수와 여분의 열 수의 지수함수이기 때문에 NP-Hard이다. 우연하게도, 대부분의 실제적인 경우에서는, 관련된 수리 행과 수리 열의 수가 비교적 작기 때문에 단지 전체 장애 비트맵(fault bit map)만 알 수 있다면 처리하기 쉽다. 따라서, 수리 계획(repair strategy)은 오프 칩(off chip)에서 다루어질 수 있다. 그러나, 필요한 테스트 패턴(test pattern)의 수가 많기 때문에, 외부 검증을 위한 완전한 응답 패턴의 병렬-직렬 변환(pararell-to-serial)은 그 테스트의 실행을 상당히 늦출 것이다. 이와 반대로, 완전한 장애 패턴을 온 칩에 저장하는 것은 상당한 고가의 계획 판별 로직(strategy-determining logic)뿐만 아니라 테스트 중인 메모리와 동일 크기의 제 2 메모리를 필요로 할 것이다.

이제, 특정 양상의 메모리 대량 테스팅(mass testing)은 수리되어야 할 행과 열의 위치를 정확히 나타내는 것뿐만 아니라 수리가 필요한 양을 계속 추적하여, 수리 능력이 초과 될 때 가능한 빨리 신호를 보내기 위한 것이다. 그것은 어려운데, 이는 특별한 비트 장애가 교체될 행, 교체될 열, 또는 그 둘 모두의 일부일 수 있기 때문이다. 테스트 동안, 최적의 할당(assignment)은 나중에 검출된 장애 때문에 변할 수도 있다.

따라서, 개선된 트레이드 오프(trade-off)는, 한편으로는 외부 세계와 통신을 거의 필요로 하지 않는 반면에, 무손실 압축 응답 패턴을 여전히 제공하는 온 칩 설비(facilities)의 적절한 확장만을 필요로 해야 한다. 특히, 온 칩 저장 공간은 매우 낮게 유지되어야 한다. 또한, 제조 수율에 있어서, 손실이 적어야 한다.

발명의 개요

본 발명의 목적은 적어도 부분적으로 이미 검출된 장애의 구성(configuration)을 동적으로 평가하고, 필수 수리 계획(Must Repair Strategy)에 따라서 그 장애를 본 수리 장치(repair facilities)에 경제적으로 할당하며, 전체 수리 능력이 더 이상 보장되지 않으면, 빠르게 신호를 보내기 위한 방법을 제공하는 것이다.

그러므로, 그 측면들 중 하나에 따라서, 본 발명은 청구항 제 1 항의 특정부에 따른 특징을 가진다. 또한 본 발명은 청구항 제 1 항의 방법을 실시하기 위해 구성되는 메모리 기반(memory-based) 디바이스에 관한 것이다. 본 발명의 또 다른 유리한 측면은 종속항에 기술되어 있다.

미국 특허 제 5,337,318 호는 수리되어야 하는 메모리 어레이 내의 행과 열 모두를 계수하기(tallying)위한 방법을 기술하고 있고, 결과적으로 수리할 수 없는 경우가 발생하면(occurrence of non-repairability) 이를 신호로 보낼 수 있다. 그러나 본 발명은 전체 수리 설비(repair facilities)의 더 나은 사용을 위해, 여분의 행 또는 여분의 열에 임의의 장애를 동적으로 할당할 수 있다.

본 발명의 여러 가지 측면들과 이점은 바람직한 실시예의 개시와 첨부된 도면을 참조하여 이후 더 상세하게 기술될 것이다.

도 1은 본 발명을 구현한 집적회로 구조를 나타낸 도면,

도 1a는 도 1의 구조의 동작 모드를 나타낸 도면,

도 2는 9N 마치 메모리 테스트(9N March Memory Test)를 실행하도록 구성된 유한 상태 머신(finite state machine)를 나타낸 도면,

도 3은 응답 평가(response evaluator)의 실시예를 나타낸 도면,

도 4는 수리 분석(repair analysis) 절차를 나타낸 도면,

도 5는 수리 분석 하드웨어 블록도.

도 1은 본 발명을 구현한 집적 회로 구조의 실시예를 도시하고 있다. 집적회로 칩(20)은 외부 핀 혹은 번들(bundle)(36)로 도시된 결합 패드(bonding pads)를 구비하며, 그 패드는 적절한 경로 폭 및 크기의 범위를 가지는 여러개의 서브 번들(sub-bundle) 내에 배열된 디지털 데이터, 아날로그 신호, 제어 및 전력 채널을 포함할 수 있다. 이하에서는, 다양한 전력 및 제어 상호 접속부가 표준적인 것이라 간주하여 상세하게 설명하지 않겠다. 다양한 기본 전자 메모리 특징의 동작에 대해서도 동일하게 적용된다. 종종 칩 영역의 비교적 큰 부분이 메모리(24)에 의해 사용되며, 그것은 DRAM 혹은 SRAM과 같은 다양한 기술에 기초한다.

블록(22)은 가장 넓은 의미에서, "테스트될 메모리가 아닌" 회로를 나타내며, 그것은 프로세서 기능 및/혹은 다른 메모리나 또는 예를 들어, 단일 용도의 순차 로직 회로(a single- purpose sequential logic circuitry), 아날로그 신호 처리부(analog signal handling), 프로그램 가능 로직 어레이(programmable logic array), 및 일반적으로 메모리와 같은 균일 셀(uniform cell)로부터의 레이아웃(layout)에 기초하지 않는 것과 같은 비 메모리 기능을 포함한다. 테스트 중인 메모리는 다수의 물리적 및/혹은 논리적으로 분리된 어레이 전체에 분포할 수 있는데, 그 형상은 명확성을 위해 도시되지 않았다.

비테스트 상태(non-test condition)의 실시예에 있어서, 기능부(functionality)(22)는 블록(28,30)이 투과 모드(transparent mode)로 제어되어, 신호들, 즉 칩 인에이블 바(CEB)(Chip Enable Bar), 기록 인에이블 바(WEB)(Write Enable Bar), 어드레스(A)(Address), 데이터 입력(DI)(Date In), 데이터 출력(DO)(Data Out)이 실질적으로 방해받지 않으며 진행되도록 메모리(24)와 통신한다. 그러한 신호의 다른 실시예들도 이용가능하다. 블록(22)은 단일방향 및/혹은 양방향 데이터와 제어 신호를 번들(36)에는 도시되지 않은 외부 회로와 통신하는데, 그 통신은 일반적으로 블록(22)에 마련된 고유 설비에 의해 통제된다. 또한, 라인(34)은 장애 정보를 통신하는데, 그것은 블록(22)을 통과할 수 있다. 본 기술에 있어서, BIST(Built-In-Self-Test)라는 용어는 테스팅이 통과/실패(pass/fail) 데이터를 제공한다는 것을 의미하고, BISD(Built-In-Self-Diagnosis)는 테스팅이 실제로 발견된 장애를 지적하는 것을 의미하며, BISR(Built-In-Self-Repair)는 칩 내에서 수리가 실행됨을 의미하는데, 그것에 의해서 외부 포인터(external pointer)를 제공할 필요성을 예방한다. 본 발명은 BISD 방안에 관한 것이다.

일반적으로 모든 테스트 응답 라인을 곧바로 주변 환경에 연결하는 것은 비용이 많이 든다. 그러므로, 본 발명은 장애 패턴 발견시 이를 분석하는데 사용되는 비교적 적은 양의 하드웨어와 제어를 부가하여, 이용가능한 적절한 여분에 그러한 장애를 적어도 부분적 및 동적으로 할당한다. 이 방법은 낮은 레벨 테스트 단계(low-level test steps)를 부분적인 온 칩(on-chip) 분석과 조합하는 것으로서, 그 결과는 단지 적은 양의 저장만을 필요로 한다. 그 다음에, 그 작은 크기의 결과는 추가적인 오프 칩 분석을 위해 출력된다. 그 산출은 거의 시간이 걸리지 않고, 그 오프 칩 프로세싱은 칩 자체에 부과된 크기 제한에 무관한 하드웨어 및 소프트웨어로 실행될 수 있다.

메모리(24)는 특히 블록(28,30)을 통과하는 블록(26)내에 위치한 BISD 기능을 구비한다. 본 발명의 다양한 특징들은 유리한 방식으로 나타난다. 본 테스트 방법은 테스트 시간뿐만 아니라 칩 영역 내에서 오버헤드를 거의 필요로 하지 않으면서 검출된 모든 장애를 정확히 지적해야만 하는 대량 테스팅(mass testing)에 관한 것임을 주의해야 한다. 본 발명은 일단 특별한 장애 신호(signalization)가 완전히 분석되면 자동적으로 테스팅을 계속한다. 모든 이용 가능한 장애 데이터는 발생한 다양한 장애들 사이의 실제 내부 간격과 상관없이 자동적으로 외부 장치에 신호 전송될 수 있다. 사용된 설비는 최소가 아니라면 엄격히 제한된다. 결국, 본 발명은 결정의 일부가 지연된다는 점에서, 장애 할당을 위한 동적인 방식을 사용한다. 또한 본 발명은 수리 불가능하다는 신호를 보내는 것도 제공한다.

도 1a는 도 1의 구조의 동작 모드를 도시한다. 블록(50)에서, 제어 신호 bistEnable은 정상 동작 모드를 제어한다. BIST는 유휴 상태(idle)이고 BIST의 여러 능동 아이템들은 디스에이블(disable)되며 BIST 쉘(shell), 특히 블록(28,30)은 투과 상태여서, 신호 전송에 아주 적은 영향만을 미치게 된다. 이 상태는 특히 제조 테스트 절차가 끝난 후에도 오랜 시간동안 유지된다. 제어 신호 bistEnable이 활성화되면, 시스템은 블록(53)의 테스트 프로세스(Test Process)로 조향된다. 그 테스트는 두 동작 모드(52,53)에서 번갈아 일어난다. 모드 StimGen(52)에서 소위 마치 테스트(March Test) 혹은 다른 응용 가능한 방법에 따라 자극 생성기(28)는 제어 상태에 있게 되고, 메모리 테스트는 진행 상태에 있게 된다. 이 테스트는 어드레스 A와 데이터 입력 DI 쌍의 시퀀스를 생성하며, 결국에는 메모리(24)로부터의 대응하는 데이터 출력 DO 시퀀스가 된다. 또한, 자극 생성기(28)는 어드레스 A 및 관련 기대 응답 ER을 응답 평가기(Response Evaluator)(30)로 보낸다. 일반적으로, 비록 반드시 그래야 하는 것은 아니지만, 기대 응답 ER은 이 어드레스와 관련된 메모리 위치 내에 가장 최근에 기록된 관련 데이터 DI와 일치한다. 일련의 어드레스에 대한 DI 워드들의 시퀀스는 상호 같을 수도 있다는 것을 주의해야 한다.

블록(30)에서 수신한 메모리(24)로부터의 데이터 출력 DO은 모드RespEval(54)에서 적절한 데이터와 비교된다. 이와 관련하여, 완전한 다중 어드레스 테스트 시퀀스(complete multi-address test sequence)가 도 2에 개시될 것이다. 비교결과 데이터 출력과 그것에 대한 기대 응답 사이의 오차가 없으면, 응답 평가기(30)로부터의 정지 신호는 어서트(assert)되지 않는 채로 남아있을 것이고, 다음 테스트 사이클이 진행될 것이다. 그러나, 만일 비교 결과 오차를 찾게 되면, 응답 평가기(30)로부터의 정지 신호가 어서트될 것이고, 다음 테스트 사이클은 보류될 것이다. 첨부된 도 3을 참조하여 이하에 개시되는 것처럼, 장애가 블록(54)에서 평가될 것이다. 결국, 이 정보는 물리적 수리 프로세스를 제어하기 위해, 예를 들면, 퓨즈 블로잉(fuse blowing)에 의해서 칩(20) 밖에서 사용될 수 있다. 만일 블록(54)에서의 평가가 종료되면, 정지 신호는 어서트 해제되어, 테스팅은 사전에 정해진 방법으로 계속될 수 있다. 본 발명은 물리적 주소 시퀀스 혹은 테스트 패턴의 콘텐츠를 지정하지 않는데, 그것은 적용되는 특정 테스트에 대해 개별적이기 때문이다. 결국, 테스트는 완료되고, 시스템은 테스트 블록(53)을 빠져 나올 것이다.

따라서, 도 5의 테이블에 저장된 것과 같은 평가로부터의 결과는 판독되어 본 명세서에는 도시되지 않은 외부 분석 및 수리 장치에 전송될 것이다. 전송은 배선(34) 또는 번들(36) 내의 하나 이상의 배선 등을 경유하여 수행될 수 있다. 이제 외부 장치는 수리 조치를 취해야 할지 여부 및 어떤 수리 조취를 취해야 할지를 결정하기 위해, 검출되는 다양한 장애에 관하여 충분히 알 것이다. 메모리 비트 장애가 즉시 검출되면, 머신은 같은 방식으로 동작할 수 있기 때문에, 그러한 머신의 수단 자체는 본 발명의 주제가 아니다. 외부 장치와의 통신이 실행된 후에, 도 1의 그 시스템은 다시 블록(50)의 절차를 계속할 수 있다.

도 2는 9N 마치 메모리 테스트(9N March Memory Test)를 실행하기 위해 조직된 유한 상태 머신(finite state machine)의 실시예이다. 간단히 하기 위해, 단지 여러가지 상태만 도시되었다. 초기화 후에, 대개 적용 가능한 모든 어드레스를 위한 콘텐츠 W0를 갖는 워드는 사이클 시퀀스 동안에 기록되는데, 각각의 사이클은 하나의 워드 위치와 관련되어 있다. 다음에, 위치의 시퀀스는 액션 R0동안 판독되는데, 이는 모든 혹은 더 일찍 기록된 것들의 단편(fraction)에 관련되어 있으며 의도적으로 워드 W0을 다시 만들면서 같은 어드레스 동작 싸이클 내에서 당해 워드 위치 내로 워드 W1을 기록한다. 이들 판독/기록 사이클은 그 후에 R1/W2로 지칭된 제 3 데이터 콘텐츠에 대해 한 번 더 실행된다. 그 다음에, 이들 싸이클은 R2/W3에 따르는 제 4 데이터 콘텐츠에 대해 한 번 더 실행되는데, 후자는 R3에 의해 지칭되는 것처럼 또 다른 어드레스 변경 없이 기록을 한 직후에 다시 판독된다. 다음, 모든 워드는 실제 저장된 콘텐츠를 확인하기 위해 R3A에 의해 지칭된 것처럼 한 번 더 판독된다. 이는 어드레스 위치당 9단계에 도달하는 마지막 단계이다. 그 도표는 준비 상태(Ready state)와 유휴 상태(Idle state)로 마무리된다. 9N 마치 테스트 스케줄은 일반적으로 사용되는 몇몇 방법 중 하나이고, 본 발명은 그러한 구성에 특별히 영향을 받지 않았다. 사실, 본 발명은 어드레스 시퀀스가 변하는 경우, 판독하는 동안 기록과 다른 경우, 그리고 시퀀스 내의 연속된 데이터 워드가 상호 다른 경우에도, 마찬가지로 적용할 수 있다.

도 3은 본 발명을 사용하는 응답 평가기의 실시예를 도시하고 있다. 단순히 하기 위해 동기화(synchronization) 또는 회로의 기타 응용 가능한 제어는 도시되지 않았다. 도 3의 상단에서, 본 실시예에서의 기대 응답 패턴과 실제 응답 패턴 모두는 240비트의 길이를 가지고 있고, 빠른 속도를 얻기 위해 각 비트별로 블록(60)에서 병렬로 비교된다. 본 실시예에서는 비교 결과 블록(62)에서 실제 주소를 위한 "수리 비트 정보 장애 워드(repaired bits information fault word)"와 비트별로 AND되고, 검출되어 도 5의 장애 테이블에 저장된 모든 장애의 맵인 240비트의 현재 장애 워드(current fault word)를 생산한다. 만일 어떠한 장애도 현재 워드에 대해 발견되지 않는다면 그 비교는 의미가 없는 동작이다. 만일 이전의 장애 워드가 0이 아니라면, 블록(66) 내에서는 AND된 벡터가 모두 0인 패턴인지를 조사하게 된다. 만일 그렇다면, 정지 신호는 0에서 해제된 채로 남게 되고, 테스팅은 계속된다. 만일 모두 0인 패턴을 검출하지 않았다면, 수리 분석은 이하에 개시되는 것처럼 실행될 것이다. 분석 결과는 단지 비교적 드물게 산출된다는 것이 분명할 것이다. 또한, 하나의 어드레스와 패턴에 대해 장애가 검출되지 않았다는 것은 스턱 앳(stuck-at) 장애와 같이 당해 패턴에 대해 아직 장애가 검출되지 않은 채로 남아있기 때문일 수도 있다.

앞서 언급한 절차는 다음과 같이 더 확장된다. 무손실의 압축 응답 신호 패턴은 긴 기호열(strings)로 발생할 수 있기 때문에, 테스터(tester)는 사전결정된 주기동안 클럭 주기당 단지 하나의 비트만 수신할 것이다. 비록 몇몇의 장애가 실제로 검출된다 할지라도, 전체 실행에는 최소한의 시간보다 단지 조금 더 걸릴 것이다. 즉시 수리할 수 있는, 다양한 장애 패턴을 위한 이 여분의 시간을 추산할 수도 있고, 따라서 최대 가능 시간도 추산할 수 있다. 그러한 평가시간 내에서 완료되지 않는 BIST 절차의 메모리는 수리 불가능하다고 간주되어서, 당해 테스트가 중단되거나 회로가 망가질 수 있다. 단순히 하기 위해, 이 여분의 검사는 도면에 도시되지는 않았다. 최대 실행 길이의 선택은 적절한 파라미터이다. 메모리 디자인은 최대 수리 가능하고 각각이 결과 신호 비트 길이와 함께 조합되는 장애 패턴의 범위를 명시해야 한다. 지나치게 위험도가 높은 경우, 이 길이의 최대값은 10% 낮은, 다소 낮은 값을 명시할 수 있고, 전술한 최대 임계 신호 길이를 세팅하는 것을 지원해야 한다. 하여튼, 전체 신호의 길이는 외부 테스터의 메모리 용량을 초과하지 않아야 한다는 점을 주의해야 한다.

또 다른 형태는 디펙트-오리엔티드 어드레스 순서화(defect-oriented address ordering)이다. 이 형태는 마치 테스팅(March Testing)에 대해 로직 어드레스 순서화가 원칙상 임의적이라는 사실에 근거하고 있다. 이런 자유도는 많은 연속적인 어드레스가 똑같은 장애 패턴을 가질 수 있는 방식으로 어드레스 시퀀스를 선택하는 데 사용될 수 있다. 선택은 실제 장애를 인식하지 못한 채로 실행될 수 있다. 예를 들면, 일반적으로 비트 라인 장애가 가장 그러한데, 마치 테스트의 어드레스 순서 테스트가 물리적인 메모리 비트 라인을 공유하는 어드레스를 따라서 연속적으로 진행하도록 선택될 수 있다. 메모리 어레이들 내의 물리적 어드레스는 어드레스 비트에 의해서 주어진 로직 어드레스와 동일할 필요가 없다는 점에 유의해야 한다. 실패 비트 라인의 경우, 이것은 그 특별한 비트 라인의 실패에 대해 단지 하나의 전체 응답 신호를 통신하도록 할 것이다. 특히, 소정의 메모리 기법에 있어 열 에러(column errors)가 제일 큰 가능성을 가질 것임이 밝혀진 바 있다.

도 4는 의사코드 형태(pseudocode form)에서의 수리 분석 절차를 제공한다. 거기서, 도 5는 부분적인 수리 분석을 하는 온 칩 분석 하드웨어의 블록도이다. 거기서, 아이템(70)은 적절한 메모리 어레이인데, 본 실시예에서는 각각이 16비트인 16행을 가지고 있다. 통상적의 실시에서는, 훨씬 더 클 것이고, 따라서 상대적인 여분의 양을 줄일 수 있다. 더 분명히 하기 위해, 필요한 데이터 경로뿐만 아니라 다양한 어드레싱 및 동기화 메카니즘은 도 5의 구성에 개시되지 않았다. 본 메모리 어레이는 3개의 여분 열(72)과 두 개의 여분 행(74)을 갖는데, 실제로 그 숫자는 더 큰 경우가 많다.

다음에, 본 실시예는 필수 수리 테이블(must repair table)(76)을 갖는데, 그것은 r*(c+1)개의 위치를 가지며, 각각은 조합에 의해 어드레스가 어드레싱될 수 있는 워드라인 어드레스부(78)를 갖지만, 본 실시예에서 그 어드레스는 단지 4비트만 가진다. 또한, 테이블은 어레이 워드 길이와 같고 행 어드레스부 내의 어드레스에 의해서 지시되는 행의 장애 맵을 포함하는 장애 워드부(80)를 갖는다.

본 실시예는 도 3에서 지금까지 어느 열이 수리를 위해 세트되었는지를 지시하기 위해 어레이의 워드 길이와 같은 폭을 갖는 수리 레지스터(64)를 사용한다. 최종적으로, 각 어레이 열에 대해 분리된 카운터 장치(82)가 존재하는데, 당해 열에 대한 장애의 수를 카운팅한다. 이 카운터는 짧은 레지스터로 구현될 수 있다. 여분의 열이 필요하고 결정하기 전에, 대개 2-16의 범위 내에 있는, 그래서 많아야 4비트 레지스터를 필요로 하는, 열(column) 내의 비트 장애의 수는 여분의 행 수와 같다는 점을 주의해야 한다.

온 칩 프로세싱은 부분적인 수리 분석을 하는데, 필수 수리(Must Repair) 방법에 기초하고 있다. 전체 분석 방법은 다음 지식에 기초하고 있다. 만일 c개 열이 수리될 수 있고 어떤 행 i가 c개보다 많은 장애를 갖는다면, 이들 장애는 열에 의해 모두 수리될 수는 없다. 그러므로, 행 i는 여분의 열에 의해 수리되어야 한다. 또한, r개 행이 수리될 수 있고, 어떤 i가 r개보다 많은 장애를 갖는다면, 이들 장애는 행에 의해 모두 수리될 수는 없다. 따라서 열 i는 여분의 열에 의해 수리되어야 한다.

온 칩 수리 분석은 아래와 같이 동작한다. 먼저 실제 응답 패턴은 기대 응답 패턴과 비트별로 비교되어 오차 패턴을 생성한다. 오차 패턴은 더 먼저 검출된 장애 열을 지시하는 수리 레지스터와 비교된다. 만일 이들 열 밖에서 장애가 발견되기만 하면, 수리 분석이 착수된다. 그런 다음, 현재 워드라인 어드레스를 위해 도 5의 테이블 내의 제 1 워드라인 열이 스캐닝된다. 이것은 통상적인 통합 조사 메카니즘(associative search mechanism)에 의해 달성된다. 만일 행 어드레스가 발견되지 않고 테이블이 빈 공간이라면, 실제 워드 라인 어드레스와 실제 장애 워드가 그 테이블에 저장된다. 만일 워드 어드레스는 발견되지 않았는데, 테이블은 차 있다면, 메모리는 수리할 수 없게 되고, 그 테스트는 중단될 것이다. 단순히 하기 위해, 중단 메카니즘은 자세하게 개시되지 않았다.

그러나, 만일 워드 어드레스가 이미 테이블에 존재한다면, 제 1 새 장애 워드는 기존의 테이블 엔트리와 OR되고 나서 저장된다. 다음으로, 이전 테이블 엔트리는 새 테이블 워드로부터 감산될 것이고 그 결과 비트는 카운터 장치(82)에서 각기 연관된 열 카운터의 증가를 위해 사용된다. 만일 그 증가가 하나 이상의 카운터/레지스터의 오버플로우(overflow)를 초래한다면, 당해 비트 위치에 대해 수리 레지스터(64) 내의 장애 비트가 세트될 것이다. 이것은 카운터 캐리 비트(carry bit)와 기존의 수리 레지스터의 카운터를 OR함으로써 적절하게 행해질 수 있다.

또한, 교체 열의 수를 초과하는 수의 장애를 가지는 테이블 행은 수리되어야 할 열의 수를 증가시킬 수 있다. 만일 이 수가 여분 열의 수를 초과한다면, 그 어레이는 수리할 없다는 신호를 보내고, 그 테스트 절차는 중단된다. 마찬가지로, 만일 수리 레지스터 내에서 수리될 열의 수가 여분의 열 수를 초과한다면, 어레이는 수리할 수 없다는 신호를 보내고, 테스트 절차는 중단된다. 만일 특별한 메모리를 포함하는 칩이 더 많은 어레이를 병렬로 가진다면, 다양한 대체 및/혹은 더 높은 레벨 보호 방법이 뒤따를 수도 있겠지만, 이들은 본 발명의 범위 밖에 있다. 테이블의 행의 수는 다음과 같이 결정된다. 제 1 개수의 행 위치는 그 행이 여분의 행으로 교체하는 것을 야기할 수 있는 장애를 저장하기 위해 사용된다. 본 실시예에서, 이것은 두 개의 위치가 된다. 제 2 개수의 행 위치는 집합적으로 여분의 열로 교체하는 것을 야기할 수 있는 다른 장애를 저장하기 위해 사용된다. 이들 장애의 수는 여분 행의 수와 여분 열의 수의 곱보다 클 수 없다. 두 세트의 행 위치는 하나의 어레이의 일부를 형성한다. 감소된 해결책은 제 2 개수의 행 위치만 가지는데, 이것이 전체 장애 분포의 대부분을 커버(cover)할 수 있기 때문이다. 예를 들어, 만일 두 수 모두가 16과 같다면, 테이블부(80)는 동일한 분석 프로그램 방법을 사용하여 272개 위치를 단지 256개 위치로 감소시킬 것이다.

상기와 같이, 여분의 행 및/혹은 여분의 열은 표준 어레이 행과 열과 같은 유사한 방식으로 테스트될 수 있다. 이것은 테이블부(80)의 더 큰 폭과 테이블부(78)의 더 큰 어드레스 스팬(span)을 필요로 할 수 있다. 전술한 절차는 상기 워드로 구성된 어레이(word-organized array)에 관하여 비트로 구성된 어레이(bit-organized array)에 유사하게 적용된다. 행과 열을 상호 바꾸는 것이 후속하는 방법(polish)의 유지를 허용한다는 것을 주의해야 한다.

전술한 바와 같이, 몇몇 복잡함은 다루어지지 않았다. 먼저, 테스팅은 일반적으로 워드 단위로 행해지는데, 워드는 컴퓨터가 정보 처리를 위해 사용하는 단위이기 때문이다. 이와 달리, 메모리는 예를 들어, 240비트인 다수의 워드를 포하는 행을 기초로 하여 구성될 수도 있는데, 각각이 16비트인 15워드를 나타낼 수 있다. 비트로 구성된 메모리는 단지 한 비트의 워드 길이를 가질 수 있다. 테스트의 마지막에서, 수리 동작은 행과 열 단위로 구성될 것이다.

Claims

행 자극(row stimulus) 시퀀스를 생성하기 위한 자극 생성 수단과 상기 자극 시퀀스에 기인한 응답 시퀀스를 평가하기 위한 응답 평가 수단으로 된 한쌍에 어레이를 인터페이스함으로써 메모리 어레이를 테스트하는 방법―상기 방법은 비테스트 상태(non-test condition)에서는 상기 한쌍의 수단들을 투과모드(transparent mode)로 조향하고, 테스트 상태(test condition)에서는 상기 한쌍의 수단들을 각각 자극 생성 모드(stimulus generating mode)와 응답 평가 모드(response evaluating mode)로 조향하며, 후속하는 수리 상태(repair condition)에서는 사전결정된 각각의 수리 가능한 행과 열의 최대 수까지 행 및/혹은 열에 기초한 수리 개입(repair intervention)을 허용함―에 있어서,

상기 테스트 상태에서 각 열에 대해 최대 수리 가능한 행의 수를 초과하는 다수의 장애에 도달할 때까지 열 내의 다수의 장애를 칩 상에서 계수(tallying)한 후, 해당 열이 "수리되어야 함"을 시그널링하는 단계와,

상기 시그널링에 대해, 관련된 행 기반 수리 능력(row-based repairability)을 위해 상기 시그널링된 열 밖의 행 위에 있는 하나 이상의 추가적인 장애를 보유하는 단계와,

상기 테스트 상태 이후 상기 시그널링과 상기 추가적인 장애의 표시를 출력하는 것을 통해서 상기 수리 상태로 전환하는 단계를 포함하는 것을 특징으로 하는

메모리 어레이 테스트 방법.
제 1 항에 있어서,

열 방향으로 이미 수리가 예정된 임의의 장애에 대해 상기 보유를 해제하는

메모리 어레이 테스트 방법.
제 1 항에 있어서,

상기 테스트 상태에서 수리 가능한 열의 최대수를 초과하는 다수의 장애로 인해 "수리되어야만 하는" 것으로 시그널링되는 행의 형태로 중간 테스트 결과를 저장하는 단계를 더 포함하는

메모리 어레이 테스트 방법.
제 3 항에 있어서,

상기 시그널링된 행의 식별자를 각각 저장하는, 수리할 수 있는 행의 수와 동일한 제 1 엔트리 세트와, 여분의 행과 여분의 열의 수의 곱(product)과 동일한 제 2 엔트리 세트를 구비하는 테이블 수단 내에서 상기 중간 테스트 결과 저장 단계와 계수 단계를 실행하는 단계를 포함하는

메모리 어레이 테스트 방법.
행 자극 시퀀스를 수신하기 위한 자극 생성 수단과 상기 자극 시퀀스에 기인한 응답 시퀀스를 출력하기 위한 응답 평가 수단으로 된 한쌍에 어레이를 인터페이스하기 위한 인터페이스 수단을 구비한 메모리 어레이와,

비테스트 상태에서는 상기 한쌍의 수단들을 투과 모드로 조향하고, 테스트 상태에서는 상기 한쌍의 수단들을 각각 자극 생성 모드와 응답 평가 모드로 조향하며, 후속하는 수리 상태에서는 사전결정된 각각의 수리 가능한 행과 열의 최대 수까지 행 및/또는 열에 기초한 수리 개입을 허용하는 제어 수단(control means)을 포함하는 메모리 기반 디바이스에 있어서,

상기 테스트 상태에서 각 열에 대해 수리 가능한 최대 행의 수를 초과하는 다수의 장애에 도달할 때까지 각 열 내의 장애를 계수한 후, 해당 열이 "수리되어야 함"을 시그널링하는 온 칩 계수 수단과,

상기 시그널링에 대해, 관련된 행 기반 수리 능력을 위해 상기 시그널링된 열 밖의 행 위에 있는 하나 이상의 추가적인 장애를 보유하기 위한 저장 수단과,

상기 테스트 상태 이후 상기 시그널링과 상기 추가적인 장애의 표시를 출력하는 것을 통해서 상기 수리 상태로 전환하기 위한 출력 수단을 포함하는 것을 특징으로 하는

메모리 기반 디바이스.
제 5 항에 있어서,

메모리 행이 정수개의 메모리 워드를 수용하는

메모리 기반 디바이스.