JP2003228994A

JP2003228994A - 半導体記憶装置とメモリセル置換方法及びプログラム

Info

Publication number: JP2003228994A
Application number: JP2002020627A
Authority: JP
Inventors: Hiroaki Kodama; 裕秋児玉
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-01-29
Filing date: 2002-01-29
Publication date: 2003-08-15

Abstract

(57)【要約】【課題】簡易なメモリセル置換方法と該方法を実行す
るためのプログラム、及び該方法により高速なメモリセ
ルの修復を実現する半導体記憶装置を提供する。【解決手段】同一行に未置換のスペアコラムライン数
を超える不良メモリセルが並んでいるか否かを判断する
ステップＳ１と、ステップＳ１において行方向に未置換
のスペアコラムライン数を超える不良メモリセルが並ん
でいると判断されたときは、スペアロウラインを用いて
不良メモリセルを置換するステップＳ２と、同一列に未
置換のスペアロウライン数を超える不良メモリセルが並
んでいるか否かを判断するステップＳ３と、ステップＳ
３において列方向に未置換のスペアロウライン数を超え
る不良メモリセルが並んでいると判断されたときは、ス
ペアコラムラインを用いて不良メモリセルを置換するス
テップＳ４とを含むメモリセル置換方法を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置と
不良メモリセルをスペアのメモリセルに置換するメモリ
セル置換方法、及び該方法をコンピュータにより実現す
るためのプログラムに関するものである。

【０００２】

【従来の技術】半導体メモリにはその歩留まり向上のた
め、ロウ及びカラムの二方向にそれぞれスペアメモリセ
ルを持つものがある。そして、このような半導体メモリ
では、該スペアメモリセルを効率良く使うために、不良
メモリセルの分布に応じてロウ及びカラム方向に配置さ
れた該スペアメモリセルをどのように置換すべきか解析
する必要がある。なお、本解析は歩留まり向上のために
スペアメモリセルが使用される際に避けられないもので
ある。

【０００３】ここで、従来においては、不良解析メモリ
を備えたＬＳＩテスタを用いて該解析がなされている。
すなわち、該ＬＳＩテスタでは、まず最初に試験対象と
するメモリのアドレス空間が該不良解析メモリへ割り当
てられ、該ＬＳＩテスタにより実施されたテストにおい
て不良であると判明したアドレスが該不良解析メモリへ
記録される。そして次に、全てのメモリセルについての
該テストが完了した後に、該ＬＳＩテスタにおいて、ど
のように置換すべきかについてのリペア解析が行われ
る。

【０００４】しかしながら、上記のようなＬＳＩテスタ
を用いる場合には、外部の該ＬＳＩテスタによりチップ
内部のメモリに対するテスト結果がモニタできなければ
ならないため、該メモリがシステムＬＳＩとして該チッ
プにロジック回路と共に混載される場合には、テストモ
ードを考慮した設計が必要とされるという問題がある。

【０００５】なお、試験対象とされるＬＳＩが高速に動
作し、あるいは大容量のデータを入出力するものであれ
ば、該ＬＳＩテスタに高い性能が要求されると共に、テ
ストコストが増大するという問題がある。

【０００６】また、試験対象とされるシステムＬＳＩに
複数のメモリが搭載されている場合に、該ＬＳＩテスタ
によってこれら複数のメモリを同時に試験することが困
難な場合には、テスト時間がかかるという問題もある。

【０００７】以上のような問題を解決するために、従来
においては内部に冗長解析機能を実現する回路を搭載し
たＬＳＩが提案されている。例えば、特開2000−6387号
公報には、不良メモリセルを冗長メモリセルで置換する
ことが可能なビルトインテスト回路を備えた半導体記憶
装置が開示されるが、かかる半導体記憶装置においては
ロウ及びカラム方向に配置されたスペアメモリセルの置
換パターンが独立に試行され、最適な置換パターンが見
出される。

【０００８】しかしながら、このような置換方法では各
置換パターンが独立に試行されるため、特に該置換パタ
ーンが多数存在する場合にはテスト時間が増大するとい
う問題がある。

【０００９】なお、近年におけるシステムＬＳＩではラ
ンダムアクセスメモリ（ＲＡＭ）やリードオンリメモリ
（ＲＯＭ）などのように、大規模な容量を有する多種類
のメモリが同一チップに多数混載されることが多い。こ
こで、該システムＬＳＩ全体に占めるメモリ領域が大き
い場合には、集積密度が高い該メモリ領域における不良
率が歩留まりに大きく影響することになるが、上記のよ
うな多種多様なメモリに対応してそれぞれスペアメモリ
を割り当てることは困難であるという問題もある。

【００１０】

【発明が解決しようとする課題】本発明は上記のような
問題を解消するためになされたもので、簡易な方法によ
り不良メモリセルをスペアのメモリセルに置換するメモ
リセル置換方法と該方法を実行するためのプログラム、
及び該方法により高速なメモリセルの修復を実現する半
導体記憶装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の目的は、例えば
行方向及び列方向等の第一及び第二の方向にマトリクス
状に配列された複数のメモリセルと、第一の方向に配列
された第一のスペアメモリセルと、第二の方向に配列さ
れた第二のスペアメモリセルとを含む半導体記憶装置に
おいて、上記複数のメモリセルの中で第一の方向に第二
のスペアメモリセルのうち未だ置換されていない列数を
超える不良メモリセルが並んでいるか否かを判断し、第
一の方向に第二のスペアメモリセルのうち置換されてい
ない列数を超える不良メモリセルが並んでいると判断さ
れたときは第一のスペアメモリセルを用いて不良メモリ
セルを置換すると共に、第二の方向に第一のスペアメモ
リセルのうち置換されていない列数を超える不良メモリ
セルが並んでいるか否かを判断し、第二の方向に第一の
スペアメモリセルのうち置換されていない列数を超える
不良メモリセルが並んでいると判断されたときは、第二
のスペアメモリセルを用いて不良メモリセルを置換する
半導体記憶装置を提供することにより達成される。

【００１２】このような手段によれば、不良メモリセル
の分布状態に応じて最適な置換方法が一意的に決定され
るため、効率的なメモリセルの欠陥救済を実現すること
ができる。

【００１３】ここで、上記半導体記憶装置は、残存する
不良メモリセルを予め選択された第一のスペアメモリセ
ルまたは第二のスペアメモリセルのいずれか一方を用い
て救済数が最大となるように置換した後、さらに残存す
る不良メモリセルを未選択の第二のスペアメモリセルま
たは第一のスペアメモリセルを用いて置換するものとす
ることができる。

【００１４】このような手段によれば、第一及び第二の
スペアメモリセルを最も効率的に使用することにより、
不良メモリセルを最大数救済することができる。

【００１５】また、上記半導体記憶装置は、さらに残存
する不良メモリセルを第一のスペアメモリセルで置換し
た場合に救済されるメモリセルの第二の方向における第
一の列数と、残存する不良メモリセルを第二のスペアメ
モリセルで置換した場合に救済されるメモリセルの第一
の方向における第二の列数とを例えばシミュレーション
により求め、求められた第一及び第二の列数の中で大き
な値を取る置換から優先的に実行するものとすることも
できる。

【００１６】このような手段によれば、第一及び第二の
スペアメモリセルを利用した欠陥救済において、最も多
くの不良メモリセルを効率的に置換することができる。
また、本発明の目的は、第一及び第二の方向にマトリク
ス状に配列された複数のメモリセルと、第一の方向に配
列された第一のスペアメモリセル及び第二の方向に配列
された第二のスペアメモリセルを含む半導体記憶装置で
あって、第一の方向に配列されたメモリセルの各列に対
応して、それぞれ第二のスペアメモリセルの列数だけの
位置情報を記憶する第一の記憶手段と、第二の方向に配
列されたメモリセルの各列に対応して、それぞれ第一の
スペアメモリセルの列数だけの位置情報を記憶する第二
の記憶手段と、複数のメモリセルの中で不良とされるメ
モリセルの第一及び第二の方向における位置情報を第一
及び第二の記憶手段にそれぞれ記憶させ、第一の記憶手
段に記憶させる位置情報の数が第二のスペアメモリセル
の列数を超えるときは第一のスペアメモリセルによる置
換を実行すると共に、第二の記憶手段に記憶させる位置
情報の数が第一のスペアメモリセルの列数を超えるとき
は第二のスペアメモリセルによる置換を実行する制御手
段とを備えたことを特徴とする半導体記憶装置を提供す
ることにより達成される。

【００１７】このような手段によれば、上記第一及び第
二の記憶手段を備えることによって第一及び第二のスペ
アメモリセルを用いた効率的な置換方法を一意的に決定
することができるため、高価なＬＳＩテスタを用いる必
要性も回避され、簡易な構成によって高速なメモリセル
の修復を実現することができる。

【００１８】なお、上記半導体記憶装置の機能はコンピ
ュータプログラミング言語により記述でき、該記述によ
るプログラムをコンピュータで実行することによって、
ソフトウェアにより上記置換方法を実現することもでき
る。

【００１９】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照しつつ詳しく説明する。なお、図中同一
符号は同一または相当部分を示す。

【００２０】本発明の実施の形態に係る半導体記憶装置
は、不良メモリセルをスペアのメモリセルに置換する最
適な手順あるいは方法を決定する冗長解析機能を内部に
有し、LSIのテスト結果を用いてリアルタイムに解析す
るものである。まず以下においては、該半導体記憶装置
において実行されるメモリセルの置換方法について、図
３及び図４に示されたフローチャートを参照しつつ詳し
く説明する。

【００２１】まず最初に図１に示されるように、四本の
ロウラインｒ０〜ｒ３及びそれらに直交する五本のコラ
ムラインｃ０〜ｃ４が設けられ、９個の不良メモリセル
Ｆ１〜Ｆ９が存在しているメモリセルアレイＭＡを考え
る。ここで、メモリセルアレイＭＡにはロウラインｒ０
〜ｒ３を置換するための二本のスペアロウラインｓｒ
1，ｓｒ2と、コラムラインｃ０〜ｃ４を置換するための
二本のスペアコラムラインｓｃ1，ｓｃ2とが付設されて
いると仮定する。なお、メモリセルアレイＭＡ内に形成
され、あるいはスペアロウラインｓｒ1，ｓｒ2及びスペ
アコラムラインｓｃ1，ｓｃ2に接続された正常なメモリ
セルは図示していない。

【００２２】上記のようなメモリセルアレイＭＡでは、
例えば同一の行に三個以上の不良メモリセルが存在する
場合、二本のスペアコラムラインｓｃ1，ｓｃ2による置
換では該三個以上の不良メモリセルを救済できない。従
って、このような場合には必ず行方向に設けられたスペ
アロウラインｓｒ1，ｓｒ2によって救済しなければなら
ず、置換方法が一意に決まることになる。

【００２３】そして、上記のように一本のスペアロウラ
インｓｒ1，ｓｒ2により置換した場合には、該置換によ
り新たに使用できるスペアロウラインｓｒ1，ｓｒ2が一
本減ることにより一本のみとなるため、その後は同一の
列に二個以上の不良メモリセルが存在した場合に、スペ
アコラムラインｓｃ1，ｓｃ2によって救済することが一
意に決定される。

【００２４】すなわち、図３に示されるように、ステッ
プＳ１で同一行にスペアコラムラインｓｃ１，ｓｃ２の
数を超える三個以上の不良メモリセルがあるか否かを判
断し、三個以上の不良メモリセルがあると判断された場
合にはステップＳ２へ進み、二個以下であると判断され
た場合にはステップＳ３へ進む。そして、ステップＳ２
では不良メモリセルが三個以上接続されたロウラインを
スペアロウラインで置換する。

【００２５】一方、ステップＳ３ではステップＳ１と同
様に同一列にスペアロウラインｓｒ１，ｓｒ２の数を超
える三個以上の不良メモリセルがあるか否かを判断し、
三個以上の不良メモリセルがあると判断された場合には
ステップＳ４へ進み、二個以下であると判断された場合
にはステップＳ５へ進む。そして、ステップＳ４では不
良メモリセルが三個以上接続されたコラムラインをスペ
アコラムラインで置換する。

【００２６】従って、図１に示された場合においては、
ロウラインｒ１には行方向に四個の不良メモリセルＦ
１，Ｆ５，Ｆ７，Ｆ９が接続されるため、ロウラインｒ
１を一意的にスペアロウラインｓｒ１，ｓｒ２の一方で
置換し、コラムラインｃ２，ｃ３にはそれぞれ列方向に
三個の不良メモリセルＦ３〜Ｆ８が接続されるため、コ
ラムラインｃ２，ｃ３を一意的にそれぞれスペアコラム
ラインｓｃ１，ｓｃ２で置換することになる。なおこの
場合には、残りの不良メモリセルＦ２，Ｆ８が接続され
たロウラインｒ０が未使用のスペアロウラインｓｒ１，
ｓｒ２で置換される。

【００２７】さらに、図３に示されたステップＳ５で
は、各行及び各列の不良メモリセル数がスペアコラムラ
イン（あるいはスペアロウライン）の数（以下、単に
「スペア数」ともいう）以下であるか否かを判断し、不
良メモリセル数がスペア数以下であると判断された場合
にはステップＳ６へ進み、不良メモリセル数がスペア数
より多いと判断された場合にはステップＳ１へ戻る。

【００２８】ここで、ステップＳ６へ進む場合には、不
良メモリセルが同一行（及び同一列）にスペア数以下だ
け接続された状態となっていることになる。そして、ス
テップＳ６では予め優先指定されたロウあるいはコラム
方向において、救済される不良メモリセル数が最大とな
るような置換が実行され、ステップＳ７で残りの不良メ
モリセルに対して先に優先指定されなかったコラムある
いはロウ方向における置換が実行される。なお、上記の
「優先指定」は、不良メモリセルの発生傾向に応じたス
ペアラインの使用を可能とするものである。

【００２９】また、上記ステップＳ６では置換により削
減できる不良アドレス数を各場合についてシミュレーシ
ョンし、ステップＳ７では該シミュレーション結果に基
づいて不良アドレスの削減数が大きな場合から優先的に
置換を実行するようにしても良い。

【００３０】以下において、上記ステップＳ６及びステ
ップＳ７における動作を、不良メモリセルが同一行（及
び同一列）にスペア数以下だけ接続された状態の中で、
不良メモリセルの数が最大となる場合を例として、図２
を参照しつつ説明する。

【００３１】図２に示されるように、ここでは六本のロ
ウラインｒ０〜ｒ５及びそれらに直交する六本のコラム
ラインｃ０〜ｃ５が設けられ、８個の不良メモリセルＦ
１１〜Ｆ１８が存在しているメモリセルアレイＭＡを考
える。ここで、メモリセルアレイＭＡにはロウラインｒ
０〜ｒ５を置換するための二本のスペアロウラインｓｒ
1，ｓｒ2と、コラムラインｃ０〜ｃ５を置換するための
二本のスペアコラムラインｓｃ1，ｓｃ2とが付設されて
いると仮定する。なお、メモリセルアレイＭＡ内に形成
され、あるいはスペアロウラインｓｒ1，ｓｒ2及びスペ
アコラムラインｓｃ1，ｓｃ2に接続された正常なメモリ
セルは図示していない。

【００３２】図２に示される場合には、同一行あるいは
同一列において最大二個の不良メモリセルが存在してお
り、上記のルールでは一意的に置換方法が決定されな
い。このような場合には、予め優先指定された方向につ
いてロウラインｒ０〜ｒ５あるいはコラムラインｃ０〜
ｃ５が、それぞれスペアロウラインｓｒ1，ｓｒ2あるい
はスペアコラムラインｓｃ1，ｓｃ2で置換された場合
に、異なるコラムラインｃ０〜ｃ５あるいはロウライン
ｒ０〜ｒ５に接続された被置換メモリセルの個数が最大
となるよう、すなわち救済される不良メモリセルの数が
最大となるように置換され、その後に他の方向について
置換が実行される。

【００３３】ここで、例えばロウ方向が予め優先指定さ
れた場合について具体的に説明する。

【００３４】ロウラインｒ０をスペアロウラインｓｒ
１，ｓｒ２の一方で置換すると、異なるコラムラインｃ
０，ｃ１に接続された二個の不良メモリセルＦ１１，Ｆ
１２が救済されることになる。なお、ロウラインｒ１を
スペアロウラインｓｒ１，ｓｒ２の一方で置換する場合
も同様である。

【００３５】これに対し、例えばロウラインｒ２をスペ
アロウラインｓｒ１，ｓｒ２の一方で置換すると、コラ
ムラインｃ４に接続された一個の不良メモリセルＦ１５
のみが救済されることになり、結果的にすべての不良メ
モリセルを救済することができなくなってしまう。な
お、ロウラインｒ３〜ｒ５をスペアロウラインｓｒ１，
ｓｒ２で置換する場合も同様である。

【００３６】従って、図２に示される場合においては、
ロウラインｒ２〜ｒ５よりもロウラインｒ０，ｒ１に対
して、スペアロウラインｓｒ１，ｓｒ２による置換を実
行しなければならない。

【００３７】そして、残りの不良メモリセルに対し、優
先指定されなかったコラム方向について上記と同様な置
換が実行される。すなわち、コラムラインｃ４，ｃ５が
スペアコラムラインｓｃ１，ｓｃ２で置換される。

【００３８】次に、図４に示されたステップＳ８におい
て、メモリセルアレイＭＡに付設されたスペアロウライ
ンｓｒ１，ｓｒ２及びスペアコラムラインｓｃ１，ｓｃ
２が全て置換済みであるか否かを判断し、全て置換済み
であると判断された場合にはステップＳ９へ進み、未置
換のラインがあると判断された場合にはステップＳ１へ
戻る。

【００３９】そして、ステップＳ９においては、全ての
不良メモリセルが救済されたか否かを判断し、全ての不
良メモリセルが救済されたと判断された場合にはメモリ
セルアレイＭＡの修復（リペア）が完了されたものとさ
れる。しかしながら、ステップＳ９において、全ての不
良メモリセルが救済されておらず、救済されていない不
良メモリセルが残存すると判断された場合には、該メモ
リセルは修復不可能なものとされる。 [実施の形態１]上記のようなメモリセルの置換方法は、
図５に示されるようなレジスタ群２０を半導体記憶装置
に備えることにより実現できる。なお、以下においては
便宜上、図１及び図２に示されるように、メモリセルア
レイＭＡにスペアロウライン及びスペアコラムラインが
それぞれ二本付設された半導体記憶装置について説明す
る。

【００４０】図５に示されるように、レジスタ群２０は
ロウ系のレジスタ１〜６とコラム系のレジスタ７〜１２
とを含む。そして、ロウ系のレジスタ１〜６はそれぞれ
同様な構成を有し、レジスタ１は不良メモリセルのロウ
アドレスｒａ及びコラムアドレスＡ０，Ａ１を格納し、
レジスタ２は不良メモリセルのロウアドレスｒｂ及びコ
ラムアドレスＢ０，Ｂ１を格納し、レジスタ３は不良メ
モリセルのロウアドレスｒｃ及びコラムアドレスＣ０，
Ｃ１を格納し、レジスタ４は不良メモリセルのロウアド
レスｒｄ及びコラムアドレスＤ０，Ｄ１を格納し、レジ
スタ５は不良メモリセルのロウアドレスｒｅ及びコラム
アドレスＥ０，Ｅ１を格納し、レジスタ６は不良メモリ
セルのロウアドレスｒｆ及びコラムアドレスＦ０，Ｆ１
を格納する。すなわち、各レジスタ１〜６は同一行に複
数存在する不良メモリセルに対して、該不良メモリセル
が有する異なった二つのコラムアドレスまで格納できる
ものとされる。なお、上記各レジスタ１〜６はコラムア
ドレスＡ０〜Ｆ１の代わりに、対応するコラムラインを
特定するポインタを格納するものとしても良い。

【００４１】一方、コラム系のレジスタ７〜１２もそれ
ぞれ同様な構成を有し、レジスタ７は不良メモリセルの
コラムアドレスｃａ及びロウアドレスＧ０，Ｇ１を格納
し、レジスタ８は不良メモリセルのコラムアドレスｃｂ
及びロウアドレスＨ０，Ｈ１を格納し、レジスタ９は不
良メモリセルのコラムアドレスｃｃ及びロウアドレスＩ
０，Ｉ１を格納し、レジスタ１０は不良メモリセルのコ
ラムアドレスｃｄ及びロウアドレスＪ０，Ｊ１を格納
し、レジスタ１１は不良メモリセルのコラムアドレスｃ
ｅ及びロウアドレスＫ０，Ｋ１を格納し、レジスタ１２
は不良メモリセルのコラムアドレスｃｆ及びロウアドレ
スＬ０，Ｌ１を格納する。すなわち、各レジスタ７〜１
２は同一列に複数存在する不良メモリセルに対して、該
不良メモリセルが有する異なった二つのロウアドレスま
で格納できるものとされる。なお、上記各レジスタ７〜
１２はロウアドレスＧ０〜Ｌ１の代わりに、対応するロ
ウラインを特定するポインタを格納するものとしても良
い。

【００４２】ここでは最初に、メモリセルアレイＭＡの
中に図１に示された不良が発生している場合における、
上記レジスタ群２０を用いた置換動作を説明する。本実
施の形態１に係る半導体記憶装置は、まずロウアドレス
ｒ０を有する不良メモリセルをサーチし、不良メモリセ
ルＦ２，Ｆ８のコラムアドレスｃ１，ｃ３を取得する。
そして、図６に示されるように、レジスタ１にはロウア
ドレスｒ０と二つのコラムアドレスｃ１，ｃ３が格納さ
れ、それに対応してレジスタ７にはコラムアドレスｃ１
とロウアドレスｒ０、レジスタ８にはコラムアドレスｃ
３とロウアドレスｒ０がそれぞれ格納される。

【００４３】次に、本半導体記憶装置はロウアドレスｒ
１を有する不良メモリセルをサーチし、不良メモリセル
Ｆ１，Ｆ５，Ｆ７，Ｆ９のコラムアドレスｃ０，ｃ２，
ｃ３，ｃ４を取得する。そして、ロウアドレスｒ１が格
納されるレジスタ２には二つのコラムアドレスｃ０，ｃ
２が格納され、それに対応してレジスタ９にはコラムア
ドレスｃ０及びロウアドレスｒ１が、レジスタ１０には
コラムアドレスｃ２及びロウアドレスｒ１がそれぞれ格
納される。

【００４４】しかしながら、不良メモリセルＦ７に対応
するコラムアドレスｃ３は、ロウアドレスｒ１と共に既
に二つのコラムアドレスｃ０，ｃ２を格納しているレジ
スタ２へ格納することはできない。これにより、ロウア
ドレスｒ１を有するロウラインは、例えばスペアロウラ
インｓｒ１で置換される。

【００４５】そして、該置換により未使用のスペアロウ
ラインが一本減ることに対応して、図７に示されるよう
に各レジスタ７〜１２において、一方のロウアドレス格
納領域がマスクされると共に、置換されることが決定さ
れたロウアドレスｒ１を格納するレジスタ２のロウアド
レス格納領域がマスクされる。さらに、スペアロウライ
ンと直交するコラム方向のアドレス（コラムアドレス）
に対応して備えられた二つのレジスタ１１，１２がマス
クされる。

【００４６】次に、本実施の形態１に係る半導体記憶装
置は、ロウアドレスｒ２を有する不良メモリアドレスを
サーチし、不良メモリセルＦ４，Ｆ６に対応するコラム
アドレスｃ２，ｃ３を取得する。そして、図８に示され
るように、レジスタ３にロウアドレスｒ２及びコラムア
ドレスｃ２を格納すると共に、それに対応してレジスタ
９へコラムアドレスｃ２及びロウアドレスｒ２を格納す
る。

【００４７】しかしながら、不良メモリセルＦ６に対応
するロウアドレスｒ２及びコラムアドレスｃ３をレジス
タ群２０に格納しようとしても、レジスタ８のロウアド
レス格納領域は既に一つマスクされているため、もはや
格納することができない。これにより、コラムアドレス
ｃ３に対応するコラムラインが、例えばスペアコラムラ
インｓｃ１に置換されることが決定される。そして、図
９に示されるように、各レジスタ１〜６において一方の
コラムアドレス格納領域がマスクされると共に、コラム
アドレスｃ３を格納するレジスタ８のコラムアドレス格
納領域がマスクされる。さらに、スペアコラムラインと
直交するロウ方向のアドレス（ロウアドレス）に対応し
て備えられた二つのレジスタ５，６がマスクされる。

【００４８】次に、本実施の形態１に係る半導体記憶装
置は、ロウアドレスｒ３を有する不良メモリアドレスを
サーチし、不良メモリセルＦ３に対応するコラムアドレ
スｃ２を取得する。しかしながら、ロウアドレスｒ３及
びコラムアドレスｃ２をレジスタ群２０に格納しようと
しても、レジスタ９のロウアドレス格納領域は既に一つ
マスクされているため、もはや格納することができな
い。これにより、コラムアドレスｃ２に対応するコラム
ラインが、例えばスペアコラムラインｓｃ２に置換され
ることが決定される。そして、図１０に示されるよう
に、各レジスタ１〜６において他方のコラムアドレス格
納領域がマスクされると共に、コラムアドレスｃ２を格
納するレジスタ９のコラムアドレス格納領域がマスクさ
れる。さらに、スペアコラムラインと直交するロウ方向
のアドレス（ロウアドレス）に対応して備えられた二つ
のレジスタ３，４がマスクされる。

【００４９】以上より、本実施の形態１に係る半導体記
憶装置によれば、一つのロウアドレス格納領域に対して
スペアコラムラインの数だけコラムアドレス格納領域が
設けられたレジスタ１〜６と、一つのコラムアドレス格
納領域に対してスペアロウラインの数だけロウアドレス
格納領域が設けられたレジスタ７〜１２とを含むレジス
タ群２０を用いることによって、メモリセルアレイＭＡ
に対応して不良メモリセルの位置を記憶する従来のフェ
イルメモリを備える必要がなくなるため、回路規模を格
段に低減することができる。

【００５０】なお、上記においては、ロウアドレスｒ０
〜ｒ３を順にインクリメントしつつ行方向に不良メモリ
アドレスをサーチして行く方法を説明したが、その逆に
コラムアドレスｃ０〜ｃ４を順にインクリメントしつつ
列方向に不良メモリアドレスをサーチして行っても良
い。

【００５１】以下において、メモリセルアレイＭＡの中
に図２に示された不良が発生している場合における、上
記レジスタ群２０を用いた置換動作を説明する。上記と
同様に、不良メモリセルＦ１１〜Ｆ１８が順次サーチさ
れ、得られた該不良メモリセルＦ１１〜Ｆ１８のロウア
ドレス及びコラムアドレスが、図１１に示されるように
レジスタ１〜１２に格納される。

【００５２】ここで、例えばロウアドレスｒ０を有する
ロウラインをスペアロウラインで置換すると、不良メモ
リセルＦ１１，Ｆ１２が救済される。このとき、図１１
に示されるように、コラムアドレスｃ０，ｃ１に対応す
るレジスタ７，８にはロウアドレスｒ０のみが格納され
ているため、上記置換によってロウアドレスｒ０及びコ
ラムアドレスｃ０，ｃ１に関するリペアが完了すること
になる。また、同様にロウアドレスｒ１を有するロウラ
インを他のスペアロウラインで置換すると、不良メモリ
セルＦ１３，Ｆ１４が救済されるが、この場合にはロウ
アドレスｒ１及びコラムアドレスｃ２，ｃ３に関するリ
ペアが完了することになる。

【００５３】一方、コラムアドレスｃ４を有するコラム
ラインをスペアコラムラインで置換すると、不良メモリ
セルＦ１５，Ｆ１６が救済されるが、図１１に示された
レジスタ３，４にはコラムアドレスｃ４のみが格納され
るため、該置換によりコラムアドレスｃ４及びロウアド
レスｒ２，ｒ３に関するリペアが完了することになる。
また、同様にコラムアドレスｃ５を有するコラムライン
を他のスペアコラムラインで置換すると、コラムアドレ
スｃ５及びロウアドレスｒ４，ｒ５に関するリペアが完
了する。以上より、上記のような置換方法によれば、全
ての行及び列について不良メモリセルの置換が実現され
る。

【００５４】しかしながら、図１１に示されるように、
レジスタ１にはコラムアドレスｃ０のみならずコラムア
ドレスｃ１が格納されるため、例えばコラムアドレスｃ
０を有するコラムラインをスペアコラムラインで置換し
た場合には、コラムアドレスｃ０に関してはリペアが完
了するものの、行方向においてはリペアを完了させるこ
とのできるロウアドレスが存在しない。従って、依然と
してロウアドレスｒ０〜ｒ５に不良アドレスが存在する
ことになり、結果として残りのスペアコラムラインと二
本のスペアロウラインｓｒ１，ｓｒ２によって全ての不
良メモリセルを置換することができないことになる。こ
のことは、一本のスペアコラムラインを用いた置換を実
行したとき、ロウアドレスに対応して備えられたレジス
タ１〜６のうち２個のレジスタを上記のようにはマスク
できないことから容易に判断される。

【００５５】なお、上記の置換方法では行方向及び列方
向のいずれか一方を優先し、レジスタ群２０に格納され
たアドレスを参照した結果該方向の置換によっては全て
の不良メモリセルが置換されない場合には、他方向にお
ける置換が試行される。そして、両方向における該置換
によっても救済されない不良メモリセルが残存してしま
う場合にはリペア不能と判断される。

【００５６】次に、図１及び図２に示されたメモリセル
アレイＭＡが行及び列方向に複数並置され、スペアロウ
ライン及びスペアコラムラインが該複数のメモリセルア
レイＭＡに共有された半導体記憶装置について説明す
る。

【００５７】図１２は、メモリセルアレイＭＡが４×４
のマトリクス状に配置され、スペアロウラインｓｒ１〜
ｓｒ８及びスペアコラムラインｓｃ１〜ｓｃ８が共有さ
れる半導体記憶装置の構成を示す。すなわち、図１２に
示されるように、同一行に配置されたメモリセルアレイ
ＭＡを含む各ロウブロックＲＢ１〜ＲＢ４においてスペ
アロウラインｓｒ１〜ｓｒ８が共有され、同一列に配置
されたメモリセルアレイＭＡを含む各コラムブロックＣ
Ｂ１〜ＣＢ４においてスペアコラムラインｓｃ１〜ｓｃ
８がそれぞれ共有される。

【００５８】上記のような半導体記憶装置では、まず最
小単位であるメモリセルアレイＭＡ毎に、上記図３に示
されたステップＳ１からステップＳ５までの動作が実行
される。そして次に、上記ロウブロックＲＢ１〜ＲＢ４
あるいはコラムブロックＣＢ１〜ＣＢ４がそれぞれ一つ
のメモリセルアレイＭＡであると見なして、上記ステッ
プＳ１からステップＳ９までの動作が実行される。な
お、図１２に示された半導体記憶装置においては、図５
に示されたレジスタ群２０は最小単位であるメモリセル
アレイＭＡ毎に必要とされる。

【００５９】次に、図１３を参照しつつ、上記置換動作
を並列実行する半導体記憶装置について説明する。

【００６０】図１３に示された半導体記憶装置はパター
ン発生器２１と、パターン発生器２１に並列接続された
複数のメモリブロック２３とを備え、各メモリブロック
２３はメモリ３２と期待値比較回路２５、リペアサーチ
ブロック２７及びリペアレジスタ３７を含む。

【００６１】ここで、各メモリ３２はパターン発生器２
１及びリペアレジスタ３７に接続され、各期待値比較回
路２５はメモリ３２及びパターン発生器２１に接続され
る。また、各リペアサーチブロック２７は期待値比較回
路２５及びパターン発生器２１に接続され、リペアレジ
スタ３７はリペアサーチブロック２７に接続される。

【００６２】上記のような構成を有する半導体記憶装置
においては、メモリ３２に含まれる不良メモリセルを検
出するためパターン発生器２１により発生されたテスト
パターン信号がメモリ３２へ供給される。そして、期待
値比較回路２５は、メモリ３２を構成する各メモリセル
より出力されたデータとパターン発生器２１から供給さ
れたテスト結果の期待値データとを比較し、比較結果に
応じたデータをリペアサーチブロック２７へ供給する。

【００６３】また、リペアサーチブロック２７は、パタ
ーン発生器２１から供給されるテストパターン信号と期
待値比較回路２５から供給されるデータとに応じて不良
メモリセルを特定し、該不良メモリセルに対して上記の
置換方法を適用する。そして、置換方法が決定された段
階で、該置換を実行するための設定データをリペアレジ
スタ３７へ格納する。これによって、メモリ３２に含ま
れた不良メモリセルが救済される。

【００６４】図１４は、リペアサーチブロック２７の構
成を示すブロック図である。図１４に示されるように、
リペアサーチブロック２７はフェイルアドレスバッファ
４０と前段置換部２７Ａ、後段置換部２７Ｂ及びコント
ローラ４５を備える。そして、前段置換部２７Ａはアド
レス比較回路４１とフェイルアドレスレジスタ４２を含
み、後段置換部２７Ｂはアドレス比較回路４３とランダ
ムアクセスメモリ（ＲＡＭ）により構成されるフェイル
アドレスバックアップレジスタ４４とを含む。ここで、
前段置換部２７Ａは図３に示されたステップＳ１からス
テップＳ５までの動作を実行し、後段置換部２７Ｂは図
３及び図４に示されたステップＳ６からステップＳ９ま
での動作を実行する。

【００６５】そして、フェイルアドレスバッファ４０は
期待値比較回路２５及びパターン発生器２１に接続さ
れ、前段置換部２７Ａはフェイルアドレスバッファ４０
に接続される。また、後段置換部２７Ｂは前段置換部２
７Ａに接続され、前段置換部２７Ａ及び後段置換部２７
Ｂは共にコントローラ４５により制御される。さらに、
フェイルアドレスレジスタ４２はフェイルアドレスバッ
ファ４０に接続され、アドレス比較回路４１はフェイル
アドレスレジスタ４２に接続される。

【００６６】また、フェイルアドレスバックアップレジ
スタ４４はフェイルアドレスレジスタ４２に接続され、
アドレス比較回路４３はフェイルアドレスバックアップ
レジスタ４４に接続される。そして、フェイルアドレス
レジスタ４２及びフェイルアドレスバックアップレジス
タ４４がコントローラ４５により制御される。なお、フ
ェイルアドレスバックアップレジスタ４４はリペアレジ
スタ３７に接続される。

【００６７】上記のような構成を有するリペアサーチブ
ロック２７は、パターン発生器２１から供給されるテス
トパターン信号と期待値比較回路２５から供給されるデ
ータとをフェイルアドレスバッファ４０を介してフェイ
ルアドレスレジスタ４２に取り込む。このとき、コント
ローラ４５はフェイルアドレスレジスタ４２に取り込ま
れたデータを参照して不良メモリセルのアドレスを特定
し、アドレス比較回路４１に対して該アドレスが既に置
換対象とされているアドレスであるか否かを判別させ
る。そして、該判別の結果として新たな置換対象とされ
るメモリセルのアドレスがフェイルアドレスレジスタ４
２に格納される。

【００６８】一方、コントローラ４５はフェイルアドレ
スレジスタ４２に格納されたアドレスによって指定され
る不良なメモリセルを置換対象として、図３に示された
ステップＳ１からステップＳ５までの動作を実行する。
そして、フェイルアドレスレジスタ４２は、ステップＳ
５までの動作が終了した後においても救済されていない
不良メモリセルのアドレスをフェイルアドレスバックア
ップレジスタ４４へ供給する。

【００６９】コントローラ４５はアドレス比較回路４３
に対して、フェイルアドレスバックアップレジスタ４４
へ供給されたアドレスが既に置換対象とされているメモ
リセルを特定するものであるか否かを判別させ、既に置
換対象とされているメモリセルを特定するアドレスでな
い場合には該アドレスにより指定されるメモリセルを新
たな置換対象に加える。

【００７０】また、コントローラ４５は上記のようにし
て特定された不良メモリセルを置換対象として、図３及
び図４に示されたステップＳ６からステップＳ９までの
動作を実行する。そして、フェイルアドレスバックアッ
プレジスタ４４は決定された置換を実現するための設定
データをリペアレジスタ３７へ供給する。

【００７１】なお、テスト対象とするメモリ３２の分割
数が多い場合には、不良メモリセルのアドレスを多数記
憶する必要があるため、ゲート規模の大きなフェイルア
ドレスレジスタ４２が要求される。従って、このような
場合には一度にテストする領域を限定しつつ異なる該領
域毎に該テストを順次繰り返して実行し、ステップＳ５
まで動作した後に残存した不良メモリセルのアドレス
が、逐次フェイルアドレスバックアップレジスタ４４に
格納される。

【００７２】ここで、上記ステップＳ６からステップＳ
９までの動作はリアルタイムで実行する必要がないた
め、フェイルアドレスバックアップレジスタ４４に蓄積
されたデータに対して、該ステップを事後的に実行する
ことができる。

【００７３】このように、リペアサーチブロック２７を
前段置換部２７Ａと後段置換部２７Ｂとの二段構成と
し、フェイルアドレスバックアップレジスタ４４を容量
の大きなＲＡＭによって構成することにより、フェイル
アドレスレジスタ４２の回路規模を小さくして、ひいて
は半導体記憶装置全体の回路規模を低減することができ
る。

【００７４】なお、ステップＳ５まで動作した後に残存
した不良メモリセルのアドレスを外部出力し、上記ステ
ップＳ６以降の動作を外部の演算装置で実行しても良
い。

【００７５】以上より、本発明の実施の形態１に係る半
導体記憶装置によれば、外部テスタを用いることなくメ
モリセルを試験し、簡易な構成により効率的な置換を容
易かつ高速に実現することができる。

【００７６】また、一般的にシステムＬＳＩに内蔵され
るメモリは、全体として回路規模が大きいのみならず、
用途に応じた多数個の小容量メモリからなる。ここで、
回路規模及びテストコストに鑑みれば、該小容量のメモ
リが個別に冗長回路を有することは望ましくないもの
の、全容量を考えると置換を実行するための回路を持た
ない場合には歩留まりが低下してしまうという問題が生
じる。

【００７７】従って、図１３に示された半導体記憶装置
をシステムＬＳＩとして採用すれば、回路規模を抑えな
がらきめ細かな置換回路をチップ上に形成することがで
きる。 [実施の形態２]本発明に係る上記置換方法では、不良メ
モリセルを特定するアドレスを記憶するための大容量メ
モリが不要とされるため、システムＬＳＩ等に内蔵され
るプロセッサに上記置換方法を記述したプログラムを実
行させることによって実現することもできる。以下にお
いて、ソフトウェアにより上記置換方法を並列的に実行
する半導体記憶装置について説明する。

【００７８】図１５は、本発明の実施の形態２に係る半
導体記憶装置の構成を示すブロック図である。図１５に
示されるように、本実施の形態２に係る半導体記憶装置
はバス３６とバス３６に接続された複数のメモリ３２、
各メモリ３２に対応して設けられバス３６に接続された
複数のリペアレジスタ３７、及びバス３６に接続された
プロセッサ３８とを備える。

【００７９】ここで、上記プロセッサ３８は、複数のメ
モリ３２に対するデータの読み書きにより各メモリ３２
内における不良メモリセルの有無を自己診断すると共
に、図３及び図４に示された置換方法を記述したプログ
ラムを格納し、上記自己診断の結果を参照しつつ該プロ
グラムを実行する。

【００８０】ここで、上記プロセッサ３８は該プログラ
ムの実行により、各リペアレジスタ３７に格納された置
換のための設定データを自由に読み書きするため、自由
度の高い不良救済を並列的に実現することができる。

【００８１】以上より、本発明の実施の形態２に係る半
導体記憶装置によれば、ソフトウェアによって上記置換
方法を実現することにより、不良メモリセルをサーチす
るハード構成を不要なものとするため、システムＬＳＩ
等に内蔵される多種多様のメモリについて不良メモリセ
ルを救済する等といった複雑な置換動作を、回路規模を
増大させることなく容易に実現することができる。 [実施の形態３]大規模集積回路（ＬＳＩ）において、内
蔵されたメモリ内における不良のメモリセルが該集積回
路自身によってサーチされる場合には、該サーチ結果に
基づいて上記置換方法を実行することによりセルフリペ
アを実現することができる。以下において、該セルフリ
ペアを実現するシステムＬＳＩについて説明する。

【００８２】図１６は、本発明の実施の形態３に係るシ
ステムＬＳＩの構成を示すブロック図である。図１６に
示されるように、本システムＬＳＩ３０はビルトインセ
ルフテスト部（ＢＩＳＴ）３１とメモリ３２、及びビル
トインセルフリペア部（ＢＩＳＲ）３５を備える。そし
て、ＢＩＳＲ３５はリペアサーチブロック２７及びレジ
スタ３４を含む。

【００８３】ここで、ＢＩＳＴ３１とメモリ３２は相互
接続され、メモリ３２はレジスタ３４に接続される。ま
た、リペアサーチブロック２７はＢＩＳＴ３１に接続さ
れ、レジスタ３４はリペアサーチブロック２７に接続さ
れる。

【００８４】上記のような構成を有するシステムＬＳＩ
３０において、ＢＩＳＴ３１はメモリ３２に対してテス
ト信号ＳＴを供給すると共に、該テスト信号ＳＴに応じ
てメモリ３２から出力されるテスト結果信号ＳＲを受領
する。これより、ＢＩＳＴ３１は該テスト結果信号ＳＲ
に応じて、メモリ３２内に存在する不良メモリセルを特
定する。

【００８５】そして、リペアサーチブロック２７はＢＩ
ＳＴ３１から、例えば不良メモリセルのロウアドレス及
びコラムアドレス等の該不良メモリセルを特定する情報
を受領し、該情報に上記置換方法を適用する。従って、
リペアサーチブロック２７はメモリ３２内に存在する不
良メモリセルの分布に応じて最適な置換方法を見出し、
該置換を実行するための設定データをレジスタ３４へ供
給する。このとき、レジスタ３４はリペアサーチブロッ
ク２７から供給された設定データに応じて、メモリ３２
内に含まれた不良メモリセルをスペアメモリセルに置換
する。

【００８６】なお、レジスタ３４を用いることなく、リ
ペアサーチブロック２７から該設定データを直接メモリ
３２へ供給することによって、該置換を実行させるよう
な構成とすることもできる。

【００８７】また、上記のようなシステムＬＳＩ３０を
用いることによって、オンボード上での実動作レベルの
自己診断を実行させることができるため、該システムＬ
ＳＩ３０が組み込まれたシステム全体の信頼性を向上さ
せることができる。

【００８８】また、上記においては、フューズを利用す
ることによってレジスタ３４に設定するデータを決定す
るようにＢＩＳＲ３５を構成することもでき、この場合
にはリペアサーチブロック２７から供給されるデータに
応じて該フューズが切断される。

【００８９】図１７は、図１６に示されたシステムＬＳ
Ｉ３０の第一の変形例を示すブロック図である。図１７
に示されるように、システムＬＳＩ５０は図１６に示さ
れたリペアサーチブロック２７に含まれるフェイルアド
レスバッファ４０と前段置換部２７Ａ、及び前段置換部
２７Ａを制御するコントローラ４６を内蔵し、前段置換
部２７Ａに接続された後段置換部、すなわちフェイルア
ドレスバックアップメモリ４７とフェイルアドレスバッ
クアップメモリ４７を制御するプロセッサ４８はシステ
ムＬＳＩ５０の外部に配設する構成としても良い。

【００９０】上記において、コントローラ４６が図３に
示されたステップＳ１からステップＳ５までの動作を制
御し、プロセッサ４８が図３及び図４に示されたステッ
プＳ６からステップＳ９までの動作を制御する。そし
て、最終的に確定された置換を実行するための設定デー
タがフェイルアドレスバックアップメモリ４７からレジ
スタ３４へ供給される。

【００９１】一方、図１８に示されるように、システム
ＬＳＩ６０の外部において図３及び図４に示されたステ
ップＳ１からステップＳ９までの動作を実行するような
構成も考えられる。すなわち、図１６に示されたリペア
サーチブロック２７に含まれた構成要素の中でフェイル
アドレスバッファ４０をシステムＬＳＩ６０に内蔵する
と共に、フェイルアドレスバックアップメモリ５１及び
プロセッサ５２をシステムＬＳＩ６０の外部に配設して
も良い。

【００９２】ここで、フェイルアドレスバックアップメ
モリ５１はフェイルアドレスバッファ４０に接続され、
プロセッサ５２がフェイルアドレスバックアップメモリ
５１を制御する。また、フェイルアドレスバックアップ
メモリ５１はレジスタ３４に接続される。

【００９３】上記のような構成では、メモリ３２の一部
に対するテスト結果がフェイルアドレスバッファ４０を
介して外部のフェイルアドレスバックアップメモリ５１
に蓄積される。そして、プロセッサ５２はフェイルアド
レスバックアップメモリ５１に蓄積された該テスト結果
に応じて、図３及び図４に示されたステップＳ１からス
テップＳ９の動作を実行する。なお、最終的に確定され
た置換を実行するための設定データがフェイルアドレス
バックアップメモリ５１からレジスタ３４へ供給され
る。

【００９４】また、図１６に示されたシステムＬＳＩ３
０では、レジスタ３４がリペアサーチブロック２７に直
接接続されるが、リペアサーチブロック２７において生
成された設定データを、システムＬＳＩに内蔵されたプ
ロセッサの動作によりレジスタ３４へ供給するようにし
ても良い。

【００９５】図１９は、上記設定データをプロセッサ制
御するシステムＬＳＩの構成を示すブロック図である。
図１９に示されるように、システムＬＳＩ７０はメモリ
３２とＢＩＳＴ３１、ＢＩＳＲ７１、バス６３及びプロ
セッサ６２を備え、ＢＩＳＲ７１はフェイルアドレスバ
ッファ４０と前段置換部２７Ａ、後段置換部２７Ｂ、コ
ントローラ４５、リペアアドレスレジスタ６１及びレジ
スタ３４を含む。

【００９６】ここで、リペアアドレスレジスタ６１の入
力ノードは後段置換部２７Ｂに接続され、出力ノードは
バス６３に接続される。また、レジスタ３４の入力ノー
ド及びプロセッサ６２がそれぞれバス６３に接続され
る。

【００９７】上記のような構成を有するシステムＬＳＩ
７０では、コントローラ４５によって図３及び図４に示
されたステップＳ１からステップＳ９の動作が実行さ
れ、最終的に確定された置換を実行するための設定デー
タがリペアアドレスレジスタ６１に格納される。そし
て、プロセッサ６２は所定のタイミングにおいて、リペ
アアドレスレジスタ６１に格納された該設定データをバ
ス６３を介してレジスタ３４へ供給する。

【００９８】以上より、本発明の実施の形態３に係るシ
ステムＬＳＩによれば、回路規模を抑えつつ種々の内蔵
メモリにおける欠陥救済を実現することができる。

【００９９】

【発明の効果】本発明に係る半導体記憶装置とメモリセ
ル置換方法及び該方法を実現するためのプログラムによ
れば、簡易な構成により不良メモリセルの分布状態に応
じた最適な置換方法が一意的に決定され、効率的にメモ
リセルの欠陥が救済されるため、高速にメモリセルを修
復することができる。

【図面の簡単な説明】

【図1】本発明の実施の形態に係るメモリセル置換方法
の基本的な考え方を説明するための第一の図である。

【図２】本発明の実施の形態に係るメモリセル置換方法
の基本的な考え方を説明するための第二の図である。

【図３】本発明の実施の形態に係るメモリセル置換方法
を示すフローチャートである。

【図４】図３に示されたメモリセル置換方法を補完する
フローチャートである。

【図５】本発明の実施の形態１に係る半導体記憶装置に
含まれたレジスタ群の構成を示す図である。

【図６】図５に示されたレジスタ群の動作を説明する第
一の図である。

【図７】図５に示されたレジスタ群の動作を説明する第
二の図である。

【図８】図５に示されたレジスタ群の動作を説明する第
三の図である。

【図９】図５に示されたレジスタ群の動作を説明する第
四の図である。

【図１０】図５に示されたレジスタ群の動作を説明する
第五の図である。

【図１１】図５に示されたレジスタ群の動作を説明する
第六の図である。

【図１２】図１及び図２に示されたメモリセルアレイが
行及び列方向に並置された実施の形態１に係る半導体記
憶装置の動作を説明するための図である。

【図１３】本発明の実施の形態１に係る半導体記憶装置
の構成を示すブロック図である。

【図１４】図１３に示されたリペアサーチブロックの構
成を示すブロック図である。

【図１５】本発明の実施の形態２に係る半導体記憶装置
の構成を示すブロック図である。

【図１６】本発明の実施の形態３に係るシステムＬＳＩ
の構成を示すブロック図である。

【図１７】図１６に示されたシステムＬＳＩの第一の変
形例を示すブロック図である。

【図１８】図１６に示されたシステムＬＳＩの第二の変
形例を示すブロック図である。

【図１９】図１６に示されたシステムＬＳＩの第三の変
形例を示すブロック図である。

【符号の説明】

１〜１２レジスタ、２０レジスタ群、２１パター
ン発生器、２３メモリブロック、２５期待値比較回
路、２７リペアサーチブロック、２７Ａ前段置換
部、２７Ｂ後段置換部、３０，５０，６０，７０シ
ステムＬＳＩ、３１ビルトインセルフテスト部（ＢＩＳ
Ｔ）、３２メモリ、３４レジスタ、３５，７１ビ
ルトインセルフリペア部（ＢＩＳＲ）、３６，６３バ
ス、３７リペアレジスタ、３８，４８，５２，６２プ
ロセッサ、４０フェイルアドレスバッファ、４１，４
３アドレス比較回路、４２フェイルアドレスレジス
タ、４４フェイルアドレスバックアップレジスタ、４
５，４６コントローラ、４７，５１フェイルアドレ
スバックアップメモリ、６１リペアアドレスレジス
タ、ｓｃ1〜ｓｃ８スペアコラムライン、ｓｒ1〜ｓｒ
８スペアロウライン、Ｆ１〜Ｆ９不良メモリセル、
ＭＡメモリセルアレイ、ＣＢ１〜ＣＢ４コラムブロ
ック、ＲＢ１〜ＲＢ４ロウブロック。

Claims

【特許請求の範囲】

【請求項１】第一及び第二の方向にマトリクス状に配
列された複数のメモリセルと、前記第一の方向に配列さ
れた第一のスペアメモリセルと、前記第二の方向に配列
された第二のスペアメモリセルとを含む半導体記憶装置
であって、前記メモリセルの中で前記第一の方向に前記第二のスペ
アメモリセルのうち置換されていない列数を超える不良
メモリセルが並んでいるか否かを判断し、前記第一の方
向に前記第二のスペアメモリセルのうち置換されていな
い列数を超える前記不良メモリセルが並んでいると判断
されたときは前記第一のスペアメモリセルを用いて前記
不良メモリセルを置換すると共に、前記第二の方向に前
記第一のスペアメモリセルのうち置換されていない列数
を超える前記不良メモリセルが並んでいるか否かを判断
し、前記第二の方向に前記第一のスペアメモリセルのう
ち置換されていない列数を超える前記不良メモリセルが
並んでいると判断されたときは、前記第二のスペアメモ
リセルを用いて前記不良メモリセルを置換する制御手段
を備えたことを特徴とする半導体記憶装置。
【請求項２】前記制御手段は、残存する前記不良メモ
リセルを予め選択された前記第一のスペアメモリセルま
たは前記第二のスペアメモリセルのいずれか一方を用い
て救済数が最大となるように置換した後、さらに残存す
る前記不良メモリセルを未選択の前記第二のスペアメモ
リセルまたは前記第一のスペアメモリセルを用いて置換
する請求項１に記載の半導体記憶装置。
【請求項３】前記制御手段は、さらに残存する前記不
良メモリセルを前記第一のスペアメモリセルで置換した
場合に救済される前記メモリセルの前記第二の方向にお
ける第一の列数と、前記残存する不良メモリセルを前記
第二のスペアメモリセルで置換した場合に救済される前
記メモリセルの前記第一の方向における第二の列数とを
求め、求められた前記第一及び第二の列数の中で大きな
値を取る置換から優先的に実行する請求項１に記載の半
導体記憶装置。
【請求項４】前記複数のメモリセルからなるメモリセ
ルアレイが複数並設され、前記制御手段は各々の前記メ
モリセルアレイに対応して備えられたことを特徴とする
請求項１に記載の半導体記憶装置。
【請求項５】前記複数のメモリセルからなるメモリセ
ルアレイが複数並設され、前記制御手段は複数の前記メモリセルアレイに対してそ
れぞれ前記置換を実行する請求項１に記載の半導体記憶
装置。
【請求項６】前記複数のメモリセルを試験することに
より、前記複数のメモリセルの中に存在する前記不良メ
モリセルの位置を特定し、前記位置を示す情報を前記制
御手段へ供給するテスト手段をさらに備え、前記制御手段及び前記テスト手段は１チップ上に形成さ
れる請求項１に記載の半導体記憶装置。
【請求項７】第一及び第二の方向にマトリクス状に配
列された複数のメモリセルと、前記第一の方向に配列さ
れた第一のスペアメモリセル及び前記第二の方向に配列
された第二のスペアメモリセルを含む半導体記憶装置で
あって、前記第一の方向に配列された前記メモリセルの各列に対
応して、それぞれ前記第二のスペアメモリセルの列数だ
けの位置情報を記憶する第一の記憶手段と、前記第二の方向に配列された前記メモリセルの各列に対
応して、それぞれ前記第一のスペアメモリセルの列数だ
けの位置情報を記憶する第二の記憶手段と、前記複数のメモリセルの中で不良とされる前記メモリセ
ルの前記第一及び第二の方向における位置情報を前記第
一及び第二の記憶手段にそれぞれ記憶させ、前記第一の
記憶手段に記憶させる前記位置情報の数が前記第二のス
ペアメモリセルの列数を超えるときは前記第一のスペア
メモリセルによる置換を実行すると共に、前記第二の記
憶手段に記憶させる前記位置情報の数が前記第一のスペ
アメモリセルの列数を超えるときは前記第二のスペアメ
モリセルによる置換を実行する制御手段とを備えたこと
を特徴とする半導体記憶装置。
【請求項８】第一及び第二の方向にマトリクス状に配
列された複数のメモリセルの中に存在する不良メモリセ
ルを、前記第一の方向に配列された第一のスペアメモリ
セルあるいは前記第二の方向に配列された第二のスペア
メモリセルを用いて置換するメモリセル置換方法であっ
て、前記第一の方向に前記第二のスペアメモリセルのうち置
換されていない列数を超える前記不良メモリセルが並ん
でいるか否かを判断する第一のステップと、前記第一のステップにおいて、前記第一の方向に前記第
二のスペアメモリセルのうち置換されていない列数を超
える前記不良メモリセルが並んでいると判断されたとき
は、前記第一のスペアメモリセルを用いて前記不良メモ
リセルを置換する第二のステップと、前記第二の方向に前記第一のスペアメモリセルのうち置
換されていない列数を超える前記不良メモリセルが並ん
でいるか否かを判断する第三のステップと、前記第三のステップにおいて、前記第二の方向に前記第
一のスペアメモリセルのうち置換されていない列数を超
える前記不良メモリセルが並んでいると判断されたとき
は、前記第二のスペアメモリセルを用いて前記不良メモ
リセルを置換する第四のステップとを含むことを特徴と
するメモリセル置換方法。
【請求項９】前記第四のステップにおける前記置換後
において残存する前記不良メモリセルを、予め選択され
た前記第一のスペアメモリセルまたは前記第二のスペア
メモリセルのいずれか一方を用いて救済数が最大となる
ように置換する第五のステップと、さらに残存する前記不良メモリセルを、未選択の前記第
二のスペアメモリセルまたは前記第一のスペアメモリセ
ルを用いて置換する第六のステップとをさらに備えた請
求項８に記載のメモリセル置換方法。
【請求項１０】第一及び第二の方向にマトリクス状に
配列された複数のメモリセルの中に存在する不良メモリ
セルを、前記第一の方向に配列された第一のスペアメモ
リセルあるいは前記第二の方向に配列された第二のスペ
アメモリセルを用いて置換するためのプログラムであっ
て、前記プログラムはコンピュータに対して、前記第一の方向に前記第二のスペアメモリセルのうち置
換されていない列数を超える前記不良メモリセルが並ん
でいるか否かを判断させ、前記第一の方向に前記第二のスペアメモリセルのうち置
換されていない列数を超える前記不良メモリセルが並ん
でいると判断されたときは、前記第一のスペアメモリセ
ルを用いて前記不良メモリセルを置換させ、前記第二の方向に前記第一のスペアメモリセルのうち置
換されていない列数を超える前記不良メモリセルが並ん
でいるか否かを判断させ、前記第二の方向に前記第一のスペアメモリセルのうち置
換されていない列数を超える前記不良メモリセルが並ん
でいると判断されたときは、前記第二のスペアメモリセ
ルを用いて前記不良メモリセルを置換させることを特徴
とするプログラム。
【請求項１１】前記コンピュータに対して、さらに残存する前記不良メモリセルを、予め選択された前記第
一のスペアメモリセルまたは前記第二のスペアメモリセ
ルのいずれか一方を用いて救済数が最大となるように置
換させ、さらに残存する前記不良メモリセルを、未選択の前記第
二のスペアメモリセルまたは前記第一のスペアメモリセ
ルを用いて置換させる請求項１０に記載のプログラム。