JP2006286141A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリテストを中断せずに不良メモリセルを救済する。
【解決手段】半導体記憶装置は、複数のメモリブロック１０２を有するメモリセルアレイ１０１と、複数のメモリブロック１０２に対応して夫々設けられ、且つ不良メモリセルと置換される複数の冗長部１０５と、メモリセルアレイ１０１のテストを行い、且つ不良データを出力するテスト回路２００と、不良データを一時的に記憶する第１及び第２記憶回路３０１と、第１及び第２記憶回路に不良データを交互に書き込む第１書き込み回路と、第１及び第２記憶回路から不良データを交互に読み出す第１読み出し回路と、複数のメモリブロック１０２に対応して設けられ、且つ不良データを記憶する複数の第３記憶回路３０９と、不良が発生したメモリブロック１０２に対応する第３記憶回路に、第１読み出し回路により読み出された不良データを書き込む第２書き込み回路とを含む。
【選択図】 図５

Description

本発明は、半導体記憶装置に係り、ＢＩＳＴ（Built-In Self Test）回路を備えた半導体記憶装置に関する。
近年、ＬＳＩ（Large-Scale Integrated Circuit）の大規模化により、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）等の大容量メモリを搭載した半導体記憶装置が開発されている。このような半導体記憶装置は、ＢＩＳＴ回路を備えている。
ＢＩＳＴ回路とは、従来、メモリテスタで行っていた半導体記憶装置の試験機能を同一チップ上に回路として組み込んだもので、チップ内のデバイスに対してテストパターン（メモリ制御信号、テストアドレスデータ及び書き込みデータ等）を入力したり、チップ内のデバイスから読み出されるデータを比較しパス／フェイル判定できる機能を有するものである。
一方、エレクトリカルフューズ（e-fuse）は、メモリの救済に従来用いられてきたオプティカルフューズ（o-fuse）に代わるものとして近年メモリデバイスのリダンダンシに利用され始めている。e-fuseを用いる利点としては、o-fuseではレーザー等によるフューズ切断を必要としていた作業が不要となり、ウエハだけではなくパッケージング後でもテスター等を用いて救済が可能となることや、将来的にはo-fuseに比べてチップ面積を小さくできる。
現在は全面的にo-fuseの代わりにe-fuseを用いているメモリデバイスもあるが、o-fuseとe-fuseとのそれぞれの利点を利用したo-fuse／e-fuse併用のメモリデバイスも多く存在する。o-fuse／e-fuse併用のメモリデバイスでは、ウエハテスト時のメインの救済をo-fuseに担当させ、アセンブリ後のパッケージテストにおいて発生する２次的なテスト不良をe-fuseに担当させリダンダンシしている。
ところが、チップの外（例えばメモリテスタ）にその情報を蓄えておくための記憶媒体がない場合、ＢＩＳＴ回路によるテスト時に不良アドレスが出力される毎にテストを終了し、e-fuseを用いて救済してその後テストを再開することが必要となる。当然、パス／フェイル判定するだけのテストに比べてテスト時間が長くなりテストコストの上昇につながる。
さらに、ＢＩＳＴ回路は、通常何種類ものメモリテストを行う。また、１種類のメモリテストの間に、各メモリセルに対して何度もデータを書き込み及び読み出しする場合がある。よって、一連のＢＩＳＴ回路によるメモリテストにおいて、同じ不良アドレスが出力される可能性が高い。これにより、テスト時間がさらに長くなってしまう。
この種の関連技術として、不良データを蓄積する記憶容量を低減する技術が開示されている（特許文献１参照）。
特開２００２−１８４１９７号公報
本発明は、メモリテスト時間を低減することができ、且つメモリテストを中断せずに不良メモリセルを救済することが可能な半導体記憶装置を提供することを目的とする。
本発明の一視点に係る半導体記憶装置は、複数のメモリブロックを有し、各メモリブロックは、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のメモリブロックに対応して夫々設けられ、且つ不良メモリセルと置換される複数の冗長部と、前記メモリセルアレイのテストを行い、且つ不良データを出力するテスト回路と、前記不良データを一時的に記憶する第１及び第２記憶回路と、前記第１及び第２記憶回路に前記不良データを交互に書き込む第１書き込み回路と、前記第１及び第２記憶回路から前記不良データを交互に読み出す第１読み出し回路と、前記複数のメモリブロックに対応して設けられ、且つ前記不良データを記憶する複数の第３記憶回路と、不良が発生したメモリブロックに対応する第３記憶回路に、前記第１読み出し回路により読み出された不良データを書き込む第２書き込み回路とを具備する。
本発明によれば、メモリテスト時間を低減することができ、且つメモリテストを中断せずに不良メモリセルを救済することが可能な半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。半導体記憶装置は、メモリ部１００、ＢＩＳＴ回路２００及び不良アドレス記憶部３００を備えている。この半導体記憶装置は、メモリ部１００、ＢＩＳＴ回路２００及び不良アドレス記憶部３００が同一基板上に実装された半導体集積回路により構成されている。
メモリ部１００は、メモリとして機能するブロックを表し、メモリセルアレイ１０１、ロウデコーダ、カラムデコーダ及びセンスアンプ回路等を有する。本実施形態では、メモリ部１００は、例えばＤＲＡＭにより構成されている。
さらに、メモリ部１００は、リダンダンシ回路を備えている。リダンダンシ回路は、不良メモリセルが存在するメモリセルアレイを救済するために、メモリセルアレイ１０１内の不良メモリセルと置き換えられる。この際、不良メモリセルとリダンダンシ回路との接続を変えるために、オプティカルフューズ（以下、o-fuseという）とエレクトリカルフューズ（以下、e-fuseという）とが用いられる。
o-fuseとは、レーザー等を用いて光学的にフューズを切断したか否かにより導通と非導通とを切り替えるものである。o-fuseは、例えば金属により構成される。e-fuseとは、電気的にフューズを切断したか否かにより導通と非導通とを切り替えるものである。e-fuseは、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成される。
e-fuseを用いる利点としては、o-fuseではレーザー等によるフューズ切断を必要としていた作業が不要となり、ウエハだけではなくパッケージング後でもテスター等を用いて救済が可能となることや、o-fuseに比べてチップ面積を小さくできる。
ここで、半導体記憶装置の出荷テストの一例について説明する。図２は、出荷テストの一例を示すフローチャートである。
先ず、ウエハに対してプリフューズ（Pre-fuse）テストを行う（ステップ２ａ）。プリフューズテストとは、不良メモリセルをリダンダンシ回路で救済して良品とするためのテストである。次に、不良メモリセルをリダンダンシ回路で置き換えるために、o-fuseをレーザーにより切断する（ステップ２ｂ）。
次に、ウエハに対してポストフューズ（Post-fuse）テストを行う（ステップ２ｃ）。ポストフューズテストとは、リダンダンシ後に不良メモリセルを検出し不良品として選別するためのテストである。
次に、ウエハをダイシングし、ダイシングされたチップをパッケージングする（ステップ２ｄ）。次に、パッケージングされた半導体記憶装置に対して最終テストを行う（ステップ２ｅ）。
次に、不良メモリセルをリダンダンシ回路で置き換えるために、e-fuseを切断する（ステップ２ｆ）。本実施形態では、ウエハ状態でのテストにより検出した不良メモリセルの救済をo-fuseで行う。そして、パッケージング後のテストにより検出された２次的な不良メモリセルの救済を、テスター等を用いて簡単に切断できるe-fuseで行う。
図３は、図１に示したメモリ部１００の構成を示す概略図である。なお、周辺回路（デコーダ及びセンスアンプ回路等）は、図示を省略している。
メモリセルアレイ１０１は、マトリクス状に配置された複数のメモリセルＭＣにより構成されている。メモリセルアレイ１０１には、複数のビット線対ＢＬ０〜ＢＬｍ，／ＢＬ０〜／ＢＬｍが配設されている。また、メモリセルアレイ１０１には、複数のワード線ＷＬ０〜ＷＬｎが配設されている。
メモリ部１００が備えるメモリセルアレイ１０１は、救済単位ごとに複数のブロック１０２（以下、救済単位ブロックという）に分割されている。
各救済単位ブロック１０２には、o-fuseを有し且つ救済単位内の１カラム（救済単位内の１つのビット線対ＢＬ，／ＢＬと、このビット線対ＢＬ，／ＢＬに接続されたメモリセルとからなる）と同じ構成を有するリダンダンシ回路１０３（以下、スペアカラム（o-fuse）という）が設けられている。スペアカラム（o-fuse）１０３には、救済単位ブロック１０２に配設された複数のワード線ＷＬが接続されている。
また、各救済単位ブロック１０２には、o-fuseを有し且つ１ロウ（１つのワード線ＷＬと、このワード線ＷＬに接続されたメモリセルとからなる）と同じ構成を有するリダンダンシ回路１０４（以下、スペアロウ（o-fuse）という）が設けられている。スペアロウ（o-fuse）１０４には、救済単位ブロック１０２に配設された複数のビット線対ＢＬ，／ＢＬが接続されている。
また、各救済単位ブロック１０２には、e-fuseを有し且つ１ロウと同じ構成を有するリダンダンシ回路１０５（以下、スペアロウ（e-fuse）という）が設けられている。スペアロウ（e-fuse）１０５には、救済単位ブロック１０２に配設された複数のビット線対ＢＬ，／ＢＬが接続されている。
スペアロウ或いはスペアカラムの本数は、通常、正規ロウ或いは正規カラムの本数に比べてかなり少ない。スペアの数を多くすれば救済能力は向上するがチップ面積が大きくなることから、スペアロウ或いはスペアカラムの本数は正規ロウ或いは正規カラムの本数に比べて数倍から数十倍少ない。
更にメインの救済をo-fuseに任せ、e-fuseを２次的な救済として用いている本実施形態の場合、１つの救済単位に必要なe-fuseは更に少なくて済み、ロウとカラムとのどちらか一方のスペアで対応可能な場合が多い。本実施形態では、e-fuseを救済単位あたり１つ割り当てる構成を例に説明する。
次に、ＢＩＳＴ回路２００の一例について説明する。図４は、図１に示したＢＩＳＴ回路２００の構成を示すブロック図である。ＢＩＳＴ回路２００は、最初にロウ方向にスキャン（すなわち、ロウアドレスデータをインクリメント或いはディクリメント）し、次にカラムアドレスデータをインクリメント或いはディクリメントするロウファーストスキャン方式と、最初にカラム方向にスキャン（すなわち、カラムアドレスデータをインクリメント或いはディクリメント）し、次にロウアドレスデータをインクリメント或いはディクリメントするカラムファーストスキャン方式との２種類のスキャン方式を実行することができる。
さらに、ＢＩＳＴ回路は、何種類ものメモリテストを実行する。これにより、ＢＩＳＴ回路は、不良メモリセルの検出をより正確に行うことができる。
ＢＩＳＴ回路２００は、テスト制御回路２０１と、アドレス発生回路２０２と、データ発生回路２０３と、メモリ制御信号発生回路２０４と、比較回路２０５と、期待値発生回路２０６とを備えている。
アドレス発生回路２０２は、テストアドレスデータを発生する。ロウファーストスキャン方式では、アドレス発生回路２０２は、ロウアドレスデータをインクリメント或いはディクリメントし、次にカラムアドレスデータをインクリメント或いはディクリメントする。
カラムファーストスキャン方式では、アドレス発生回路２０２は、カラムアドレスデータをインクリメント或いはディクリメントし、次にロウアドレスデータをインクリメント或いはディクリメントする。ユーザは、ロウファーストスキャン方式とカラムファーストスキャン方式とを任意に選択可能である。このテストアドレスデータは、メモリ部１００に供給される。
データ発生回路２０３は、テストデータを発生する。このテストデータは、メモリ部１００に供給される。メモリ制御信号発生回路２０４は、メモリ部１００のテストを制御するためのメモリ制御信号を発生する。このメモリ制御信号は、メモリ部１００に供給される。
比較回路２０５は、メモリ部１００から読み出されたリードデータと、期待値発生回路２０６が発生した期待値とを比較する。そして、比較回路２０５は、ビットの良否を判定する。
テスト制御回路２０１は、ＢＩＳＴ回路２００内の各回路を制御する。また、テスト制御回路２０１は、テストアドレスデータと不良アドレスデータとを不良アドレス記憶部３００に供給する。この不良アドレスデータは、不良ビットが発生した救済単位ブロックのブロックアドレスと、救済単位ブロック内の不良ロウアドレスとを含む。なお、e-fuseのリダンダンシ回路がスペアカラムである場合、不良アドレスデータは、救済単位ブロック内の不良カラムアドレスから構成される。
次に、不良アドレス記憶部３００について説明する。図５は、図１に示した不良アドレス記憶部３００の構成を示すブロック図である。不良アドレス記憶部３００は、テンポラリレジスタ３０１と、制御回路３０４と、ブロックデコーダ３０５と、比較回路３０６と、ＡＮＤ回路３０７と、複数のＡＮＤ回路３０８と、フューズレジスタ３０９とを備えている。
テンポラリレジスタ３０１は、テンポラリレジスタ＿Ａとテンポラリレジスタ＿Ｂとを備えている。テンポラリレジスタ＿Ａは、不良が発生した救済単位ブロックのアドレスを示すブロックアドレスを記憶するブロックアドレス記憶回路３０２と、救済単位ブロック内の不良ビットのロウアドレスを示す不良ロウアドレスを記憶する不良ビット記憶回路３０３とを備えている。テンポラリレジスタ＿Ｂは、テンポラリレジスタ＿Ａと同じ構成である。
フューズレジスタ３０９は、救済単位ブロック数に対応した複数のe-fuseレジスタ３１０を備えている。フューズレジスタ３０９は、救済単位ブロック毎に不良ロウアドレスを記憶する。
ブロックデコーダ３０５は、ブロックアドレスをデコードし、このデコード結果に基づいてe-fuseレジスタ３１０を選択する。
比較回路３０６は、テンポラリレジスタ３０１に記憶された不良ロウアドレスと、この不良ロウアドレスに対応する救済単位ブロックのe-fuseレジスタ３１０に記憶された不良ロウアドレスとを比較する。そして、テンポラリレジスタ３０１に記憶された不良ロウアドレスがe-fuseレジスタ３１０に既存しているか否かを判定する。
制御回路３０４は、テンポラリレジスタ３０１とフューズレジスタ３０９との制御を行う。図６は、図５に示した制御回路３０４の構成を示すブロック図である。
制御回路３０４は、第１書き込み回路３０４ａと、第２書き込み回路３０４ｂと、第１読み出し回路３０４ｃと、第２読み出し回路３０４ｄと、テストアドレス判定回路３０４ｅと、救済判定回路３０４ｆと、データ判定回路３０４ｇと、消去回路３０４ｈとを備えている。
第１書き込み回路３０４ａは、ＢＩＳＴ回路２００から出力された不良アドレスデータをテンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに書き込む。第２書き込み回路３０４ｂは、テンポラリレジスタに記憶された不良ロウアドレスをe-fuseレジスタ３１０に書き込む。
第１読み出し回路３０４ｃは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに記憶された不良アドレスデータを読み出す。第２読み出し回路３０４ｄは、e-fuseレジスタ３１０から不良ロウアドレスを読み出す。
テストアドレス判定回路３０４ｅは、ＢＩＳＴ回路２００が生成したテストアドレスデータに基づいてテストの進行状態を判定する。救済判定回路３０４ｆは、半導体記憶装置が救済可能か否かを判定する。
データ判定回路３０４ｇは、e-fuseレジスタ３１０に不良ロウアドレスが記憶されているか否かを判定する。消去回路３０４ｈは、e-fuseレジスタ３１０に不良ロウアドレスが書き込まれた後に、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに記憶された不良アドレスデータを消去する。
このように構成された半導体記憶装置の動作について説明する。先ず、ロウファーストスキャン方式について説明する。図７は、ロウファーストスキャン方式における制御回路３０４の動作を示すフローチャートである。
制御回路３０４は、ＢＩＳＴ回路２００から不良アドレスデータが入力されたか否かを監視している（ステップ７ａ）。ＢＩＳＴ回路２００から不良アドレスデータが入力された場合、救済判定回路３０４ｆは、不良アドレスデータの記憶に現在使用しているテンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに不良アドレスデータが記憶されているか否かを判定する（ステップ７ｂ）。
テンポラリレジスタに不良アドレスデータが記憶されている場合、救済判定回路３０４ｆは、救済不可能であると判定する（ステップ７ｃ）。具体的には、スペアロウ（e-fuse）１０５は１つの救済単位ブロックに対して１つしかないため、救済単位ブロック内の１つのカラムにロウアドレスが異なる２つの不良メモリセルが存在した場合、半導体記憶装置は救済できない。この場合、救済判定回路３０４ｆは、例えば救済不可能である旨の救済不可能信号を外部に出力する。あるいは、救済判定回路３０４ｆは、ＢＩＳＴ回路２００に対してテストを終了するように制御してもよい。
テンポラリレジスタに不良アドレスデータが記憶されていない場合、第１書き込み回路３０４ａは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに不良アドレスデータを書き込む（ステップ７ｄ）。次に、テストアドレス判定回路３０４ｅは、不良が発生した救済単位ブロックの全てのテストロウアドレスデータがスキャンされたか否かを判定する（ステップ７ｅ）。
救済単位ブロックの全てのテストロウアドレスデータがスキャンされていない場合、制御回路３０４は、ステップ７ａに戻って、ＢＩＳＴ回路２００から不良アドレスデータが入力されたか否かを監視する。ＢＩＳＴ回路２００は、テストロウアドレスデータをインクリメント或いはディクリメントする。
救済単位ブロックの全てのテストロウアドレスデータがスキャンされた場合、制御回路３０４は、不良アドレスデータを記憶するテンポラリレジスタをＡからＢ、或いはＢからＡに変更する（ステップ７ｆ）。
また、不良アドレスデータを記憶するテンポラリレジスタを変更する動作と平行して、第１読み出し回路３０４ｃは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに記憶された不良アドレスデータを読み出す（ステップ７ｉ）。この時、ブロックアドレス記憶回路３０２に記憶されたブロックアドレスは、ブロックデコーダ３０５に入力される。ブロックデコーダ３０５は、ブロックアドレスに基づいて対応するe-fuseレジスタ３１０を選択する。
次に、データ判定回路３０４ｇは、ブロックデコーダ３０５により選択されたe-fuseレジスタ３１０に既に不良ロウアドレスが記憶されているか否かを判定する（ステップ７ｊ）。不良ロウアドレスが記憶されていない場合、第２書き込み回路３０４ｂは、e-fuseレジスタ３１０に不良ロウアドレスを書き込む（ステップ７ｋ）。
具体的には、ブロックデコーダ３０５はハイレベルの信号を出力し、比較回路３０６はハイレベルの信号を出力する。これにより、第２書き込み回路３０４ｂは、不良ロウアドレスをＡＮＤ回路３０７とＡＮＤ回路３０８とを介してe-fuseレジスタ３１０に書き込む。
その後、消去回路３０４ｈは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに記憶された不良アドレスデータを消去する（ステップ７ｐ）。
ステップ７ｊにおいて不良ロウアドレスが記憶されている場合、第２読み出し回路３０４ｄは、e-fuseレジスタ３１０から不良ロウアドレスを読み出す（ステップ７ｌ）。この読み出された不良ロウアドレスは、比較回路３０６に入力される。比較回路３０６は、e-fuseレジスタ３１０から読み出された不良ロウアドレスと、テンポラリレジスタから読み出された不良ロウアドレスとを比較する（ステップ７ｍ）。
２つの不良ロウアドレスが異なる場合、救済判定回路３０４ｆは、救済不可能であると判定する（ステップ７ｎ）。すなわち、１つの救済単位ブロック内にロウアドレスが異なる２つの不良メモリセルが存在したため、半導体記憶装置は救済できない。そして、救済判定回路３０４ｆは、救済不可能信号を外部に出力する。
一方、２つの不良ロウアドレスが同じアドレスである場合、第２書き込み回路３０４ｂは、テンポラリレジスタから読み出された不良ロウアドレスをe-fuseレジスタ３１０に書き込まない。具体的には、比較回路３０６は、ローレベルの信号をＡＮＤ回路３０７に供給する。これにより、テンポラリレジスタから転送された不良ロウアドレスは、e-fuseレジスタ３１０に書き込まれない。
その後、消去回路３０４ｈは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに記憶された不良アドレスデータを消去する（ステップ７ｐ）。
そして、制御回路３０４は、メモリセルアレイ１０１の全てのテストロウアドレスデータがスキャンされるまで、上記制御を繰り返す（ステップ７ｇ）。この時、ＢＩＳＴ回路２００は、テストロウアドレスデータをインクリメント或いはディクリメントする。
さらに、制御回路３０４は、全てのテストカラムアドレスデータがスキャンされるまで、上記制御を繰り返す（ステップ７ｈ）。この時、ＢＩＳＴ回路２００は、テストカラムアドレスデータをインクリメント或いはディクリメントする。
次に、カラムファーストスキャン方式について説明する。カラムファーストスキャン方式では、同じワード線に接続されたメモリセルＭＣは、１つのスペアロウ（e-fuse）１０５で救済可能である。図８は、カラムファーストスキャン方式における制御回路３０４の動作を示すフローチャートである。
制御回路３０４は、ＢＩＳＴ回路２００から不良アドレスデータが入力されたか否かを監視している（ステップ８ａ）。ＢＩＳＴ回路２００から不良アドレスデータが入力された場合、救済判定回路３０４ｆは、不良アドレスデータの記憶に現在使用しているテンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに不良アドレスデータが記憶されているか否かを判定する（ステップ８ｂ）。
テンポラリレジスタに不良アドレスデータが記憶されていない場合、第１書き込み回路３０４ａは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに不良アドレスデータを書き込む（ステップ８ｃ）。次に、テストアドレス判定回路３０４ｅは、全てのテストカラムアドレスデータがスキャンされたか否かを判定する（ステップ８ｄ）。
全てのテストカラムアドレスデータがスキャンされていない場合、制御回路３０４は、ステップ８ａに戻って、ＢＩＳＴ回路２００から不良アドレスデータが入力されたか否かを監視する。ＢＩＳＴ回路２００は、テストカラムアドレスデータをインクリメント或いはディクリメントする。
全てのテストカラムアドレスデータがスキャンされた場合、テストアドレス判定回路３０４ｅは、救済単位ブロック内の全てのテストロウアドレスデータがスキャンされたか否かを判定する（ステップ８ｅ）。
救済単位ブロック内の全てのテストロウアドレスデータがスキャンされていない場合、制御回路３０４は、ステップ８ａに戻って、ＢＩＳＴ回路２００から不良アドレスデータが入力されたか否かを監視する。ＢＩＳＴ回路２００は、テストロウアドレスデータをインクリメント或いはディクリメントする。
救済単位ブロック内の全てのテストロウアドレスデータがスキャンされた場合、制御回路３０４は、不良アドレスデータを記憶するテンポラリレジスタをＡからＢ、或いはＢからＡに変更する（ステップ８ｆ）。
また、不良アドレスデータを記憶するテンポラリレジスタを変更する動作と平行して、制御回路３０４は、不良アドレスデータをe-fuseレジスタ３１０に書き込む。この動作は、図７で説明した動作と同じである。
そして、制御回路３０４は、メモリセルアレイ１０１の全てのテストロウアドレスデータがスキャンされるまで、上記制御を繰り返す（ステップ８ｇ）。この時、ＢＩＳＴ回路２００は、テストロウアドレスデータをインクリメント或いはディクリメントする。
ここで留意すべきことは、先にも述べたとおり、正規ロウに比べてスペアロウ（e-fuse）１０５の数が１つで圧倒的に少ない点である。すなわち、テンポラリレジスタから転送される不良ロウアドレスがe-fuseレジスタ３１０に記憶された既存の不良ロウアドレスと比較され且つe-fuseレジスタ３１０に書き込まれる時間はメモリテストを行っている時間よりも短い。よって、メモリテストの動作に影響を与えず、テンポラリレジスタとe-fuseレジスタ３１０とのデータの比較および転送が可能となる。
以上詳述したように本実施形態によれば、不良が発生したメモリセルＭＣのアドレスを示す不良アドレスデータを半導体記憶装置に記憶することができる。これにより、メモリテスト中に不良が発生してもテストを中断する必要がない。また、１種類のメモリテストだけでなく数種類のメモリテストが全て終了した時点で冗長回路を用いて救済を実行することが可能となる。
また、２つのテンポラリレジスタのうち一方をＢＩＳＴ回路２００から出力される不良アドレスデータの記憶に用い、他方をフューズレジスタに書き込むための処理に用いるようにしている。よって、テンポラリレジスタの不良アドレスデータとフューズレジスタの不良アドレスデータとを比較する処理時間を確保することが可能となる。
また、テンポラリレジスタの不良アドレスデータとフューズレジスタの不良アドレスデータとを比較することにより、同じ不良アドレスデータをフューズレジスタに記憶しないようにしている。よって、ＢＩＳＴ回路が同じメモリセルＭＣのテストを繰り返し行うような場合でも、フューズレジスタに同じ不良アドレスデータが記憶されることがない。
また、同じ冗長回路で救済可能な複数の不良アドレスデータを１つの不良アドレスデータとして記憶するようにしている。よって、不良アドレスデータを記憶するフューズレジスタの数を最小限にすることができる。
また、不良ビットの不良カラムアドレス及び不良ロウアドレスのうち、不良ロウアドレスのみをe-fuseレジスタ３１０に記憶するようにしている。これにより、フューズレジスタ３０９の記憶データを最小限にすることができるため、フューズレジスタ３０９の回路面積を縮小することができる。
また、メモリテスト中に、適時救済可能か否かを判定するようにしている。よって、テスト中に救済不可能であると判定された場合にメモリテストを中止することができるため、無駄なテスト時間を費やす必要がない。これにより、テストコストを低減するこができる。
（第２の実施形態）
第２の実施形態は、１つの救済単位ブロックに対して２つ以上のスペアロウ（e-fuse）がある場合の例である。
図９は、本発明の第２の実施形態に係るメモリ部１００の構成を示す概略図である。各救済単位ブロック１０２には、複数のスペアロウ（e-fuse）１０５が設けられている。各スペアロウ（e-fuse）１０５には、救済単位ブロック１０２に配設された複数のビット線対ＢＬ，／ＢＬが接続されている。
図１０は、本発明の第２の実施形態に係る不良アドレス記憶部３００の構成を示すブロック図である。不良アドレス記憶部３００は、テンポラリレジスタ３０１と、制御回路３０４と、ブロックデコーダ３０５と、比較回路３０６と、ＡＮＤ回路３０７と、複数のＡＮＤ回路３０８と、フューズレジスタ３０９とを備えている。
テンポラリレジスタ３０１は、テンポラリレジスタ＿Ａとテンポラリレジスタ＿Ｂとを備えている。テンポラリレジスタ＿Ａは、ブロックアドレス記憶回路３０２と、各救済単位ブロック１０２のスペアロウ（e-fuse）１０５の数と同じ数の不良ビット記憶回路３０３とを備えている。テンポラリレジスタ＿Ｂは、テンポラリレジスタ＿Ａと同じ構成である。
フューズレジスタ３０９は、救済単位ブロック数に対応した複数のe-fuseレジスタ群３２０を備えている。各e-fuseレジスタ群３２０は、各救済単位ブロック１０２のスペアロウ（e-fuse）１０５の数と同じ数のe-fuseレジスタ３１０を備えている。フューズレジスタ３０９は、救済単位ブロック毎に不良ロウアドレスを記憶する。
ブロックデコーダ３０５は、ブロックアドレスをデコードし、このデコード結果に基づいてe-fuseレジスタ群３２０を選択する。
比較回路３０６は、テンポラリレジスタ３０１に記憶された不良ロウアドレスと、この不良ロウアドレスに対応するe-fuseレジスタ群３２０のe-fuseレジスタ３１０に記憶された不良ロウアドレスとを比較する。そして、テンポラリレジスタ３０１に記憶された不良ロウアドレスがe-fuseレジスタ３１０に既存しているか否かを判定する。
このように構成された半導体記憶装置の動作について説明する。先ず、ロウファーストスキャン方式について説明する。図１１は、ロウファーストスキャン方式における制御回路３０４の動作を示すフローチャートである。
制御回路３０４は、ＢＩＳＴ回路２００から不良アドレスデータが入力されたか否かを監視している（ステップ１１ａ）。ＢＩＳＴ回路２００から不良アドレスデータが入力された場合、第１書き込み回路３０４ａは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに不良アドレスデータを書き込む（ステップ１１ｂ）。
次に、救済判定回路３０４ｆは、不良アドレスデータの記憶に現在使用しているテンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに記憶された不良アドレスデータの数が、１つの救済単位ブロックのスペアロウ（e-fuse）１０５の数より少ないか否かを判定する（ステップ１１ｃ）。
不良アドレスデータの数がスペアロウ（e-fuse）１０５の数より多い場合、救済判定回路３０４ｆは、救済不可能であると判定する（ステップ１１ｄ）。一方、不良アドレスデータの数がスペアロウ（e-fuse）１０５の数より少ない場合、テストアドレス判定回路３０４ｅは、不良が発生した救済単位ブロックの全てのテストロウアドレスデータがスキャンされたか否かを判定する（ステップ１１ｅ）。
救済単位ブロックの全てのテストロウアドレスデータがスキャンされていない場合、制御回路３０４は、ステップ１１ａに戻って、ＢＩＳＴ回路２００から不良アドレスデータが入力されたか否かを監視する。ＢＩＳＴ回路２００は、テストロウアドレスデータをインクリメント或いはディクリメントする。
救済単位ブロックの全てのテストロウアドレスデータがスキャンされた場合、制御回路３０４は、不良アドレスデータを記憶するテンポラリレジスタをＡからＢ、或いはＢからＡに変更する（ステップ１１ｆ）。
また、不良アドレスデータを記憶するテンポラリレジスタを変更する動作と平行して、第１読み出し回路３０４ｃは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに記憶された不良アドレスデータを読み出す（ステップ１１ｉ）。この時、ブロックアドレス記憶回路３０２に記憶されたブロックアドレスは、ブロックデコーダ３０５に入力される。ブロックデコーダ３０５は、ブロックアドレスに基づいて対応するe-fuseレジスタ群３２０を選択する。
次に、データ判定回路３０４ｇは、ブロックデコーダ３０５により選択されたe-fuseレジスタ群３２０に既に不良ロウアドレスが記憶されているか否かを判定する（ステップ１１ｊ）。不良ロウアドレスが記憶されていない場合、第２書き込み回路３０４ｂは、e-fuseレジスタ３１０に不良ロウアドレスを書き込む（ステップ１１ｐ）。
その後、消去回路３０４ｈは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに記憶された不良アドレスデータを消去する（ステップ１１ｑ）。
ステップ１１ｊにおいて不良ロウアドレスが記憶されている場合、救済判定回路３０４ｆは、e-fuseレジスタ群３２０に記憶されている不良ロウアドレスの数が、スペアロウ（e-fuse）１０５の数より少ないか否かを判定する（ステップ１１ｋ）。不良ロウアドレスの数がスペアロウ（e-fuse）１０５の数より多い場合、救済判定回路３０４ｆは、救済不可能であると判定する（ステップ１１ｌ）。
一方、不良ロウアドレスの数がスペアロウ（e-fuse）１０５の数より少ない場合、第２読み出し回路３０４ｄは、e-fuseレジスタ３１０から不良ロウアドレスを読み出す（１１ｍ）。e-fuseレジスタ３１０から読み出された不良ロウアドレスと、テンポラリレジスタから読み出された不良ロウアドレスとは、比較回路３０６により比較される。
２つの不良ロウアドレスが異なる場合、第２書き込み回路３０４ｂは、テンポラリレジスタから読み出された不良ロウアドレスをe-fuseレジスタ３１０に書き込む（ステップ１１ｐ）。一方、２つの不良ロウアドレスが同じである場合、第２書き込み回路３０４ｂは、テンポラリレジスタから読み出された不良ロウアドレスをe-fuseレジスタ３１０に書き込まない（ステップ１１ｏ）。第２書き込み回路３０４ｂは、テンポラリレジスタから読み出された複数の不良ロウアドレスに対して同じ制御を行う。
その後、消去回路３０４ｈは、テンポラリレジスタ＿Ａ或いはテンポラリレジスタ＿Ｂに記憶された不良アドレスデータを消去する（ステップ１１ｑ）。
そして、制御回路３０４は、メモリセルアレイ１０１の全てのテストロウアドレスデータがスキャンされるまで、上記制御を繰り返す（ステップ１１ｇ）。この時、ＢＩＳＴ回路２００は、テストロウアドレスデータをインクリメント或いはディクリメントする。
さらに、制御回路３０４は、全てのテストカラムアドレスデータがスキャンされるまで、上記制御を繰り返す（ステップ１１ｈ）。この時、ＢＩＳＴ回路２００は、テストカラムアドレスデータをインクリメント或いはディクリメントする。
次に、カラムファーストスキャン方式について説明する。図１２は、カラムファーストスキャン方式における制御回路３０４の動作を示すフローチャートである。
ＢＩＳＴ回路２００から不良アドレスデータが入力されてから全てのテストロウアドレスデータがスキャンされるまでの制御回路３０４の動作は、図８で説明した動作と同じである。また、不良アドレスデータをe-fuseレジスタ３１０に書き込むまでの制御回路３０４の動作は、図１１で説明した動作と同じである。
本実施形態では、１つの救済単位ブロックに対して複数のスペアロウ（e-fuse）１０５が存在する。よって、テンポラリレジスタに記憶された不良ロウアドレスと、e-fuseレジスタ群３２０に記憶された既存の不良ロウアドレスとを順番に比較する必要がある。
しかし、正規ロウに比べてスペアロウ（e-fuse）１０５の数が圧倒的に少ない。よって、テンポラリレジスタから転送される不良ロウアドレスがe-fuseレジスタ３１０に記憶された既存の不良ロウアドレスと比較され且つe-fuseレジスタ３１０に書き込まれる時間は、メモリテストを行っている時間内に収まる。この結果、メモリテストの動作に影響を与えず、テンポラリレジスタとe-fuseレジスタ３１０とのデータの比較および転送が可能となる。
以上詳述したように本実施形態によれば、１つの救済単位ブロックに対して複数のスペアロウ（e-fuse）１０５が設けられた場合でも、第１の実施形態と同じ効果を得ることができる。
なお、上記各実施形態は、e-fuseを有し且つ救済単位内の１カラム（救済単位内の１つのビット線対ＢＬ，／ＢＬと、このビット線対ＢＬ，／ＢＬに接続されたメモリセルとからなる）と同じ構成を有する冗長回路（スペアカラム（e-fuse））に適用しても同様に実施可能なことは勿論である。
また、上記各実施形態では、半導体記憶装置としてＤＲＡＭを一例として説明したが、フラッシュメモリ等のその他のメモリに適用してもよい。
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図。 出荷テストの一例を示すフローチャート。 図１に示したメモリ部１００の構成を示す概略図。 図１に示したＢＩＳＴ回路２００の構成を示すブロック図。 図１に示した不良アドレス記憶部３００の構成を示すブロック図。 図５に示した制御回路３０４の構成を示すブロック図。 ロウファーストスキャン方式における制御回路３０４の動作を示すフローチャート。 カラムファーストスキャン方式における制御回路３０４の動作を示すフローチャート。 本発明の第２の実施形態に係るメモリ部１００の構成を示す概略図。 本発明の第２の実施形態に係る不良アドレス記憶部３００の構成を示すブロック図。 本発明の第２の実施形態に係るロウファーストスキャン方式における制御回路３０４の動作を示すフローチャート。 本発明の第２の実施形態に係るカラムファーストスキャン方式における制御回路３０４の動作を示すフローチャート。
符号の説明
ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、１００…メモリ部、１０１…メモリセルアレイ、１０２…救済単位ブロック、１０３…スペアカラム（o-fuse）、１０４…スペアロウ（o-fuse）、１０５…スペアロウ（e-fuse）、２００…ＢＩＳＴ回路、２０１…テスト制御回路、２０２…アドレス発生回路、２０３…データ発生回路、２０４…メモリ制御信号発生回路、２０５…比較回路、２０６…期待値発生回路、３００…不良アドレス記憶部、３０１…テンポラリレジスタ、３０２…ブロックアドレス記憶回路、３０３…不良ビット記憶回路、３０４…制御回路、３０４ａ…第１書き込み込み回路、３０４ｂ…第２書き込み込み回路、３０４ｃ…第１読み出し回路、３０４ｄ…第２読み出し回路、３０４ｅ…テストアドレス判定回路、３０４ｆ…救済判定回路、３０４ｇ…データ判定回路、３０４ｈ…消去回路、３０５…ブロックデコーダ、３０６…比較回路、３０７，３０８…ＡＮＤ回路、３０９…フューズレジスタ、３１０…e-fuseレジスタ、３２０…e-fuseレジスタ群。

Claims (5)

  1. 複数のメモリブロックを有し、各メモリブロックは、マトリクス状に配置された複数のメモリセルを有するメモリセルアレイと、
    前記複数のメモリブロックに対応して夫々設けられ、且つ不良メモリセルと置換される複数の冗長部と、
    前記メモリセルアレイのテストを行い、且つ不良データを出力するテスト回路と、
    前記不良データを一時的に記憶する第１及び第２記憶回路と、
    前記第１及び第２記憶回路に前記不良データを交互に書き込む第１書き込み回路と、
    前記第１及び第２記憶回路から前記不良データを交互に読み出す第１読み出し回路と、
    前記複数のメモリブロックに対応して設けられ、且つ前記不良データを記憶する複数の第３記憶回路と、
    不良が発生したメモリブロックに対応する第３記憶回路に、前記第１読み出し回路により読み出された不良データを書き込む第２書き込み回路とを具備することを特徴とする半導体記憶装置。
  2. 前記各メモリブロックは、第１方向に沿って配置された複数のメモリセル列から構成され、
    前記複数の冗長部のそれぞれは、１つのメモリセル列と同じ構成を有することを特徴とする請求項１記載の半導体記憶装置。
  3. 前記テスト回路は、前記メモリセルアレイを前記第１方向に沿ってスキャンすることを特徴とする請求項２記載の半導体記憶装置。
  4. 前記テスト回路は、前記メモリセルアレイを前記第１方向と直交する方向に沿ってスキャンすることを特徴とする請求項２記載の半導体記憶装置。
  5. 前記不良データは、不良が発生したメモリブロックのアドレスを示す第１不良データと、不良ビットのアドレスを示す第２不良データとを含むことを特徴とする請求項２記載の半導体記憶装置。
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