JP2002093193A - メモリ試験方法・メモリ試験装置 - Google Patents
メモリ試験方法・メモリ試験装置Info
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- 238000012360 testing method Methods 0.000 title claims abstract description 107
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- 210000004027 cell Anatomy 0.000 claims description 74
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】不揮発性メモリの消去試験を短縮するメモリ試
験方法及び装置を提案する。 【解決手段】不揮発性メモリの各記憶セルの記憶が消去
動作によって消去されたか否かを検査する場合に、不良
セルアドレスを記憶する不良時発生アドレス格納メモリ
を２台設け、この２台の不良時発生アドレス格納メモリ
を交互に用いて消去動作後の不良セルアドレスのみを記
憶させ、不良セルアドレスのみをアクセスして消去が完
了したか否かを試験する。
験方法及び装置を提案する。 【解決手段】不揮発性メモリの各記憶セルの記憶が消去
動作によって消去されたか否かを検査する場合に、不良
セルアドレスを記憶する不良時発生アドレス格納メモリ
を２台設け、この２台の不良時発生アドレス格納メモリ
を交互に用いて消去動作後の不良セルアドレスのみを記
憶させ、不良セルアドレスのみをアクセスして消去が完
了したか否かを試験する。
Description
【０００１】
【発明の属する技術分野】この発明は例えばフラッシュ
メモリ等と呼ばれている不揮発性メモリを試験するメモ
リ試験方法及びこの試験方法を用いて動作するメモリ試
験装置に関する。
メモリ等と呼ばれている不揮発性メモリを試験するメモ
リ試験方法及びこの試験方法を用いて動作するメモリ試
験装置に関する。
【０００２】
【従来の技術】図７に従来一般に用いられているメモリ
試験装置の概要を示す。メモリ試験装置はタイミング発
生器１１と、パターン発生器１２と、波形整形器１３
と、論理比較器１４と、不良解析メモリ１５と、不良履
歴格納メモリ１６等によって構成される。タイミング発
生器１１で発生する基準クロックに従って、パターン発
生器１２には被試験メモリＤＵＴに与えるアドレス、パ
ターンデータ、制御信号を出力する。タイミング発生器
１１で発生する基準クロックはパターン発生器１２から
のクロック制御信号により制御される。パターン発生器
１２から出力されるアドレス、パターンデータ、制御信
号は波形整形器１３により被試験メモリＤＵＴに与える
波形に整形され、被試験メモリＤＵＴに印加される。
試験装置の概要を示す。メモリ試験装置はタイミング発
生器１１と、パターン発生器１２と、波形整形器１３
と、論理比較器１４と、不良解析メモリ１５と、不良履
歴格納メモリ１６等によって構成される。タイミング発
生器１１で発生する基準クロックに従って、パターン発
生器１２には被試験メモリＤＵＴに与えるアドレス、パ
ターンデータ、制御信号を出力する。タイミング発生器
１１で発生する基準クロックはパターン発生器１２から
のクロック制御信号により制御される。パターン発生器
１２から出力されるアドレス、パターンデータ、制御信
号は波形整形器１３により被試験メモリＤＵＴに与える
波形に整形され、被試験メモリＤＵＴに印加される。
【０００３】被試験メモリＤＵＴでは、制御信号により
パターンデータの書き込み、読み出しの動作が実行され
る。被試験メモリＤＵＴから読み出されたデータ信号は
論理比較器１４に与えられ、ここでパターン発生器１２
から出力される期待値データと比較され、その一致、不
一致により被試験メモリＤＵＴの良否判定を行う。不良
解析メモリ１５は被試験メモリＤＵＴと同じアドレス空
間を具備しており、パターン発生器１２で発生したアド
レスに論理比較器１４から出力される不良データを格納
する。尚、不良データとは不良が発生したアドレスに
“１”が書き込まれ、不良が発生したアドレスとして記
憶される。以下、このアドレスを不良セルアドレスと称
することにする。
パターンデータの書き込み、読み出しの動作が実行され
る。被試験メモリＤＵＴから読み出されたデータ信号は
論理比較器１４に与えられ、ここでパターン発生器１２
から出力される期待値データと比較され、その一致、不
一致により被試験メモリＤＵＴの良否判定を行う。不良
解析メモリ１５は被試験メモリＤＵＴと同じアドレス空
間を具備しており、パターン発生器１２で発生したアド
レスに論理比較器１４から出力される不良データを格納
する。尚、不良データとは不良が発生したアドレスに
“１”が書き込まれ、不良が発生したアドレスとして記
憶される。以下、このアドレスを不良セルアドレスと称
することにする。
【０００４】不良履歴格納メモリ１６は不良発生時にパ
ターン発生器１２で発生したアドレス及びパターンデー
タ、制御信号、論理比較器１４からの不良データを格納
する。図８にパターン発生器１２の内部構造を示す。パ
ターン発生器１２はアドレス発生部１２Ａと、パターン
データ発生部１２Ｂと、制御信号発生部１２Ｃと、これ
らを制御するシーケンス制御部１２Ｄとによって構成さ
れる。
ターン発生器１２で発生したアドレス及びパターンデー
タ、制御信号、論理比較器１４からの不良データを格納
する。図８にパターン発生器１２の内部構造を示す。パ
ターン発生器１２はアドレス発生部１２Ａと、パターン
データ発生部１２Ｂと、制御信号発生部１２Ｃと、これ
らを制御するシーケンス制御部１２Ｄとによって構成さ
れる。
【０００５】シーケンス制御部１２Ｄはパターン発生の
ための一連の命令が格納されたインストラクションメモ
リ１２Ｄ−１と、そのアドレスを指定するプログラムカ
ウンタ１２Ｄ−２と、プログラムカウンタ１２Ｄ−２を
インストラクションメモリ１２Ｄ−１からのデータに基
づいて制御するプログラムカウンタ制御部１２Ｄ−３と
によって構成される。インストラクションメモリ１２Ｄ
−１の各アドレスにはシーケンス制御命令、アドレス演
算命令、データ演算命令、制御信号発生命令が格納され
ている。プログラムカウンタ１２Ｄ−２が出力したアド
レスによりインストラクションメモリ１２Ｄ−１がアク
セスされ、その内容がプログラムカウンタ制御部１２Ｄ
−３とアドレス発生部１２Ａと、データ発生部１２Ｂ
と、制御信号発生部１２Ｃのそれぞれに与えられる。
ための一連の命令が格納されたインストラクションメモ
リ１２Ｄ−１と、そのアドレスを指定するプログラムカ
ウンタ１２Ｄ−２と、プログラムカウンタ１２Ｄ−２を
インストラクションメモリ１２Ｄ−１からのデータに基
づいて制御するプログラムカウンタ制御部１２Ｄ−３と
によって構成される。インストラクションメモリ１２Ｄ
−１の各アドレスにはシーケンス制御命令、アドレス演
算命令、データ演算命令、制御信号発生命令が格納され
ている。プログラムカウンタ１２Ｄ−２が出力したアド
レスによりインストラクションメモリ１２Ｄ−１がアク
セスされ、その内容がプログラムカウンタ制御部１２Ｄ
−３とアドレス発生部１２Ａと、データ発生部１２Ｂ
と、制御信号発生部１２Ｃのそれぞれに与えられる。
【０００６】プログラムカウンタ制御部１２Ｄ−３は与
えられた命令によりプログラムカウンタ１２Ｄ−２がイ
ンストラクションメモリ１２Ｄ−１へ与える次のアドレ
スを発生する制御を行う。アドレス発生部１２Ａ、デー
タ発生部１２Ｂ、制御信号発生部１２Ｃはそれぞれ与え
られた命令により、被試験メモリＤＵＴへ与えるアドレ
スパターンデータ、制御信号の発生を行う。図９に不良
履歴格納メモリ１６の内部構造を示す。不良履歴格納メ
モリ１６は不良時発生アドレス格納メモリ１６Ａと、不
良時発生データ格納メモリ１６Ｂと、不良時制御信号格
納メモリ１６Ｃと、不良データ格納メモリ１６Ｄと、格
納アドレス生成回路１６Ｅとによって構成される。
えられた命令によりプログラムカウンタ１２Ｄ−２がイ
ンストラクションメモリ１２Ｄ−１へ与える次のアドレ
スを発生する制御を行う。アドレス発生部１２Ａ、デー
タ発生部１２Ｂ、制御信号発生部１２Ｃはそれぞれ与え
られた命令により、被試験メモリＤＵＴへ与えるアドレ
スパターンデータ、制御信号の発生を行う。図９に不良
履歴格納メモリ１６の内部構造を示す。不良履歴格納メ
モリ１６は不良時発生アドレス格納メモリ１６Ａと、不
良時発生データ格納メモリ１６Ｂと、不良時制御信号格
納メモリ１６Ｃと、不良データ格納メモリ１６Ｄと、格
納アドレス生成回路１６Ｅとによって構成される。
【０００７】これらの不良時発生アドレス格納メモリ１
６Ａ、不良時発生データ格納メモリ１６Ｂ、不良時制御
信号格納メモリ１６Ｃ、不良データ格納メモリ１６Ｄに
は論理比較器１４においてフェイルの判定が下される毎
にその時点でパターン発生器１２が出力しているアドレ
スと、パターンデータと、制御信号をそれぞれ不良時発
生アドレス格納メモリ１６Ａと、不良時発生データ格納
メモリ１６Ｂと、不良時制御信号メモリ１６Ｃに格納す
ると共に、論理比較器１４から出力される不良データを
不良データ格納メモリ１６Ｄに格納する。格納アドレス
生成回路１６Ｅは試験開始時点で各メモリ１６Ａ〜１６
Ｄの先頭アドレスを出力する状態に初期化され、論理比
較器１４でフェイルの判定が下される毎に生成するアド
レスを＋１ずつインクリメントする。従って各メモリ１
６Ａ〜１６Ｄに格納される不良発生アドレス、パターン
データ、制御信号、不良データはフェイルの発生順序に
従って、アドレス“０”から順次アドレス順に格納され
る。
６Ａ、不良時発生データ格納メモリ１６Ｂ、不良時制御
信号格納メモリ１６Ｃ、不良データ格納メモリ１６Ｄに
は論理比較器１４においてフェイルの判定が下される毎
にその時点でパターン発生器１２が出力しているアドレ
スと、パターンデータと、制御信号をそれぞれ不良時発
生アドレス格納メモリ１６Ａと、不良時発生データ格納
メモリ１６Ｂと、不良時制御信号メモリ１６Ｃに格納す
ると共に、論理比較器１４から出力される不良データを
不良データ格納メモリ１６Ｄに格納する。格納アドレス
生成回路１６Ｅは試験開始時点で各メモリ１６Ａ〜１６
Ｄの先頭アドレスを出力する状態に初期化され、論理比
較器１４でフェイルの判定が下される毎に生成するアド
レスを＋１ずつインクリメントする。従って各メモリ１
６Ａ〜１６Ｄに格納される不良発生アドレス、パターン
データ、制御信号、不良データはフェイルの発生順序に
従って、アドレス“０”から順次アドレス順に格納され
る。
【０００８】以上説明したメモリ試験装置によって不揮
発生メモリを試験する方法を以下に説明する。不揮発性
メモリは一般に全記憶領域が複数のブロックに分割さ
れ、ブロック毎に一括消去が可能であり、またブロック
毎に書き込みが行える機能を具備している。試験開始時
点では試験対象ブロックを定め、この試験対象ブロック
の全ての記憶セルに対して“１”又は“０”を書き込
み、その記憶の一括消去を実行する。この消去動作後に
記憶が消去されたか否かを検査するためにその試験対象
ブロック内の全ての記憶セルの状態を読み出す。この状
態で記憶が消去されている記憶セルは良である。初回の
消去動作後も記憶が残る記憶セルに対しては、再度消去
を施し、再び記憶が消去されたか否かを検査する。この
検査を以後消去試験と称することにする。所定の消去回
数の範囲内で全ての記憶セルの記憶が消去されると、そ
のブロックは良と判定され、全てのブロックが良と判定
されると、そのメモリは良品と判定される。
発生メモリを試験する方法を以下に説明する。不揮発性
メモリは一般に全記憶領域が複数のブロックに分割さ
れ、ブロック毎に一括消去が可能であり、またブロック
毎に書き込みが行える機能を具備している。試験開始時
点では試験対象ブロックを定め、この試験対象ブロック
の全ての記憶セルに対して“１”又は“０”を書き込
み、その記憶の一括消去を実行する。この消去動作後に
記憶が消去されたか否かを検査するためにその試験対象
ブロック内の全ての記憶セルの状態を読み出す。この状
態で記憶が消去されている記憶セルは良である。初回の
消去動作後も記憶が残る記憶セルに対しては、再度消去
を施し、再び記憶が消去されたか否かを検査する。この
検査を以後消去試験と称することにする。所定の消去回
数の範囲内で全ての記憶セルの記憶が消去されると、そ
のブロックは良と判定され、全てのブロックが良と判定
されると、そのメモリは良品と判定される。
【０００９】図１０に不揮発性メモリの消去試験の順序
を表すフローチャートを示す。ステップＳＰ１では消去
回数ＮをＮ＝０に初期化する。ステップＳＰ２では消去
しようとするブロックを設定し、ステップＳＰ３ではそ
の設定したブロックに対して消去パターンを印加し、試
験対象ブロック内の各記憶セルの記憶を消去させる。ス
テップＳＰ４では消去回数Ｎを＋１し、消去回数を１回
とする。ステップＳＰ５では試験対象ブロック内の全て
の記憶セルの状態を読み出し、記憶が消去されているか
否かを検査する。検査中に１個でも未消去の記憶セルが
検出された場合はＦａｉｌに分岐し、ステップＳＰ６に
進む。
を表すフローチャートを示す。ステップＳＰ１では消去
回数ＮをＮ＝０に初期化する。ステップＳＰ２では消去
しようとするブロックを設定し、ステップＳＰ３ではそ
の設定したブロックに対して消去パターンを印加し、試
験対象ブロック内の各記憶セルの記憶を消去させる。ス
テップＳＰ４では消去回数Ｎを＋１し、消去回数を１回
とする。ステップＳＰ５では試験対象ブロック内の全て
の記憶セルの状態を読み出し、記憶が消去されているか
否かを検査する。検査中に１個でも未消去の記憶セルが
検出された場合はＦａｉｌに分岐し、ステップＳＰ６に
進む。
【００１０】ステップＳＰ６では消去回数Ｎが規定値よ
り小さいか否かを判定し、Ｎが規定値より小さければＹ
ＥＳに分岐し、ステップＳＰ３に戻り再度消去動作を実
行して消去試験を繰返す。ステップＳＰ６において、消
去回数Ｎが規定値を越えていた場合はＮＯに分岐し、こ
の試験対象ブロックを不良と判定する。ステップＳＰ５
において、試験対象ブロック内の全ての記憶セルの記憶
が消去されていることが確認された場合はＰＡＳＳに分
岐し、ステップＳＰ７でこの試験対象ブロックが最終ブ
ロックであるか否かを判定する。最終ブロックである場
合はＹＥＳに分岐し、このメモリを良品と判定する。ス
テップＳＰ７で最終ブロックでないと判定された場合は
ＮＯに分岐し、ステップＳＰ８で次の試験対象ブロック
に進む処理を施し、ステップＳＰ１に戻る。
り小さいか否かを判定し、Ｎが規定値より小さければＹ
ＥＳに分岐し、ステップＳＰ３に戻り再度消去動作を実
行して消去試験を繰返す。ステップＳＰ６において、消
去回数Ｎが規定値を越えていた場合はＮＯに分岐し、こ
の試験対象ブロックを不良と判定する。ステップＳＰ５
において、試験対象ブロック内の全ての記憶セルの記憶
が消去されていることが確認された場合はＰＡＳＳに分
岐し、ステップＳＰ７でこの試験対象ブロックが最終ブ
ロックであるか否かを判定する。最終ブロックである場
合はＹＥＳに分岐し、このメモリを良品と判定する。ス
テップＳＰ７で最終ブロックでないと判定された場合は
ＮＯに分岐し、ステップＳＰ８で次の試験対象ブロック
に進む処理を施し、ステップＳＰ１に戻る。
【００１１】図１１にステップＳＰ５で実行する消去試
験の様子を示す。ステップＳＰ５−１では試験対象ブロ
ックの先頭アドレスをロードする。ステップＳＰ５−２
では試験対象アドレスの記憶セルの記憶が消去されてい
るか否かを判定する。消去されていない場合はステップ
ＳＰ５−３に分岐し、フェイルフラグに１を設定する。
これと共に、ステップＳＰ５−４で不良解析メモリ１５
と、不良履歴格納メモリ１６に不良データを格納し、ス
テップＳＰ５−５に進む。ステップＳＰ５−５では最終
アドレスかを判定する。試験対象アドレスが最終アドレ
スでなければステップＳＰ５−６に分岐し、試験対象ア
ドレスを＋１し、ステップＳＰ５−２に戻る。
験の様子を示す。ステップＳＰ５−１では試験対象ブロ
ックの先頭アドレスをロードする。ステップＳＰ５−２
では試験対象アドレスの記憶セルの記憶が消去されてい
るか否かを判定する。消去されていない場合はステップ
ＳＰ５−３に分岐し、フェイルフラグに１を設定する。
これと共に、ステップＳＰ５−４で不良解析メモリ１５
と、不良履歴格納メモリ１６に不良データを格納し、ス
テップＳＰ５−５に進む。ステップＳＰ５−５では最終
アドレスかを判定する。試験対象アドレスが最終アドレ
スでなければステップＳＰ５−６に分岐し、試験対象ア
ドレスを＋１し、ステップＳＰ５−２に戻る。
【００１２】ステップＳＰ５−５において、最終アドレ
スと判定された場合はステップＳＰ５−７に分岐する。
ステップＳＰ５−７ではフェイルフラグが１であるか否
かを判定する。フェイルフラグが１でなければＮＯに分
岐し、試験対象ブロックをＰＡＳＳと判定する。ステッ
プＳＰ５−７でフェイルフラグが１にセットされている
と判定された場合はこの試験対象ブロックをＦＡＩＬと
判定する。
スと判定された場合はステップＳＰ５−７に分岐する。
ステップＳＰ５−７ではフェイルフラグが１であるか否
かを判定する。フェイルフラグが１でなければＮＯに分
岐し、試験対象ブロックをＰＡＳＳと判定する。ステッ
プＳＰ５−７でフェイルフラグが１にセットされている
と判定された場合はこの試験対象ブロックをＦＡＩＬと
判定する。
【００１３】
【発明が解決しようとする課題】上述した消去試験にお
いて、各試験対象ブロック内では従来は消去回数が幾つ
であっても図１２に示すように各ブロック内の全ての記
憶セルに対してアクセスし、消去試験を実施している。
つまり、図１２に示すブロック２において、１回目の消
去試験でアドレス（ＣＡ、ＲＡ）が（２、２）（６、
３）（５、７）の記憶セルが未消去の状態にあると判定
された場合でも、２回目の消去試験でもアドレスを
（０、０）（０、１）…（７、７）の全てに渡って発生
させ、全ての記憶セルの記憶を読み出して良否を検査し
ている。
いて、各試験対象ブロック内では従来は消去回数が幾つ
であっても図１２に示すように各ブロック内の全ての記
憶セルに対してアクセスし、消去試験を実施している。
つまり、図１２に示すブロック２において、１回目の消
去試験でアドレス（ＣＡ、ＲＡ）が（２、２）（６、
３）（５、７）の記憶セルが未消去の状態にあると判定
された場合でも、２回目の消去試験でもアドレスを
（０、０）（０、１）…（７、７）の全てに渡って発生
させ、全ての記憶セルの記憶を読み出して良否を検査し
ている。
【００１４】従って、不良セルの数が少ないにも係わら
ずブロック２内の全ての記憶を読み出すのに必要な時間
を費やすことになる。尚、図１２では各ブロックを８×
８ビットで表現したが、現実には１ブロック内の記憶セ
ルは１６×１６＝２５６個程度に採られるのが一般的で
あり、その試験に要する時間は長いものとなる。
ずブロック２内の全ての記憶を読み出すのに必要な時間
を費やすことになる。尚、図１２では各ブロックを８×
８ビットで表現したが、現実には１ブロック内の記憶セ
ルは１６×１６＝２５６個程度に採られるのが一般的で
あり、その試験に要する時間は長いものとなる。
【００１５】
【課題を解決するための手段】この発明では初回の消去
試験に関しては試験対象ブロック内の全ての記憶セルに
対して読み出し動作を実行するが、２回目以後の消去試
験に関しては不良セル（未消去の状態にある記憶セル）
のみについて読み出し動作を実行するメモリ試験方法及
びこの試験方法を適用して動作するメモリ試験装置を提
案するものである。
試験に関しては試験対象ブロック内の全ての記憶セルに
対して読み出し動作を実行するが、２回目以後の消去試
験に関しては不良セル（未消去の状態にある記憶セル）
のみについて読み出し動作を実行するメモリ試験方法及
びこの試験方法を適用して動作するメモリ試験装置を提
案するものである。
【００１６】
【作用】従って、この発明によるメモリ試験の方法及び
メモリ試験装置によれば、２回目以後の消去試験は不良
セルだけに関して読み出しを行い、記憶が消去されてい
るか否かを判定するから不良セルの数が少ない場合は短
時間に消去試験を繰返すことができ、試験に要する時間
を大幅に短縮することができる利点が得られる。
メモリ試験装置によれば、２回目以後の消去試験は不良
セルだけに関して読み出しを行い、記憶が消去されてい
るか否かを判定するから不良セルの数が少ない場合は短
時間に消去試験を繰返すことができ、試験に要する時間
を大幅に短縮することができる利点が得られる。
【００１７】
【発明の実施の形態】図１を用いてこの発明によるメモ
リ試験方法を説明する。図１に示すＡ、Ｂ、Ｃはある１
個の試験対象ブロック内の不良セルが消去試験を繰り返
す毎に減少していく様子を示す。図１Ａは１回目の消去
動作によって消去された記憶セルと未消去の状態に残さ
れた不良セルの様子を示す。図の例では１回目の消去試
験で列アドレスＣＡと行アドレスＲＡが（３、０）
（２、１）（７、２）（４、３）（２、４）（４、６）
（７、７）の記憶セルが不良セルとして残された場合を
示す。
リ試験方法を説明する。図１に示すＡ、Ｂ、Ｃはある１
個の試験対象ブロック内の不良セルが消去試験を繰り返
す毎に減少していく様子を示す。図１Ａは１回目の消去
動作によって消去された記憶セルと未消去の状態に残さ
れた不良セルの様子を示す。図の例では１回目の消去試
験で列アドレスＣＡと行アドレスＲＡが（３、０）
（２、１）（７、２）（４、３）（２、４）（４、６）
（７、７）の記憶セルが不良セルとして残された場合を
示す。
【００１８】この不良セルの存在を検出するために、１
回目の消去試験では図１Ａに示すように試験対象ブロッ
ク内の全ての記憶セルのアドレスに対して読み出しを実
行している。図１Ｂは２回目の消去試験の実行の様子
と、２回目の消去動作の結果を示す。つまり、２回目の
消去試験では１回目の消去動作で未消去に残された不良
セルの各アドレス（３、０）（２、１）（７、２）
（４、３）（２、４）（４、６）（７、７）に関してア
クセスし、読み出しを行い消去されたか否かを検査す
る。この消去試験の結果、図１Ｂに示す例ではアドレス
（３、０）（２、１）（２、４）（４、６）に存在した
不良セルは２回目の消去動作により記憶が消去されたこ
とを示している。
回目の消去試験では図１Ａに示すように試験対象ブロッ
ク内の全ての記憶セルのアドレスに対して読み出しを実
行している。図１Ｂは２回目の消去試験の実行の様子
と、２回目の消去動作の結果を示す。つまり、２回目の
消去試験では１回目の消去動作で未消去に残された不良
セルの各アドレス（３、０）（２、１）（７、２）
（４、３）（２、４）（４、６）（７、７）に関してア
クセスし、読み出しを行い消去されたか否かを検査す
る。この消去試験の結果、図１Ｂに示す例ではアドレス
（３、０）（２、１）（２、４）（４、６）に存在した
不良セルは２回目の消去動作により記憶が消去されたこ
とを示している。
【００１９】図１Ｃは３回目の消去試験の実行の様子と
３回目の消去動作の結果を示す。３回目の消去試験は２
回目の消去試験で不良と判定したアドレス（７、２）
（４、３）（７、７）に関して読み出しを行い消去試験
を実行する。この消去試験の結果、３回目の消去動作に
よりアドレス（７、２）と（４、３）に存在した不良セ
ルの記憶が消去され、残る不良セルはアドレス（７、
７）の記憶セルだけになったことが解る。
３回目の消去動作の結果を示す。３回目の消去試験は２
回目の消去試験で不良と判定したアドレス（７、２）
（４、３）（７、７）に関して読み出しを行い消去試験
を実行する。この消去試験の結果、３回目の消去動作に
よりアドレス（７、２）と（４、３）に存在した不良セ
ルの記憶が消去され、残る不良セルはアドレス（７、
７）の記憶セルだけになったことが解る。
【００２０】このように、この発明のメモリ試験方法で
は２回目以後の消去試験は前回不良セルと判定した記憶
セルのみをアクセスし、その記憶が消去されたか否かを
判定するから、試験対象ブロック対の全ての記憶セルを
アクセスする場合より読み出しに要する時間を大幅に短
縮することができ、試験に要する時間を短縮することが
できる利点が得られる。図２及び図３は図１に示したメ
モリ試験方法を実現するためのメモリ試験装置の要部の
構成を示す。図２はパターン発生器１２の実施例を示
す。この発明によるメモリ試験方法を実現するためにパ
ターン発生器１２のアドレス発生部１２Ａには本来のア
ドレス発生器１２Ａ−１のほかに図３に示す不良履歴格
納メモリ１６から送られて来る不良セルアドレスをロー
ドして記憶するレジスタ１２Ａ−２と、これらアドレス
発生器１２Ａ−１から出力されるアドレスとレジスタ１
２Ａ−２に記憶した不良セルアドレスの何れか一方を選
択して出力する選択回路１２Ａ−３とを設ける。この選
択回路１２Ａ−３はシーケンス制御部１２Ｄから出力さ
れる制御信号ＡＳＥＬの論理値によって制御される。つ
まり、制御信号ＡＳＥＬが「１」論理の場合、不良セル
アドレスを選択して出力し、ＡＳＥＬが「０」論理のと
き、アドレス発生器１２Ａ−１が発生するアドレス信号
を選択して出力する。
は２回目以後の消去試験は前回不良セルと判定した記憶
セルのみをアクセスし、その記憶が消去されたか否かを
判定するから、試験対象ブロック対の全ての記憶セルを
アクセスする場合より読み出しに要する時間を大幅に短
縮することができ、試験に要する時間を短縮することが
できる利点が得られる。図２及び図３は図１に示したメ
モリ試験方法を実現するためのメモリ試験装置の要部の
構成を示す。図２はパターン発生器１２の実施例を示
す。この発明によるメモリ試験方法を実現するためにパ
ターン発生器１２のアドレス発生部１２Ａには本来のア
ドレス発生器１２Ａ−１のほかに図３に示す不良履歴格
納メモリ１６から送られて来る不良セルアドレスをロー
ドして記憶するレジスタ１２Ａ−２と、これらアドレス
発生器１２Ａ−１から出力されるアドレスとレジスタ１
２Ａ−２に記憶した不良セルアドレスの何れか一方を選
択して出力する選択回路１２Ａ−３とを設ける。この選
択回路１２Ａ−３はシーケンス制御部１２Ｄから出力さ
れる制御信号ＡＳＥＬの論理値によって制御される。つ
まり、制御信号ＡＳＥＬが「１」論理の場合、不良セル
アドレスを選択して出力し、ＡＳＥＬが「０」論理のと
き、アドレス発生器１２Ａ−１が発生するアドレス信号
を選択して出力する。
【００２１】更に、シーケンス制御部１２Ｄには減算器
１２Ｄ−４と、ループ数比較回路１２Ｄ−５とを設け
る。減算器１２Ｄ−４は不良履歴格納メモリ１６から送
られて来る不良アドレスの数から−１してその減算値を
ループ数比較回路１２Ｄ−５に入力する。ループ数比較
回路１２Ｄ−５はシーケンス制御部１２Ｄにおけるルー
プ命令の実行回数と減算器１２Ｄ−４から与えられた比
較データとを比較し、ループ命令の実行回数が比較デー
タと一致した時点で「１」論理を出力し、シーケンス制
御部１２Ｄの制御状態を次の状態に遷移させる。
１２Ｄ−４と、ループ数比較回路１２Ｄ−５とを設け
る。減算器１２Ｄ−４は不良履歴格納メモリ１６から送
られて来る不良アドレスの数から−１してその減算値を
ループ数比較回路１２Ｄ−５に入力する。ループ数比較
回路１２Ｄ−５はシーケンス制御部１２Ｄにおけるルー
プ命令の実行回数と減算器１２Ｄ−４から与えられた比
較データとを比較し、ループ命令の実行回数が比較デー
タと一致した時点で「１」論理を出力し、シーケンス制
御部１２Ｄの制御状態を次の状態に遷移させる。
【００２２】図３はこの発明に用いる不良履歴格納メモ
リの実施例を示す。この発明に用いる不良履歴格納メモ
リ１６には２台の第１不良時発生アドレス格納メモリ１
６Ａ−１及び第２不良時発生アドレス格納メモリ１６Ａ
−２と、これらのメモリ１６Ａ−１及び１６Ａ−２に格
納アドレスと、読み出しアドレスとを選択的に与える第
１及び第２アドレス選択回路１６Ｆ−１、１６Ｆ−２
と、第１不良時発生アドレス格納メモリ１６Ａ−１と第
２不良時発生アドレス格納メモリ１６Ａ−２を交互に書
き込みモードと読み出しモードに切替えるモード切替制
御器１６Ｇと、第１不良時発生アドレス格納メモリ１６
Ａと第２不良時発生アドレス格納メモリ１６Ａ−２に記
憶した不良セルアドレスを選択的に取り出して図２に示
したパターン発生器１２に送り込む不良セルアドレス選
択回路１６Ｈと、不良発生時に第１不良発生アドレス格
納メモリ１又は第２不良発生アドレス格納メモリ２の何
れかに与える格納アドレス（書き込みアドレス）を生成
する第１及び第２格納アドレス生成回路１６Ｅ−１、１
６Ｅ−２と、これら一対の格納アドレス生成回路１６Ｅ
−１及び１６Ｅ−２で生成した格納アドレスを選択して
アドレス選択回路１６Ｆ−１、１６Ｆ−２に入力する格
納アドレス選択回路１６Ｊと、第１及び第２格納アドレ
ス生成回路１６Ｅ−１及び１６Ｅ−２が生成する格納ア
ドレスの数を計数し、パターン発生器１２のループ数比
較器１２Ｄ−５にループ比較数を与えるループ数比較デ
ータ選択回路１６Ｋと、第１不良時発生アドレス格納メ
モリ１６Ａ−１、１６Ａ−２に読み出しアドレスを与え
るリードカウンタ１６Ｉとによって構成される。
リの実施例を示す。この発明に用いる不良履歴格納メモ
リ１６には２台の第１不良時発生アドレス格納メモリ１
６Ａ−１及び第２不良時発生アドレス格納メモリ１６Ａ
−２と、これらのメモリ１６Ａ−１及び１６Ａ−２に格
納アドレスと、読み出しアドレスとを選択的に与える第
１及び第２アドレス選択回路１６Ｆ−１、１６Ｆ−２
と、第１不良時発生アドレス格納メモリ１６Ａ−１と第
２不良時発生アドレス格納メモリ１６Ａ−２を交互に書
き込みモードと読み出しモードに切替えるモード切替制
御器１６Ｇと、第１不良時発生アドレス格納メモリ１６
Ａと第２不良時発生アドレス格納メモリ１６Ａ−２に記
憶した不良セルアドレスを選択的に取り出して図２に示
したパターン発生器１２に送り込む不良セルアドレス選
択回路１６Ｈと、不良発生時に第１不良発生アドレス格
納メモリ１又は第２不良発生アドレス格納メモリ２の何
れかに与える格納アドレス（書き込みアドレス）を生成
する第１及び第２格納アドレス生成回路１６Ｅ−１、１
６Ｅ−２と、これら一対の格納アドレス生成回路１６Ｅ
−１及び１６Ｅ−２で生成した格納アドレスを選択して
アドレス選択回路１６Ｆ−１、１６Ｆ−２に入力する格
納アドレス選択回路１６Ｊと、第１及び第２格納アドレ
ス生成回路１６Ｅ−１及び１６Ｅ−２が生成する格納ア
ドレスの数を計数し、パターン発生器１２のループ数比
較器１２Ｄ−５にループ比較数を与えるループ数比較デ
ータ選択回路１６Ｋと、第１不良時発生アドレス格納メ
モリ１６Ａ−１、１６Ａ−２に読み出しアドレスを与え
るリードカウンタ１６Ｉとによって構成される。
【００２３】モード切替制御器１６Ｇは第１不良時発生
アドレス格納メモリ１６Ａ−１と第２不良時発生アドレ
ス格納メモリ１６Ａ−２を交互に書き込みモードと読み
出しモードとに切替える。つまり、第１不良時発生アド
レスメモリ１６Ａ−１を書き込みモードに制御している
場合は第２不良発生時アドレス格納メモリ１６Ａ−２は
読み出しモードに制御する。初回の消去試験時はパター
ン発生器１２に設けたアドレス発生器１２Ａ−１から試
験対象ブロック内の全てのアドレスを＋１してインクリ
メントにより発生させ、この全てのアドレスを選択回路
１２Ａ−３を通じて被試験メモリＤＵＴに印加する。
アドレス格納メモリ１６Ａ−１と第２不良時発生アドレ
ス格納メモリ１６Ａ−２を交互に書き込みモードと読み
出しモードとに切替える。つまり、第１不良時発生アド
レスメモリ１６Ａ−１を書き込みモードに制御している
場合は第２不良発生時アドレス格納メモリ１６Ａ−２は
読み出しモードに制御する。初回の消去試験時はパター
ン発生器１２に設けたアドレス発生器１２Ａ−１から試
験対象ブロック内の全てのアドレスを＋１してインクリ
メントにより発生させ、この全てのアドレスを選択回路
１２Ａ−３を通じて被試験メモリＤＵＴに印加する。
【００２４】このとき、不良履歴格納メモリ１６では論
理比較器１４が被試験メモリＤＵＴから読み出されるデ
ータと期待値との間で、不一致を検出する毎に第１格納
アドレス生成回路１６Ｅ−１が格納アドレスを＋１ずつ
増加させることを実行し、この格納アドレスを格納アド
レス選択回路１６Ｊを通じて第１及び第２アドレス選択
回路１６Ｆ−１及び１６Ｆ−２に入力する。第１アドレ
ス選択回路１６Ｆ−１は格納アドレス選択回路１６Ｊか
ら送られて来る格納アドレスを選択して第１不良時発生
アドレス格納メモリ１６Ａ−１に印加する。第１不良時
発生アドレス格納メモリ１６Ａ−１は第１格納アドレス
生成回路１６Ｅ−１が不良発生毎に＋１ずつ値を変えて
生成するアドレスに不良時発生アドレスを格納する。そ
の格納の様子を図４Ａに示す。図４Ａは図１Ａに示した
不良セルの発生状況と対応しており、不良セルのアドレ
スが第１不良時発生アドレス格納メモリ１６Ａ−１に
（ＣＡ、ＲＡ）として（３、０）（２、１）（７、２）
（４、３）（２、４）（４、６）（７、７）の順に格納
される。
理比較器１４が被試験メモリＤＵＴから読み出されるデ
ータと期待値との間で、不一致を検出する毎に第１格納
アドレス生成回路１６Ｅ−１が格納アドレスを＋１ずつ
増加させることを実行し、この格納アドレスを格納アド
レス選択回路１６Ｊを通じて第１及び第２アドレス選択
回路１６Ｆ−１及び１６Ｆ−２に入力する。第１アドレ
ス選択回路１６Ｆ−１は格納アドレス選択回路１６Ｊか
ら送られて来る格納アドレスを選択して第１不良時発生
アドレス格納メモリ１６Ａ−１に印加する。第１不良時
発生アドレス格納メモリ１６Ａ−１は第１格納アドレス
生成回路１６Ｅ−１が不良発生毎に＋１ずつ値を変えて
生成するアドレスに不良時発生アドレスを格納する。そ
の格納の様子を図４Ａに示す。図４Ａは図１Ａに示した
不良セルの発生状況と対応しており、不良セルのアドレ
スが第１不良時発生アドレス格納メモリ１６Ａ−１に
（ＣＡ、ＲＡ）として（３、０）（２、１）（７、２）
（４、３）（２、４）（４、６）（７、７）の順に格納
される。
【００２５】第１不良時発生アドレス格納メモリ１６Ａ
−１に不良セルのアドレスが取り込まれると、次に、こ
の第１不良時発生アドレス１６Ａ−１は読み出しモード
に切替えられ、この読み出しモードにより第１不良時発
生アドレス格納メモリ１６Ａ−１に格納した不良セルア
ドレスをパターン発生器１２に送り込み、不良アドレス
メモリ１２Ａ−２にストアする。更に、ループ数比較デ
ータ選択回路１６Ｋは第１格納アドレス生成回路１６Ｅ
−１で生成したアドレスの発生回数を取り込み、そのア
ドレスの発生回数をパターン発生器１２に設けた減算器
１２Ｄ−４に送り込む。図４Ａに示す例では第１格納ア
ドレス生成回路１６Ｅ−１はアドレスを７回発生したか
ら、「７」を減算器１２Ｄ−４で−１してループ数比較
回路１２Ｄ−５に入力する。
−１に不良セルのアドレスが取り込まれると、次に、こ
の第１不良時発生アドレス１６Ａ−１は読み出しモード
に切替えられ、この読み出しモードにより第１不良時発
生アドレス格納メモリ１６Ａ−１に格納した不良セルア
ドレスをパターン発生器１２に送り込み、不良アドレス
メモリ１２Ａ−２にストアする。更に、ループ数比較デ
ータ選択回路１６Ｋは第１格納アドレス生成回路１６Ｅ
−１で生成したアドレスの発生回数を取り込み、そのア
ドレスの発生回数をパターン発生器１２に設けた減算器
１２Ｄ−４に送り込む。図４Ａに示す例では第１格納ア
ドレス生成回路１６Ｅ−１はアドレスを７回発生したか
ら、「７」を減算器１２Ｄ−４で−１してループ数比較
回路１２Ｄ−５に入力する。
【００２６】消去動作後に２回目の消去試験時は制御信
号ＳＥＬの論理値が反転されることにより、第１不良時
発生アドレスメモリ１６Ａ−１は読み出しモードに制御
され、第２不良時発生アドレス格納メモリ１６Ａ−２は
書き込みモードに切替えられる。また、格納アドレス選
択回路１６Ｊは第２格納アドレス生成回路１６Ｅ−２を
選択し、その生成したアドレスをアドレス選択部１６Ｆ
−２を通じて第２不良時発生アドレス格納メモリ１６Ａ
−２に印加する。
号ＳＥＬの論理値が反転されることにより、第１不良時
発生アドレスメモリ１６Ａ−１は読み出しモードに制御
され、第２不良時発生アドレス格納メモリ１６Ａ−２は
書き込みモードに切替えられる。また、格納アドレス選
択回路１６Ｊは第２格納アドレス生成回路１６Ｅ−２を
選択し、その生成したアドレスをアドレス選択部１６Ｆ
−２を通じて第２不良時発生アドレス格納メモリ１６Ａ
−２に印加する。
【００２７】従って、２回目の消去試験時も論理比較器
１４で不一致が発生する毎に第２格納アドレス生成回路
１６Ｅ−２は第２不良時発生アドレス格納メモリ１６Ａ
−２に対して格納アドレス（書込アドレス）を生成す
る。２回目の消去試験時では不良アドレスメモリ１２Ａ
−２にストアした１回目の不良セルアドレスが選択回路
１２Ａ−３により選択されて被試験メモリＤＵＴに印加
され、前回不良と判定された記憶セルについてのみ試験
を行う。２回目の消去試験に先立って実施した消去動作
により、図１Ｂに示すように、未消去の不良セルが残さ
れたとすると、第２不良時発生アドレス格納メモリ１６
Ａ−２には図４Ｂに示すように不良セルアドレスとして
（７、２）（４、３）（７、７）が取り込まれる。
１４で不一致が発生する毎に第２格納アドレス生成回路
１６Ｅ−２は第２不良時発生アドレス格納メモリ１６Ａ
−２に対して格納アドレス（書込アドレス）を生成す
る。２回目の消去試験時では不良アドレスメモリ１２Ａ
−２にストアした１回目の不良セルアドレスが選択回路
１２Ａ−３により選択されて被試験メモリＤＵＴに印加
され、前回不良と判定された記憶セルについてのみ試験
を行う。２回目の消去試験に先立って実施した消去動作
により、図１Ｂに示すように、未消去の不良セルが残さ
れたとすると、第２不良時発生アドレス格納メモリ１６
Ａ−２には図４Ｂに示すように不良セルアドレスとして
（７、２）（４、３）（７、７）が取り込まれる。
【００２８】２回目の消去試験の開始はループ数のカウ
ント値は「０」から開始されるからこの初回のループ数
に減算器１２Ｄ−４から与えられた７−１＝６を加えた
数が実際のループ回数となる。つまり、ループ命令を７
回実行することによって、第１不良時発生アドレス格納
メモリ１６Ａ−１に格納している７個のアドレスで指定
される記憶セルに関して消去が達せられたか否かを検査
することにより、ループ数比較回路１２Ｄ−５は「１」
を出力し、ループ命令の実行状態から次に行うべき制御
状態に遷移する。
ント値は「０」から開始されるからこの初回のループ数
に減算器１２Ｄ−４から与えられた７−１＝６を加えた
数が実際のループ回数となる。つまり、ループ命令を７
回実行することによって、第１不良時発生アドレス格納
メモリ１６Ａ−１に格納している７個のアドレスで指定
される記憶セルに関して消去が達せられたか否かを検査
することにより、ループ数比較回路１２Ｄ−５は「１」
を出力し、ループ命令の実行状態から次に行うべき制御
状態に遷移する。
【００２９】次に実行すべき制御状態とは３回目の消去
試験を実行することである。このために、制御信号ＳＥ
Ｌの論理値は再び反転され、この反転により、第１不良
時発生アドレス格納メモリ１６Ａ−１は記憶を消去さ
れ、書込モードに切替えられる。また、第２不良発生ア
ドレス格納メモリ１６Ａ−２は読み出しモードに切替え
られ、これに記憶した不良セルアドレス（７、２）
（４、３）（７、７）を不良アドレスメモリ１２Ａ−２
に送り込む。更に格納アドレスの発生権は第１格納アド
レス生成回路１６Ｅ−１に移される。
試験を実行することである。このために、制御信号ＳＥ
Ｌの論理値は再び反転され、この反転により、第１不良
時発生アドレス格納メモリ１６Ａ−１は記憶を消去さ
れ、書込モードに切替えられる。また、第２不良発生ア
ドレス格納メモリ１６Ａ−２は読み出しモードに切替え
られ、これに記憶した不良セルアドレス（７、２）
（４、３）（７、７）を不良アドレスメモリ１２Ａ−２
に送り込む。更に格納アドレスの発生権は第１格納アド
レス生成回路１６Ｅ−１に移される。
【００３０】ループ数比較データ選択回路１６Ｋは格納
アドレス生成回路１６Ｅ−２が生成したアドレスの発生
回数「３」を取り込み、そのアドレスの生成回数「３」
をパターン発生器１２の減算器１２Ｄ−４に入力する。
従って、３回目の消去試験のループ実行回数は３回にな
る。３回目の消去試験に先立って被試験メモリＤＵＴに
消去パターンを印加し、消去動作を実行する。その後不
良アドレスメモリ１２Ａ−２にストアしている不良アド
レスを順次被試験メモリＤＵＴに印加し、その不良セル
の記憶の状態を読み出して論理比較器１４で比較する。
この比較の結果アドレス（７、２）（４、３）の記憶セ
ルの記憶が消去されていると判定された場合は図１Ｃに
示すように不良セルとしては（７、７）だけが残される
ことになる。図４Ｃは３回目の消去試験を終了した時点
の第１不良時発生アドレス格納メモリ１６Ａ−１と第２
不良時発生アドレス格納メモリの記憶の様子を示す。
アドレス生成回路１６Ｅ−２が生成したアドレスの発生
回数「３」を取り込み、そのアドレスの生成回数「３」
をパターン発生器１２の減算器１２Ｄ−４に入力する。
従って、３回目の消去試験のループ実行回数は３回にな
る。３回目の消去試験に先立って被試験メモリＤＵＴに
消去パターンを印加し、消去動作を実行する。その後不
良アドレスメモリ１２Ａ−２にストアしている不良アド
レスを順次被試験メモリＤＵＴに印加し、その不良セル
の記憶の状態を読み出して論理比較器１４で比較する。
この比較の結果アドレス（７、２）（４、３）の記憶セ
ルの記憶が消去されていると判定された場合は図１Ｃに
示すように不良セルとしては（７、７）だけが残される
ことになる。図４Ｃは３回目の消去試験を終了した時点
の第１不良時発生アドレス格納メモリ１６Ａ−１と第２
不良時発生アドレス格納メモリの記憶の様子を示す。
【００３１】図５は以上説明したパターン発生器１２と
不良履歴格納メモリ１６の動作状況を表したフローチャ
ートを示す。ステップＳＰ１で消去回数ＮをＮ＝０に初
期化する。ステップＳＰ２では被試験メモリＤＵＴの試
験対象とするブロックを設定する。ステップＳＰ３では
設定したブロックに対して消去パターンを印加し、ブロ
ック内の記憶セルを消去した状態にする。ステップＳＰ
４では第１回目の消去動作の回数ＮをＮ＝Ｎ＋１で１回
をカウントする。
不良履歴格納メモリ１６の動作状況を表したフローチャ
ートを示す。ステップＳＰ１で消去回数ＮをＮ＝０に初
期化する。ステップＳＰ２では被試験メモリＤＵＴの試
験対象とするブロックを設定する。ステップＳＰ３では
設定したブロックに対して消去パターンを印加し、ブロ
ック内の記憶セルを消去した状態にする。ステップＳＰ
４では第１回目の消去動作の回数ＮをＮ＝Ｎ＋１で１回
をカウントする。
【００３２】ステップＳＰ５では先に設定したブロック
内の全てのアドレスの良否を判定する（１回目の消去試
験）。１回目の消去試験時に不良セルが１個も検出され
なければＰａｓｓ、１個でも不良セルが検出された場合
はＦａｉｌに分岐する。Ｐａｓｓに分岐した場合はステ
ップＳＰ６で最終ブロックであるか否かを判定する。最
終ブロックの場合はＹＥＳに分岐し、良品と判定する。
最終ブロックでない場合はステップＳＰ７で次のブロッ
クに進む処理（ブロックアドレスを＋１する）を施し、
ステップＳＰ１に戻る。
内の全てのアドレスの良否を判定する（１回目の消去試
験）。１回目の消去試験時に不良セルが１個も検出され
なければＰａｓｓ、１個でも不良セルが検出された場合
はＦａｉｌに分岐する。Ｐａｓｓに分岐した場合はステ
ップＳＰ６で最終ブロックであるか否かを判定する。最
終ブロックの場合はＹＥＳに分岐し、良品と判定する。
最終ブロックでない場合はステップＳＰ７で次のブロッ
クに進む処理（ブロックアドレスを＋１する）を施し、
ステップＳＰ１に戻る。
【００３３】一方、ステップＳＰ５でＦＡＩＬに分岐し
た場合はステップＳＰ８で制御信号ＲＣＬＲ＝１を発生
し、リードカウンタ１６Ｉをリセットする。これと共に
ステップＳＰ９では消去動作回数Ｎが規定値以下か否か
を判定し、規定値以下の場合はＹＥＳに進み、ステップ
ＳＰ１０で制御信号ＳＥＬの論理値を反転させる。次の
ステップＳＰ１１ではブロック消去パターンを発生させ
試験対象ブロックに対して消去動作を実行する。消去動
作実行後にステップＳＰ１２で消去動作回数ＮをＮ＝Ｎ
＋１により＋１し、ステップＳＰ１３に進む。ステップ
ＳＰ１３では前回不良と判定された記憶セルに対しての
み消去試験を実行する。この消去試験中に不良セルが検
出されない場合はステップＳＰ６に分岐し、最終ブロッ
クであるか否かを判定し、最終ブロックの場合は良品と
判定し、最終ブロックでない場合はステップＳＰ７で次
のブロックに進む処理を施してステップＳＰ１に戻る。
ステップＳＰ１３で１個でも不良セルが残された場合は
ステップＳＰ８に戻り、３回目の消去試験を実行する。
た場合はステップＳＰ８で制御信号ＲＣＬＲ＝１を発生
し、リードカウンタ１６Ｉをリセットする。これと共に
ステップＳＰ９では消去動作回数Ｎが規定値以下か否か
を判定し、規定値以下の場合はＹＥＳに進み、ステップ
ＳＰ１０で制御信号ＳＥＬの論理値を反転させる。次の
ステップＳＰ１１ではブロック消去パターンを発生させ
試験対象ブロックに対して消去動作を実行する。消去動
作実行後にステップＳＰ１２で消去動作回数ＮをＮ＝Ｎ
＋１により＋１し、ステップＳＰ１３に進む。ステップ
ＳＰ１３では前回不良と判定された記憶セルに対しての
み消去試験を実行する。この消去試験中に不良セルが検
出されない場合はステップＳＰ６に分岐し、最終ブロッ
クであるか否かを判定し、最終ブロックの場合は良品と
判定し、最終ブロックでない場合はステップＳＰ７で次
のブロックに進む処理を施してステップＳＰ１に戻る。
ステップＳＰ１３で１個でも不良セルが残された場合は
ステップＳＰ８に戻り、３回目の消去試験を実行する。
【００３４】図６は図５に示したステップＳＰ１３にお
ける消去試験を詳細に示すフローチャートを示す。この
フローチャ−トは２回目以後に実施する消去試験の詳細
を示す。図６に示すステップＳＰ１ではパターン発生器
１２に設けたレジスタ１２Ａ−２に第１又は第２不良時
発生アドレス格納メモリ１６Ａ−１又は１６Ｂ−１に記
憶した不良セルアドレスを１アドレスずつロードする。
ステップＳＰ２ではレジスタ１２Ａ−２にロードした不
良セルアドレスを被試験メモリＤＵＴに印加し、その不
良セルの良否を検査する。Ｐａｓｓと判定された場合は
ステップＳＰ３に進み、ループ回数が所定値に達したか
否かを判定する。ループ回数が所定数以内である場合は
ステップＳＰ４でリードカウンタ１６Ｉの計数値を＋１
し、第１又は第２不良時発生アドレス格納メモリ１６Ａ
−１又は１６Ａ−２の何れか一方、つまり読み出しモー
ドに設定されているメモリのアドレスを＋１し、ステッ
プＳＰ１に戻る。ステップＳＰ１では次のアドレスに記
憶している不良セルアドレスをレジスタ１２Ａ−２にロ
ードし、ステップＳＰ２でその不良セルアドレスのセル
の状態を検査する。
ける消去試験を詳細に示すフローチャートを示す。この
フローチャ−トは２回目以後に実施する消去試験の詳細
を示す。図６に示すステップＳＰ１ではパターン発生器
１２に設けたレジスタ１２Ａ−２に第１又は第２不良時
発生アドレス格納メモリ１６Ａ−１又は１６Ｂ−１に記
憶した不良セルアドレスを１アドレスずつロードする。
ステップＳＰ２ではレジスタ１２Ａ−２にロードした不
良セルアドレスを被試験メモリＤＵＴに印加し、その不
良セルの良否を検査する。Ｐａｓｓと判定された場合は
ステップＳＰ３に進み、ループ回数が所定値に達したか
否かを判定する。ループ回数が所定数以内である場合は
ステップＳＰ４でリードカウンタ１６Ｉの計数値を＋１
し、第１又は第２不良時発生アドレス格納メモリ１６Ａ
−１又は１６Ａ−２の何れか一方、つまり読み出しモー
ドに設定されているメモリのアドレスを＋１し、ステッ
プＳＰ１に戻る。ステップＳＰ１では次のアドレスに記
憶している不良セルアドレスをレジスタ１２Ａ−２にロ
ードし、ステップＳＰ２でその不良セルアドレスのセル
の状態を検査する。
【００３５】ステップＳＰ２でＦａｉｌと判定された場
合はステップＳＰ５でフェイルフラグをフェイルフラグ
＝１とし、ステップＳＰ６でその不良セルのアドレスを
第１又は第２不良時発生アドレス格納メモリ１６Ａ−１
又は１６Ａ−２の何れかに格納する。不良セルアドレス
を格納した後、ステップＳＰ３に進む。ステップＳＰ３
でループ回数が所定回数に達していればステップＳＰ７
に進む。ステップＳＰ７ではフェイルフラグがフェイル
フラグ＝１の場合はＦＡＩＬに分岐し、図５に示したス
テップＳＰ８に戻る。フェイルフラグが１でなければＰ
ＡＳＳに分岐し、図５に示すステップＳＰ６に進む。
合はステップＳＰ５でフェイルフラグをフェイルフラグ
＝１とし、ステップＳＰ６でその不良セルのアドレスを
第１又は第２不良時発生アドレス格納メモリ１６Ａ−１
又は１６Ａ−２の何れかに格納する。不良セルアドレス
を格納した後、ステップＳＰ３に進む。ステップＳＰ３
でループ回数が所定回数に達していればステップＳＰ７
に進む。ステップＳＰ７ではフェイルフラグがフェイル
フラグ＝１の場合はＦＡＩＬに分岐し、図５に示したス
テップＳＰ８に戻る。フェイルフラグが１でなければＰ
ＡＳＳに分岐し、図５に示すステップＳＰ６に進む。
【００３６】
【発明の効果】以上説明したように、この発明によれば
初回に全てのアドレスの記憶セルの良否を判定するが、
２回目以後は不良セルと判定された記憶セルのみを検査
するから、２回目以後の検査に要する時間は大幅に短縮
することができる。この結果、不揮発性メモリの試験時
間を短くすることができ短時間に多量の不揮発性メモリ
を試験することができる利点が得られる。
初回に全てのアドレスの記憶セルの良否を判定するが、
２回目以後は不良セルと判定された記憶セルのみを検査
するから、２回目以後の検査に要する時間は大幅に短縮
することができる。この結果、不揮発性メモリの試験時
間を短くすることができ短時間に多量の不揮発性メモリ
を試験することができる利点が得られる。
【図１】この発明によるメモリ試験方法を説明するため
の図。
の図。
【図２】図１に示したメモリ試験方法を実現するための
メモリ試験装置の要部となるパターン発生器の構成を説
明するためのブロック図。
メモリ試験装置の要部となるパターン発生器の構成を説
明するためのブロック図。
【図３】図２と同様の不良履歴格納メモリの構成を説明
するためのブロック図。
するためのブロック図。
【図４】図３に示した不良履歴格納メモリの動作を説明
するための図。
するための図。
【図５】この発明によるメモリ試験方法の動作を説明す
るためのフローチャート。
るためのフローチャート。
【図６】図５に示したフローチャートの一部を詳細に説
明するためのフローチャート。
明するためのフローチャート。
【図７】従来のメモリ試験装置の概要を説明するための
ブロック図。
ブロック図。
【図８】図７に示したメモリ試験装置に用いられている
パターン発生器の構成を説明するためのブロック図。
パターン発生器の構成を説明するためのブロック図。
【図９】図７に示したメモリ試験装置に用いられている
不良履歴格納メモリの構成を説明するためのブロック
図。
不良履歴格納メモリの構成を説明するためのブロック
図。
【図１０】従来のメモリ試験方法を説明するためのフロ
ーチャート。
ーチャート。
【図１１】図１０の一部を詳細に説明するためのフロー
チャート。
チャート。
【図１２】従来のメモリ試験方法を説明するための図。
１１ タイミング発生器 １２ パターン発生器 １３ 波形整形器 １４ 論理比較器 １５ 不良解析メモリ １６ 不良履歴格納メモリ １６Ａ−１ 第１不良時発生アドレス格納メモリ １６Ａ−２ 第２不良時発生アドレス格納メモリ １６Ｂ 不良時発生データ格納メモリ １６Ｃ 不良時制御信号格納メモリ １６Ｄ 不良データ格納メモリ １６Ｅ−１ 第１格納アドレス生成回路 １６Ｅ−２ 第２格納アドレス生成回路 １６Ｆ−１ 第１アドレス選択回路 １６Ｆ−２ 第２アドレス選択回路 １６Ｇ モード切替回路 １６Ｈ 不良セルアドレス選択回路 １６Ｉ リードカウンタ １６Ｊ 格納アドレス選択回路 １６Ｋ ループ数比較データ選択回路
Claims (2)
- 【請求項１】記憶領域が複数のブロックに分割され、各
ブロック内の記憶セルに書き込みを行った後に各ブロッ
ク毎に一括消去を実行し、消去が達せられたか否かを各
記憶セル毎に検査を行う消去試験を繰り返し、各ブロッ
ク内の記憶セルの全てが所定の消去回数の範囲で消去が
達せられた場合そのブロックを良、所定の消去回数の範
囲で消去が達せられない場合そのブロックを不良と判定
するメモリ試験方法において、 上記各ブロックの消去試験のステップにおいて、消去が
達せられない不良セルアドレスを記憶させ、次回の消去
試験時は前回まで消去が達せられない不良セルに対して
のみ消去が達せられたか否かを検査することを特徴とす
るメモリ試験方法。 - 【請求項２】Ａ、被試験メモリの各ブロックを指定する
ブロックアドレスと、各ブロック内の記憶セルの全ての
アドレスとを発生するアドレス発生器と、 Ｂ、このアドレス発生器で指定された各ブロック内の記
憶セルの記憶が消去されたか否かを確認する消去試験中
に消去が達せられていない記憶セルを検出する毎にその
記憶セルのアドレスを不良セルアドレスとして記憶し、
その不良セルアドレスを読み出して次回の消去試験を行
う第１不良時発生アドレス格納メモリと、 Ｃ、この第１不良時発生アドレス格納メモリに記憶した
不良セルアドレスに従って消去試験を実行中に消去が未
達成の不良セルを検出する毎に、その記憶セルのアドレ
スを不良セルアドレスとして記憶する第２不良時発生ア
ドレス格納メモリと、 Ｄ、これら第１不良時発生アドレス格納メモリと第２不
良時発生アドレス格納メモリを交互に書き込みモードと
読み出しモードとに切替えるモード切替制御器と、 Ｅ、被試験メモリに対する消去回数を計数する消去回数
計数手段と、 Ｆ、この消去回数計数手段が計数した計数値と予め定め
た設定値とを比較し、所定の消去回数の範囲でブロック
内の全ての記憶セルの消去が達せられたか否かを判定す
る良否判定手段と、 を具備して構成したことを特徴とするメモリ試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000277908A JP2002093193A (ja) | 2000-09-13 | 2000-09-13 | メモリ試験方法・メモリ試験装置 |
| US09/952,804 US6504773B2 (en) | 2000-09-13 | 2001-09-13 | Memory testing method and memory testing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000277908A JP2002093193A (ja) | 2000-09-13 | 2000-09-13 | メモリ試験方法・メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093193A true JP2002093193A (ja) | 2002-03-29 |
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ID=18763156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000277908A Pending JP2002093193A (ja) | 2000-09-13 | 2000-09-13 | メモリ試験方法・メモリ試験装置 |
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|---|---|
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| JP (1) | JP2002093193A (ja) |
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| US20130067289A1 (en) * | 2011-09-14 | 2013-03-14 | Ariel Maislos | Efficient non-volatile read cache for storage system |
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2000
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-
2001
- 2001-09-13 US US09/952,804 patent/US6504773B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
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| US20020031026A1 (en) | 2002-03-14 |
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