JP2000215696A - 半導体記憶装置および半導体テスト方法 - Google Patents
半導体記憶装置および半導体テスト方法Info
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- JP2000215696A JP2000215696A JP11009264A JP926499A JP2000215696A JP 2000215696 A JP2000215696 A JP 2000215696A JP 11009264 A JP11009264 A JP 11009264A JP 926499 A JP926499 A JP 926499A JP 2000215696 A JP2000215696 A JP 2000215696A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 テスト時間が短くてすむ半導体記憶装置を提
供する。 【解決手段】 ディスターブテスト用のテストパターン
を生成するテストパターン発生回路１をＳＤＲＡＭ内に
設ける。選択されたバンクの関連回路にテストパターン
発生回路１で生成されたテストパターンを与えるととも
に、他のバンクの関連回路にはテスタから与えられたテ
ストパターンを与える。２種以上のテストを同時に行な
うことができる。
供する。 【解決手段】 ディスターブテスト用のテストパターン
を生成するテストパターン発生回路１をＳＤＲＡＭ内に
設ける。選択されたバンクの関連回路にテストパターン
発生回路１で生成されたテストパターンを与えるととも
に、他のバンクの関連回路にはテスタから与えられたテ
ストパターンを与える。２種以上のテストを同時に行な
うことができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置お
よび半導体テスト方法に関し、特に、複数のメモリ回路
の各々について複数種類のテストを行なうことが必要な
半導体記憶装置およびそのテスト方法に関する。
よび半導体テスト方法に関し、特に、複数のメモリ回路
の各々について複数種類のテストを行なうことが必要な
半導体記憶装置およびそのテスト方法に関する。
【０００２】
【従来の技術】図４は、テスタ２０に接続されたシンク
ロナス・ダイナミック・ランダム・アクセス・メモリ
（以下、ＳＤＲＡＭと称す）３０の構成を示すブロック
図である。まず、ＳＤＲＡＭ３０について説明する。
ロナス・ダイナミック・ランダム・アクセス・メモリ
（以下、ＳＤＲＡＭと称す）３０の構成を示すブロック
図である。まず、ＳＤＲＡＭ３０について説明する。
【０００３】図４を参照して、このＳＤＲＡＭ３０は、
コントロール信号発生回路３１、コマンドデコーダ３
２、アドレスバッファ３３、クロックバッファ３４、メ
モリアレイ３５ａ〜３５ｄ、行デコーダ（ＲＤ）３６ａ
〜３６ｄ、列デコーダ（ＣＤ）３７ａ〜３７ｄ、センス
アンプ＋入出力制御回路３８ａ〜３８ｄ、およびデータ
入出力回路３９を備える。
コントロール信号発生回路３１、コマンドデコーダ３
２、アドレスバッファ３３、クロックバッファ３４、メ
モリアレイ３５ａ〜３５ｄ、行デコーダ（ＲＤ）３６ａ
〜３６ｄ、列デコーダ（ＣＤ）３７ａ〜３７ｄ、センス
アンプ＋入出力制御回路３８ａ〜３８ｄ、およびデータ
入出力回路３９を備える。
【０００４】コントロール信号発生回路３１は、外部か
ら与えられる種々の制御信号／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅを受け、種々の内部制御信号を生成してコマンドデコ
ーダ３２に与える。コマンドデコーダ３２は、それらの
内部制御信号をデコードして種々のコマンド信号ＣＭＤ
０〜ＣＭＤｉ（ただしｉは０以上の整数である）を生成
し、それらのコマンド信号ＣＭＤ０〜ＣＭＤｉによって
ＳＤＲＡＭ３０全体を制御する。
ら与えられる種々の制御信号／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅを受け、種々の内部制御信号を生成してコマンドデコ
ーダ３２に与える。コマンドデコーダ３２は、それらの
内部制御信号をデコードして種々のコマンド信号ＣＭＤ
０〜ＣＭＤｉ（ただしｉは０以上の整数である）を生成
し、それらのコマンド信号ＣＭＤ０〜ＣＭＤｉによって
ＳＤＲＡＭ３０全体を制御する。
【０００５】アドレスバッファ３３は、外部から与えら
れるアドレス信号Ａ０〜Ａｊ（ただし、ｊは０以上の整
数である）を行アドレス信号Ｘ０〜Ｘｊまたは列アドレ
ス信号Ｙ０〜Ｙｊとして取込み、取込んだ行アドレス信
号Ｘ０〜Ｘｊおよび列アドレス信号Ｙ０〜Ｙｊをそれぞ
れ行デコーダ３６ａ〜３６ｄおよび列デコーダ３７ａ〜
３７ｄに与える。クロックバッファ３４は、外部から与
えられるクロック信号ＣＬＫを受け、内部クロック信号
ＣＬＫ′を生成してＳＤＲＡＭ３０全体に与える。ＳＤ
ＲＡＭ３０は、内部クロック信号ＣＬＫ′に同期して動
作する。
れるアドレス信号Ａ０〜Ａｊ（ただし、ｊは０以上の整
数である）を行アドレス信号Ｘ０〜Ｘｊまたは列アドレ
ス信号Ｙ０〜Ｙｊとして取込み、取込んだ行アドレス信
号Ｘ０〜Ｘｊおよび列アドレス信号Ｙ０〜Ｙｊをそれぞ
れ行デコーダ３６ａ〜３６ｄおよび列デコーダ３７ａ〜
３７ｄに与える。クロックバッファ３４は、外部から与
えられるクロック信号ＣＬＫを受け、内部クロック信号
ＣＬＫ′を生成してＳＤＲＡＭ３０全体に与える。ＳＤ
ＲＡＭ３０は、内部クロック信号ＣＬＫ′に同期して動
作する。
【０００６】メモリアレイ３５ａ〜３５ｄは、それぞれ
バンク♯０〜♯３を構成する。メモリアレイ３５ａ〜３
５ｄの各々は、行列状に配列され、それぞれが１ビット
のデータを記憶する複数のメモリセルを含む。各メモリ
セルは、行アドレスおよび列アドレスによって決定され
る所定のアドレスに配置される。
バンク♯０〜♯３を構成する。メモリアレイ３５ａ〜３
５ｄの各々は、行列状に配列され、それぞれが１ビット
のデータを記憶する複数のメモリセルを含む。各メモリ
セルは、行アドレスおよび列アドレスによって決定され
る所定のアドレスに配置される。
【０００７】行デコーダ３６ａ〜３６ｄは、アドレスバ
ッファ３３から与えられた行アドレス信号Ｘ０〜Ｘｊに
応答して、メモリアレイ３５ａ〜３５ｄの行アドレスを
指定する。列デコーダ３７ａ〜３７ｄは、アドレスバッ
ファ３３から与えられた列アドレス信号Ｙ０〜Ｙｊに応
答して、メモリアレイ３５ａ〜３５ｄの列アドレスを指
定する。
ッファ３３から与えられた行アドレス信号Ｘ０〜Ｘｊに
応答して、メモリアレイ３５ａ〜３５ｄの行アドレスを
指定する。列デコーダ３７ａ〜３７ｄは、アドレスバッ
ファ３３から与えられた列アドレス信号Ｙ０〜Ｙｊに応
答して、メモリアレイ３５ａ〜３５ｄの列アドレスを指
定する。
【０００８】センスアンプ＋入出力制御回路３８ａ〜３
８ｄは、行デコーダ３６ａ〜３６ｄおよび列デコーダ３
７ａ〜３７ｄによって指定されたアドレスのメモリセル
をデータ入出力線対ＩＯＰの一端に接続する。データ入
出力線対ＩＯＰの他端は、データ入出力回路３９に接続
される。データ入出力回路３９は、書込モード時に外部
から入力されたデータをデータ入出力線対ＩＯＰを介し
て選択されたメモリセルに与えるとともに、読出モード
時に選択されたメモリセルからの読出データを外部に出
力する。
８ｄは、行デコーダ３６ａ〜３６ｄおよび列デコーダ３
７ａ〜３７ｄによって指定されたアドレスのメモリセル
をデータ入出力線対ＩＯＰの一端に接続する。データ入
出力線対ＩＯＰの他端は、データ入出力回路３９に接続
される。データ入出力回路３９は、書込モード時に外部
から入力されたデータをデータ入出力線対ＩＯＰを介し
て選択されたメモリセルに与えるとともに、読出モード
時に選択されたメモリセルからの読出データを外部に出
力する。
【０００９】図５は、図４に示したＳＤＲＡＭ３０のメ
モリアレイ３５ａおよびセンスアンプ＋入出力制御回路
３８ａの構成を示す一部省略した回路ブロック図であ
る。
モリアレイ３５ａおよびセンスアンプ＋入出力制御回路
３８ａの構成を示す一部省略した回路ブロック図であ
る。
【００１０】図５を参照して、メモリアレイ３５ａは、
行列状に配列された複数のメモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応してビッ
ト線対ＢＬ，／ＢＬとを含む。
行列状に配列された複数のメモリセルＭＣと、各行に対
応して設けられたワード線ＷＬと、各列に対応してビッ
ト線対ＢＬ，／ＢＬとを含む。
【００１１】各メモリセルＭＣは、アクセス用のＮチャ
ネルＭＯＳトランジスタと情報記憶用のキャパシタとを
含む周知のものである。ワード線ＷＬは、行デコーダ３
６ａの出力を伝達し、選択された行のメモリセルＭＣを
活性化させる。ビット線対ＢＬ，／ＢＬは、選択された
メモリセルＭＣとデータ信号の入出力を行なう。
ネルＭＯＳトランジスタと情報記憶用のキャパシタとを
含む周知のものである。ワード線ＷＬは、行デコーダ３
６ａの出力を伝達し、選択された行のメモリセルＭＣを
活性化させる。ビット線対ＢＬ，／ＢＬは、選択された
メモリセルＭＣとデータ信号の入出力を行なう。
【００１２】センスアンプ＋入出力制御回路３８ａは、
各列に対応して設けられた列選択ゲート４１、センスア
ンプ４２およびイコライザ４３を含む。列選択ゲート４
１は、ビット線対ＢＬ，／ＢＬとデータ入出力線対Ｉ
Ｏ，／ＩＯとの間に接続された１対のＮチャネルＭＯＳ
トランジスタを含む。各ＮチャネルＭＯＳトランジスタ
のゲートは、列選択線ＣＳＬを介して列デコーダ３７ａ
に接続される。列デコーダ３７ａによって列選択線ＣＳ
Ｌが選択レベルの「Ｈ」レベルに立上げられると１対の
ＮチャネルＭＯＳトランジスタが導通し、ビット線対Ｂ
Ｌ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合さ
れる。
各列に対応して設けられた列選択ゲート４１、センスア
ンプ４２およびイコライザ４３を含む。列選択ゲート４
１は、ビット線対ＢＬ，／ＢＬとデータ入出力線対Ｉ
Ｏ，／ＩＯとの間に接続された１対のＮチャネルＭＯＳ
トランジスタを含む。各ＮチャネルＭＯＳトランジスタ
のゲートは、列選択線ＣＳＬを介して列デコーダ３７ａ
に接続される。列デコーダ３７ａによって列選択線ＣＳ
Ｌが選択レベルの「Ｈ」レベルに立上げられると１対の
ＮチャネルＭＯＳトランジスタが導通し、ビット線対Ｂ
Ｌ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合さ
れる。
【００１３】センスアンプ４２は、センスアンプ活性化
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微小電位差を電源電圧Ｖｃｃに増幅する。イコライ
ザ４３は、ビット線イコライズ信号ＢＬＥＱが活性化レ
ベルの「Ｈ」レベルになったことに応じて、ビット線対
ＢＬと／ＢＬの電位をビット線電位ＶＢＬ（＝Ｖｃｃ／
２）にイコライズする。メモリアレイ３５ｂ〜３５ｄお
よびセンスアンプ＋入出力制御回路３８ｂ〜３８ｄも、
メモリアレイ３５ａおよびセンスアンプ＋入出力制御回
路３８ａと同じ構成である。なお、信号ＳＥ，／ＳＥ，
ＢＬＥＱは、図４のコマンド信号ＣＭＤ０〜ＣＭＤｉに
含まれる。
信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」
レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ
間の微小電位差を電源電圧Ｖｃｃに増幅する。イコライ
ザ４３は、ビット線イコライズ信号ＢＬＥＱが活性化レ
ベルの「Ｈ」レベルになったことに応じて、ビット線対
ＢＬと／ＢＬの電位をビット線電位ＶＢＬ（＝Ｖｃｃ／
２）にイコライズする。メモリアレイ３５ｂ〜３５ｄお
よびセンスアンプ＋入出力制御回路３８ｂ〜３８ｄも、
メモリアレイ３５ａおよびセンスアンプ＋入出力制御回
路３８ａと同じ構成である。なお、信号ＳＥ，／ＳＥ，
ＢＬＥＱは、図４のコマンド信号ＣＭＤ０〜ＣＭＤｉに
含まれる。
【００１４】次に、図４および図５で示したＳＤＲＡＭ
３０の動作について簡単に説明する。書込モード時にお
いては、列デコーダ３７ａ〜３７ｄが、列アドレス信号
Ｙ０〜Ｙｊに応じた列の列選択線ＣＳＬを活性化レベル
の「Ｈ」レベルに立上げて、列選択ゲート４１を導通さ
せる。
３０の動作について簡単に説明する。書込モード時にお
いては、列デコーダ３７ａ〜３７ｄが、列アドレス信号
Ｙ０〜Ｙｊに応じた列の列選択線ＣＳＬを活性化レベル
の「Ｈ」レベルに立上げて、列選択ゲート４１を導通さ
せる。
【００１５】データ入出力回路３９は、外部からの書込
データをデータ入出力線対ＩＯＰを介して選択された列
のビット線対ＢＬ，／ＢＬに与える。書込データはビッ
ト線ＢＬ，／ＢＬ間の電位差として与える。次いで、行
デコーダ３６ａ〜３６ｄは、行アドレス信号Ｘ０〜Ｘｊ
に応じた行のワード線ＷＬを選択レベルの「Ｈ」レベル
に立上げ、その行のメモリセルＭＣのＮチャネルＭＯＳ
トランジスタを導通させる。選択されたメモリセルＭＣ
のキャパシタには、ビット線ＢＬまたは／ＢＬの電位に
応じた量の電荷が蓄えられる。
データをデータ入出力線対ＩＯＰを介して選択された列
のビット線対ＢＬ，／ＢＬに与える。書込データはビッ
ト線ＢＬ，／ＢＬ間の電位差として与える。次いで、行
デコーダ３６ａ〜３６ｄは、行アドレス信号Ｘ０〜Ｘｊ
に応じた行のワード線ＷＬを選択レベルの「Ｈ」レベル
に立上げ、その行のメモリセルＭＣのＮチャネルＭＯＳ
トランジスタを導通させる。選択されたメモリセルＭＣ
のキャパシタには、ビット線ＢＬまたは／ＢＬの電位に
応じた量の電荷が蓄えられる。
【００１６】読出モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下がり、ビッ
ト線ＢＬ，／ＢＬのイコライズが停止される。行デコー
ダ３６ａ〜３６ｄは、行アドレス信号Ｘ０〜Ｘｊに対応
する行のワード線ＷＬを選択レベルの「Ｈ」レベルに立
上げる。ビット線ＢＬ，／ＢＬの電位は、活性化された
メモリセルＭＣのキャパシタの電荷量に応じて微小量だ
け変化する。
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下がり、ビッ
ト線ＢＬ，／ＢＬのイコライズが停止される。行デコー
ダ３６ａ〜３６ｄは、行アドレス信号Ｘ０〜Ｘｊに対応
する行のワード線ＷＬを選択レベルの「Ｈ」レベルに立
上げる。ビット線ＢＬ，／ＢＬの電位は、活性化された
メモリセルＭＣのキャパシタの電荷量に応じて微小量だ
け変化する。
【００１７】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスアンプ４２が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高いと
き、ビット線ＢＬの電位が「Ｈ」レベルまで引上げら
れ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げら
れる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電
位よりも微小量だけ高いとき、ビット線／ＢＬの電位が
「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が
「Ｌ」レベルまで引下げられる。
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスアンプ４２が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高いと
き、ビット線ＢＬの電位が「Ｈ」レベルまで引上げら
れ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げら
れる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電
位よりも微小量だけ高いとき、ビット線／ＢＬの電位が
「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が
「Ｌ」レベルまで引下げられる。
【００１８】次いで列デコーダ３７ａ〜３７ｄは、列ア
ドレス信号Ｙ０〜Ｙｊに対応する列の列選択線ＣＳＬを
選択レベルの「Ｈ」レベルに立上げて、その列の列選択
ゲート４１を導通させる。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータが列選択ゲート４１およびデータ入
出力線対ＩＯ，／ＩＯを介してデータ入出力回路３９に
与えられる。データ入出力回路３９は、読出データを外
部に出力する。
ドレス信号Ｙ０〜Ｙｊに対応する列の列選択線ＣＳＬを
選択レベルの「Ｈ」レベルに立上げて、その列の列選択
ゲート４１を導通させる。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータが列選択ゲート４１およびデータ入
出力線対ＩＯ，／ＩＯを介してデータ入出力回路３９に
与えられる。データ入出力回路３９は、読出データを外
部に出力する。
【００１９】さて、このようなＳＤＲＡＭ３０の品質を
保証するため、出荷前に種々のテストが実施される。テ
ストには、テスト時間の長いテストとテスト時間の短い
テストがある。テスト時間の長いテストしては、ディス
ターブテスト、ロングサイクル系のテスト（たとえばリ
ード・モディファイ・ライト・Ｙマーチテスト）などが
あり、テスト時間の短いテストとしては、ティピカル・
ファンクションテストなどがある。
保証するため、出荷前に種々のテストが実施される。テ
ストには、テスト時間の長いテストとテスト時間の短い
テストがある。テスト時間の長いテストしては、ディス
ターブテスト、ロングサイクル系のテスト（たとえばリ
ード・モディファイ・ライト・Ｙマーチテスト）などが
あり、テスト時間の短いテストとしては、ティピカル・
ファンクションテストなどがある。
【００２０】ディスターブテストでは、まず最初に全メ
モリセルＭＣに「０」または「１」のデータが書込まれ
る。次に、ワード線ＷＬを１本（または複数本）ずつ所
定時間（たとえば６４ｍｓ）ずつ選択レベルの「Ｈ」レ
ベルにする。これにより、隣接ワード線ＷＬのノイズに
よってメモリセルＭＣのデータが破壊されるのが加速さ
れる。このとき、電源電圧Ｖｃｃが高い方が加速効果は
高い。最後に、全メモリセルＭＣのデータを読出し、各
メモリセルＭＣのデータが破壊されているか否かをチェ
ックする。以上のテストをメモリセルＭＣにデータ
「０」を書込んだ場合とデータ「１」を書込んだ場合と
の両方で行なう。たとえば６４ＭビットのＳＤＲＡＭの
ディスターブテストには、５１２秒必要である。なお、
全メモリセルＭＣのデータの書込／読出に要する時間
は、ディスターブ時間に比べて極めて短い時間である。
モリセルＭＣに「０」または「１」のデータが書込まれ
る。次に、ワード線ＷＬを１本（または複数本）ずつ所
定時間（たとえば６４ｍｓ）ずつ選択レベルの「Ｈ」レ
ベルにする。これにより、隣接ワード線ＷＬのノイズに
よってメモリセルＭＣのデータが破壊されるのが加速さ
れる。このとき、電源電圧Ｖｃｃが高い方が加速効果は
高い。最後に、全メモリセルＭＣのデータを読出し、各
メモリセルＭＣのデータが破壊されているか否かをチェ
ックする。以上のテストをメモリセルＭＣにデータ
「０」を書込んだ場合とデータ「１」を書込んだ場合と
の両方で行なう。たとえば６４ＭビットのＳＤＲＡＭの
ディスターブテストには、５１２秒必要である。なお、
全メモリセルＭＣのデータの書込／読出に要する時間
は、ディスターブ時間に比べて極めて短い時間である。
【００２１】また、ロングサイクル系のテストでは、ま
ず最初に全メモリセルＭＣに「０」のデータを書込む。
次に、書込んだデータ「１」を読出し、その後同じアド
レスに逆データである「１」を書込む。その次に、書込
んだデータ「１」を読出して、その後同じアドレスに逆
データである「０」を書込む。このとき、書込／読出を
通常よりも長い周期で行なう。この条件で、出力レベル
の低下、ワード線レベルの低下、ビット線のリークなど
をチェックする。このロングサイクル系のテストでは、
各メモリセルＭＣについて書込／読出を通常よりも長周
期で行なうので、通常のテストよりもテスト時間が長く
なる。
ず最初に全メモリセルＭＣに「０」のデータを書込む。
次に、書込んだデータ「１」を読出し、その後同じアド
レスに逆データである「１」を書込む。その次に、書込
んだデータ「１」を読出して、その後同じアドレスに逆
データである「０」を書込む。このとき、書込／読出を
通常よりも長い周期で行なう。この条件で、出力レベル
の低下、ワード線レベルの低下、ビット線のリークなど
をチェックする。このロングサイクル系のテストでは、
各メモリセルＭＣについて書込／読出を通常よりも長周
期で行なうので、通常のテストよりもテスト時間が長く
なる。
【００２２】また、ティピカル・ファンクションテスト
では、基本的な書込動作や読出動作が正常に行なわれる
か否かがチェックされる。このテストでは、任意の１本
のワード線ＷＬに接続されているメモリセルＭＣについ
て単純に書込／読出を行なうだけなので、テスト時間は
１秒程度と短くてすむ。
では、基本的な書込動作や読出動作が正常に行なわれる
か否かがチェックされる。このテストでは、任意の１本
のワード線ＷＬに接続されているメモリセルＭＣについ
て単純に書込／読出を行なうだけなので、テスト時間は
１秒程度と短くてすむ。
【００２３】図６は、ディスターブテスト時におけるテ
スタ２０およびＳＤＲＡＭ３０の動作を示すタイムチャ
ートである。テスタ２０は、クロック信号ＣＬＫ、制御
信号／ＲＡＳ，／ＣＡＳ，／ＷＥ、アドレス信号Ａ０〜
ＡｊなどをＳＤＲＡＭ３０に与える。時刻ｔ１における
クロック信号ＣＬＫの立上げりエッジにおいて、制御信
号／ＲＡＳ，／ＣＡＳ，／ＷＥがそれぞれ「Ｌ」レベ
ル、「Ｈ」レベルおよび「Ｈ」レベルとなり、テスタ２
０からＳＤＲＡＭ３０にアクティブコマンドが与えられ
る。これにより、アドレス信号Ａ０〜Ａｊが行アドレス
信号Ｘ０〜Ｘｊとして取込まれ、その行アドレス信号Ｘ
０〜Ｘｊに対応するワード線ＷＬ０が選択レベルの
「Ｈ」レベルに立上げられる。
スタ２０およびＳＤＲＡＭ３０の動作を示すタイムチャ
ートである。テスタ２０は、クロック信号ＣＬＫ、制御
信号／ＲＡＳ，／ＣＡＳ，／ＷＥ、アドレス信号Ａ０〜
ＡｊなどをＳＤＲＡＭ３０に与える。時刻ｔ１における
クロック信号ＣＬＫの立上げりエッジにおいて、制御信
号／ＲＡＳ，／ＣＡＳ，／ＷＥがそれぞれ「Ｌ」レベ
ル、「Ｈ」レベルおよび「Ｈ」レベルとなり、テスタ２
０からＳＤＲＡＭ３０にアクティブコマンドが与えられ
る。これにより、アドレス信号Ａ０〜Ａｊが行アドレス
信号Ｘ０〜Ｘｊとして取込まれ、その行アドレス信号Ｘ
０〜Ｘｊに対応するワード線ＷＬ０が選択レベルの
「Ｈ」レベルに立上げられる。
【００２４】次に、時刻ｔ１から所定時間（たとえば６
４ｍｓ）経過後の時刻ｔ２におけるクロック信号ＣＬＫ
の立上げりエッジにおいて、制御信号／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥがそれぞれ「Ｌ」レベル、「Ｈ」レベルおよ
び「Ｌ」レベルとなり、テスタ２０からＳＤＲＡＭ３０
にプリチャージコマンドが与える。これにより、アドレ
ス信号Ａ０〜Ａｊが行アドレス信号Ｘ０〜Ｘｊとして取
込まれ、「Ｈ」レベルに立上げられていたワード線ＷＬ
０が「Ｌ」レベルに立下げられるとともに、次に「Ｈ」
レベルにすべきワード線ＷＬ１が属するバンクのプリチ
ャージが行なわれる。このようにして、全バンク♯０〜
♯３の全ワード線ＷＬは所定時間ずつ「Ｈ」レベルに立
上げられる。
４ｍｓ）経過後の時刻ｔ２におけるクロック信号ＣＬＫ
の立上げりエッジにおいて、制御信号／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥがそれぞれ「Ｌ」レベル、「Ｈ」レベルおよ
び「Ｌ」レベルとなり、テスタ２０からＳＤＲＡＭ３０
にプリチャージコマンドが与える。これにより、アドレ
ス信号Ａ０〜Ａｊが行アドレス信号Ｘ０〜Ｘｊとして取
込まれ、「Ｈ」レベルに立上げられていたワード線ＷＬ
０が「Ｌ」レベルに立下げられるとともに、次に「Ｈ」
レベルにすべきワード線ＷＬ１が属するバンクのプリチ
ャージが行なわれる。このようにして、全バンク♯０〜
♯３の全ワード線ＷＬは所定時間ずつ「Ｈ」レベルに立
上げられる。
【００２５】また図７は、従来のテスト方法を模式的に
示す図である。まず、ディスターブテストが全バンク♯
０〜♯３について行なわれ、次にディスターブテスト以
外のテスト（たとえばティピカル・ファンクションテス
ト）が全バンク♯０〜♯３について行なわれる。ディス
ターブテストについて必要な時間をＴａとし、ディスタ
ーブテスト以外のテストについて必要な時間をＴｂとす
ると、Ｔａ＋Ｔｂのテスト時間が必要となっていた。
示す図である。まず、ディスターブテストが全バンク♯
０〜♯３について行なわれ、次にディスターブテスト以
外のテスト（たとえばティピカル・ファンクションテス
ト）が全バンク♯０〜♯３について行なわれる。ディス
ターブテストについて必要な時間をＴａとし、ディスタ
ーブテスト以外のテストについて必要な時間をＴｂとす
ると、Ｔａ＋Ｔｂのテスト時間が必要となっていた。
【００２６】
【発明が解決しようとする課題】しかし、従来のテスト
方法では、ＳＤＲＡＭ３０のテストに必要な信号がすべ
てテスタ２０から与えられていたので、同時に２種類以
上のテストを行なうことはできず、テスト時間が長くな
るという問題があった。
方法では、ＳＤＲＡＭ３０のテストに必要な信号がすべ
てテスタ２０から与えられていたので、同時に２種類以
上のテストを行なうことはできず、テスト時間が長くな
るという問題があった。
【００２７】それゆえに、この発明の主たる目的は、テ
スト時間が短くてすむ半導体記憶装置および半導体テス
ト方法を提供することである。
スト時間が短くてすむ半導体記憶装置および半導体テス
ト方法を提供することである。
【００２８】
【課題を解決するための手段】請求項１に係る発明は、
複数のメモリ回路のうちのいずれかのメモリ回路で第１
のテストを行なうと同時にそれ以外の１または２以上の
メモリ回路で第２のテストを行なうテストモードを有す
る半導体記憶装置であって、テストパターン発生回路、
選択回路、および切換回路を備える。テストパターン発
生回路は、テストモード時に第１のテストを行なうため
の制御信号およびアドレス信号を生成する。選択回路
は、テストモード時に複数のメモリ回路のうちのいずれ
かのメモリ回路を選択する。切換回路は、各メモリ回路
に対応して設けられ、選択回路によって対応のメモリ回
路が選択されている期間はテストパターン発生回路で生
成された制御信号およびアドレス信号を対応のメモリ回
路に与え、それ以外の期間は外部から与えられた第２の
テストを行なうための制御信号およびアドレス信号を対
応のメモリ回路に与える。
複数のメモリ回路のうちのいずれかのメモリ回路で第１
のテストを行なうと同時にそれ以外の１または２以上の
メモリ回路で第２のテストを行なうテストモードを有す
る半導体記憶装置であって、テストパターン発生回路、
選択回路、および切換回路を備える。テストパターン発
生回路は、テストモード時に第１のテストを行なうため
の制御信号およびアドレス信号を生成する。選択回路
は、テストモード時に複数のメモリ回路のうちのいずれ
かのメモリ回路を選択する。切換回路は、各メモリ回路
に対応して設けられ、選択回路によって対応のメモリ回
路が選択されている期間はテストパターン発生回路で生
成された制御信号およびアドレス信号を対応のメモリ回
路に与え、それ以外の期間は外部から与えられた第２の
テストを行なうための制御信号およびアドレス信号を対
応のメモリ回路に与える。
【００２９】請求項２に係る発明では、請求項１に係る
発明の選択回路は、複数のメモリ回路の各々を第１のテ
ストに必要な時間ずつ順次選択する。
発明の選択回路は、複数のメモリ回路の各々を第１のテ
ストに必要な時間ずつ順次選択する。
【００３０】請求項３に係る発明では、請求項１または
２に係る発明の各メモリ回路は、行列状に配列された複
数のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含む。第
１のテストは、各メモリ回路の各ワード線を所定時間ず
つ選択レベルにして、予め各メモリセルに書込まれたデ
ータの破壊を加速させるためのディスターブテストであ
る。第２のテストは、ディスターブテスト以外のテスト
である。
２に係る発明の各メモリ回路は、行列状に配列された複
数のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含む。第
１のテストは、各メモリ回路の各ワード線を所定時間ず
つ選択レベルにして、予め各メモリセルに書込まれたデ
ータの破壊を加速させるためのディスターブテストであ
る。第２のテストは、ディスターブテスト以外のテスト
である。
【００３１】請求項４に係る発明は、半導体記憶装置に
含まれる複数のメモリ回路のうちのいずれかのメモリ回
路で第１のテストを行なうと同時にそれ以外の１または
２以上のメモリ回路で第２のテストを行なう半導体テス
ト方法であって、第１のテストを行なうための制御信号
およびアドレス信号を生成するテストパターン発生回路
を半導体記憶装置内に設け、複数のメモリ回路のうちの
いずれかのメモリ回路を選択し、選択したメモリ回路に
テストパターン発生回路で生成された制御信号およびア
ドレス信号を与え、それ以外のメモリ回路には第２のテ
ストを行なうための制御信号およびアドレス信号を半導
体記憶装置の外部から与えるものである。
含まれる複数のメモリ回路のうちのいずれかのメモリ回
路で第１のテストを行なうと同時にそれ以外の１または
２以上のメモリ回路で第２のテストを行なう半導体テス
ト方法であって、第１のテストを行なうための制御信号
およびアドレス信号を生成するテストパターン発生回路
を半導体記憶装置内に設け、複数のメモリ回路のうちの
いずれかのメモリ回路を選択し、選択したメモリ回路に
テストパターン発生回路で生成された制御信号およびア
ドレス信号を与え、それ以外のメモリ回路には第２のテ
ストを行なうための制御信号およびアドレス信号を半導
体記憶装置の外部から与えるものである。
【００３２】請求項５に係る発明では、請求項４に係る
発明の各メモリ回路は、行列状に配列された複数のメモ
リセルと、各行に対応して設けられたワード線と、各列
に対応して設けられたビット線対とを含む。第１のテス
トは、各メモリ回路の各ワード線を所定時間ずつ選択レ
ベルにして、予め各メモリセルに書込まれたデータの破
壊を加速させるためのディスターブテストである。第２
のテストは、ディスターブテスト以外のテストである。
発明の各メモリ回路は、行列状に配列された複数のメモ
リセルと、各行に対応して設けられたワード線と、各列
に対応して設けられたビット線対とを含む。第１のテス
トは、各メモリ回路の各ワード線を所定時間ずつ選択レ
ベルにして、予め各メモリセルに書込まれたデータの破
壊を加速させるためのディスターブテストである。第２
のテストは、ディスターブテスト以外のテストである。
【００３３】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＳＤＲＡＭの要部を示すブロック図である。図１
を参照して、このＳＤＲＡＭが従来のＳＤＲＡＭ３０と
異なる点は、テストパターン発生回路１、モードレジス
タ２および切換回路３ａ〜３ｄが新たに設けられている
点である。
によるＳＤＲＡＭの要部を示すブロック図である。図１
を参照して、このＳＤＲＡＭが従来のＳＤＲＡＭ３０と
異なる点は、テストパターン発生回路１、モードレジス
タ２および切換回路３ａ〜３ｄが新たに設けられている
点である。
【００３４】テストパターン発生回路１は、内部クロッ
ク信号ＣＬＫ′に同期して動作し、コマンドデコーダ３
３からテスト信号ＴＥが与えられたことに応じて、コマ
ンド信号ＣＭＤ０′〜ＣＭＤｉ′および行アドレス信号
Ｘ０′〜Ｘｊ′を出力する。テスト信号ＴＥは、テスタ
２０からＳＤＲＡＭに、制御信号／ＲＡＳ，／ＣＡＳ，
／ＷＥなどが所定のレベルおよびタイミングで与えられ
たことに応じてコマンドデコーダ３３から出力される信
号である。コマンド信号ＣＭＤ０′〜ＣＭＤｉ′は、デ
ィスターブテスト時におけるコマンドデコーダ３２の出
力信号ＣＭＤ０〜ＣＭＤｉと同じ波形を有する。行アド
レス信号Ｘ０′〜Ｘｊ′は、ディスターブテスト時にお
けるアドレスバックアップ３３の出力信号Ｘ０〜Ｘｊと
同じ波形を有する。
ク信号ＣＬＫ′に同期して動作し、コマンドデコーダ３
３からテスト信号ＴＥが与えられたことに応じて、コマ
ンド信号ＣＭＤ０′〜ＣＭＤｉ′および行アドレス信号
Ｘ０′〜Ｘｊ′を出力する。テスト信号ＴＥは、テスタ
２０からＳＤＲＡＭに、制御信号／ＲＡＳ，／ＣＡＳ，
／ＷＥなどが所定のレベルおよびタイミングで与えられ
たことに応じてコマンドデコーダ３３から出力される信
号である。コマンド信号ＣＭＤ０′〜ＣＭＤｉ′は、デ
ィスターブテスト時におけるコマンドデコーダ３２の出
力信号ＣＭＤ０〜ＣＭＤｉと同じ波形を有する。行アド
レス信号Ｘ０′〜Ｘｊ′は、ディスターブテスト時にお
けるアドレスバックアップ３３の出力信号Ｘ０〜Ｘｊと
同じ波形を有する。
【００３５】モードレジスタ２は、テストパターン発生
回路１と同期して動作し、選択信号φ０〜φ３をそれぞ
れ切換回路３ａ〜３ｄに与える。選択信号φ０〜φ３
は、それぞれ、テストパターン発生回路１から出力され
る行アドレス信号Ｘ０′〜Ｘｊ′がバンク♯０〜♯３を
指定する期間においてのみ「Ｌ」レベルとなる。
回路１と同期して動作し、選択信号φ０〜φ３をそれぞ
れ切換回路３ａ〜３ｄに与える。選択信号φ０〜φ３
は、それぞれ、テストパターン発生回路１から出力され
る行アドレス信号Ｘ０′〜Ｘｊ′がバンク♯０〜♯３を
指定する期間においてのみ「Ｌ」レベルとなる。
【００３６】切換回路３ａ〜３ｄは、それぞれ、バンク
♯０〜♯３に対応して設けられ、モードレジスタ２の出
力信号φ０〜φ３によって制御される。切換回路３ａ
は、図２に示すように、ＮチャネルＭＯＳトランジスタ
１１．０〜１１．ｉ，１３．０〜１３．ｊおよびＰチャ
ネルＭＯＳトランジスタ１２．０〜１２．ｉ，１４．０
〜１４．ｊを含む。ＮチャネルＭＯＳトランジスタ１
１．０〜１１．ｉ，１３．０〜１３．ｊの各々の一方電
極はそれぞれ信号ＣＭＤ０〜ＣＭＤｉ，Ｘ０（Ｙ０）〜
Ｘｊ（Ｙｊ）を受け、各々の他方電極はバンク♯０に関
連する回路３６ａ〜３８ｄに接続され、各々のゲートは
ともに選択信号φ０を受ける。ＰチャネルＭＯＳトラン
ジスタ１２．０〜１２．ｉ，１４．０〜１４．ｊの各々
の一方電極はそれぞれ信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ
０′〜Ｘｊ′を受け、各々の他方電極はバンク♯０に関
連する回路３６ａ〜３８ｄに接続され、各々のゲートは
ともに選択信号φ０を受ける。
♯０〜♯３に対応して設けられ、モードレジスタ２の出
力信号φ０〜φ３によって制御される。切換回路３ａ
は、図２に示すように、ＮチャネルＭＯＳトランジスタ
１１．０〜１１．ｉ，１３．０〜１３．ｊおよびＰチャ
ネルＭＯＳトランジスタ１２．０〜１２．ｉ，１４．０
〜１４．ｊを含む。ＮチャネルＭＯＳトランジスタ１
１．０〜１１．ｉ，１３．０〜１３．ｊの各々の一方電
極はそれぞれ信号ＣＭＤ０〜ＣＭＤｉ，Ｘ０（Ｙ０）〜
Ｘｊ（Ｙｊ）を受け、各々の他方電極はバンク♯０に関
連する回路３６ａ〜３８ｄに接続され、各々のゲートは
ともに選択信号φ０を受ける。ＰチャネルＭＯＳトラン
ジスタ１２．０〜１２．ｉ，１４．０〜１４．ｊの各々
の一方電極はそれぞれ信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ
０′〜Ｘｊ′を受け、各々の他方電極はバンク♯０に関
連する回路３６ａ〜３８ｄに接続され、各々のゲートは
ともに選択信号φ０を受ける。
【００３７】したがって、選択信号φ０が「Ｈ」レベル
の場合はコマンドデコーダ３２およびアドレスバッファ
３３の出力信号ＣＭＤ０〜ＣＭＤｉ，Ｘ０（Ｙ０）〜Ｘ
ｊ（Ｙｊ）がバンク♯０に関連する回路３６ａ〜３８ｄ
に与えられ、選択信号φ０が「Ｌ」レベルの場合はテス
トパターン発生回路１の出力信号ＣＭＤ０′〜ＣＭＤ
ｉ′，Ｘ０′〜Ｘｊ′がバンク♯０に関連する回路３６
ａ〜３８ｄに与えられる。切換回路３ｂ〜３ｄも、切換
回路３ａと同様である。
の場合はコマンドデコーダ３２およびアドレスバッファ
３３の出力信号ＣＭＤ０〜ＣＭＤｉ，Ｘ０（Ｙ０）〜Ｘ
ｊ（Ｙｊ）がバンク♯０に関連する回路３６ａ〜３８ｄ
に与えられ、選択信号φ０が「Ｌ」レベルの場合はテス
トパターン発生回路１の出力信号ＣＭＤ０′〜ＣＭＤ
ｉ′，Ｘ０′〜Ｘｊ′がバンク♯０に関連する回路３６
ａ〜３８ｄに与えられる。切換回路３ｂ〜３ｄも、切換
回路３ａと同様である。
【００３８】図３は、このＳＤＲＡＭのテスト方法を模
式的に示す図である。図３を参照して、このＳＤＲＡＭ
では、まずバンク♯０でディスターブテストが行なわれ
ると同時に、バンク♯１でディスターブテスト以外のテ
スト時間の短いテスト（たとえばティピカル・ファンク
ションテスト）が行なわれる。
式的に示す図である。図３を参照して、このＳＤＲＡＭ
では、まずバンク♯０でディスターブテストが行なわれ
ると同時に、バンク♯１でディスターブテスト以外のテ
スト時間の短いテスト（たとえばティピカル・ファンク
ションテスト）が行なわれる。
【００３９】すなわち、図１の回路においてテスト信号
ＴＥが活性化レベルになってテストパターン発生回路１
およびモードレジスタ２が活性化され、選択信号φ０〜
φ３のうちの信号φ０のみが「Ｌ」レベルになるととも
に、コマンド信号ＣＭＤ０′〜ＣＭＤｉ′およびアドレ
ス信号Ｘ０′〜Ｘｊ′が生成される。また、テスタ２０
からＳＤＲＡＭに制御信号／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅ、アドレス信号Ａ０〜Ａｊ、クロック信号ＣＬＫなど
が与えられ、コマンドデコーダ３２からコマンド信号Ｃ
ＭＤ０〜ＣＭＤｉが出力されるとともに、アドレスバッ
ファ３３からアドレス信号Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊが出
力される。
ＴＥが活性化レベルになってテストパターン発生回路１
およびモードレジスタ２が活性化され、選択信号φ０〜
φ３のうちの信号φ０のみが「Ｌ」レベルになるととも
に、コマンド信号ＣＭＤ０′〜ＣＭＤｉ′およびアドレ
ス信号Ｘ０′〜Ｘｊ′が生成される。また、テスタ２０
からＳＤＲＡＭに制御信号／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅ、アドレス信号Ａ０〜Ａｊ、クロック信号ＣＬＫなど
が与えられ、コマンドデコーダ３２からコマンド信号Ｃ
ＭＤ０〜ＣＭＤｉが出力されるとともに、アドレスバッ
ファ３３からアドレス信号Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊが出
力される。
【００４０】このとき、選択信号φ０〜φ３のうちの選
択信号φ０のみが「Ｌ」レベルであるので、バンク♯０
に関連する回路３６ａ〜３８ａにはテストパターン発生
回路１の出力信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ０′〜Ｘ
ｊ′が与えられ、他のバンク♯１〜♯３に関連する回路
３６ｂ〜３８ｄにはコマンドデコーダ３２およびアドレ
スバッファ３３の出力信号ＣＭＤ０〜ＣＭＤｉ，Ｘ０〜
Ｘｊ，Ｙ０〜Ｙｊが与えられる。したがって、バンク♯
０ではディスターブテストガ行なわれ、アドレス信号Ｘ
０〜Ｘｊ，Ｙ０〜Ｙｊで指定されたバンク♯１ではディ
スターブテスト以外のテストが行なわれる。
択信号φ０のみが「Ｌ」レベルであるので、バンク♯０
に関連する回路３６ａ〜３８ａにはテストパターン発生
回路１の出力信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ０′〜Ｘ
ｊ′が与えられ、他のバンク♯１〜♯３に関連する回路
３６ｂ〜３８ｄにはコマンドデコーダ３２およびアドレ
スバッファ３３の出力信号ＣＭＤ０〜ＣＭＤｉ，Ｘ０〜
Ｘｊ，Ｙ０〜Ｙｊが与えられる。したがって、バンク♯
０ではディスターブテストガ行なわれ、アドレス信号Ｘ
０〜Ｘｊ，Ｙ０〜Ｙｊで指定されたバンク♯１ではディ
スターブテスト以外のテストが行なわれる。
【００４１】バンク♯０のディスターブテストに必要な
時間はＴａ／４であり、バンク♯１のテストに必要な時
間はＴｂ／４（＜Ｔａ／４）であるので、バンク♯０の
ディスターブテストおよびバンク♯１のテストに必要な
時間はＴａ／４となる。
時間はＴａ／４であり、バンク♯１のテストに必要な時
間はＴｂ／４（＜Ｔａ／４）であるので、バンク♯０の
ディスターブテストおよびバンク♯１のテストに必要な
時間はＴａ／４となる。
【００４２】バンク♯０のディスターブテストおよびバ
ンク♯１のテストが終了すると、選択信号φ０〜φ３の
うちの信号φ１のみが「Ｌ」レベルになって、バンク♯
１に関連する回路３６ｂ〜３８ｂにはテストパターン発
生回路１の出力信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ０′〜
Ｘｊ′が与えられ、他のバンク♯２，♯３，♯０に関連
する回路３６ｃ〜３８ａにはコマンドデコーダ３２およ
びアドレスバッファ３３の出力信号ＣＭＤ０〜ＣＭＤ
ｉ，Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊが与えられる。これによ
り、バンク♯１ではディスターブテストが行なわれ、ア
ドレス信号Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊで指定されたバンク
♯３ではディスターブテスト以外のテストが行なわれ
る。バンク♯１のディスターブテストおよびバンク♯３
のテストに必要な時間はＴａ／４となる。
ンク♯１のテストが終了すると、選択信号φ０〜φ３の
うちの信号φ１のみが「Ｌ」レベルになって、バンク♯
１に関連する回路３６ｂ〜３８ｂにはテストパターン発
生回路１の出力信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ０′〜
Ｘｊ′が与えられ、他のバンク♯２，♯３，♯０に関連
する回路３６ｃ〜３８ａにはコマンドデコーダ３２およ
びアドレスバッファ３３の出力信号ＣＭＤ０〜ＣＭＤ
ｉ，Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊが与えられる。これによ
り、バンク♯１ではディスターブテストが行なわれ、ア
ドレス信号Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊで指定されたバンク
♯３ではディスターブテスト以外のテストが行なわれ
る。バンク♯１のディスターブテストおよびバンク♯３
のテストに必要な時間はＴａ／４となる。
【００４３】バンク♯１のディスターブテストおよびバ
ンク♯３のテストが終了すると、選択信号φ０〜φ３の
うちの選択信号φ３のみが「Ｌ」レベルになって、バン
ク♯３に関連する回路３６ａ〜３８ｄにはテストパター
ン発生回路１の出力信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ
０′〜Ｘｊ′が与えられ、他のバンク♯０〜♯２に関連
する回路３６ａ〜３８ｃにはコマンドデコーダ３２およ
びアドレスバッファ３３の出力信号ＣＭＤ０〜ＣＭＤ
ｉ，Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊが与えられる。これによ
り、バンク♯３ではディスターブテストが行なわれ、ア
ドレス信号Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊで指定されたバンク
♯２ではディスターブテスト以外のテストが行なわれ
る。バンク♯３のディスターブテストおよびバンク♯２
のテストに必要な時間はＴａ／４となる。
ンク♯３のテストが終了すると、選択信号φ０〜φ３の
うちの選択信号φ３のみが「Ｌ」レベルになって、バン
ク♯３に関連する回路３６ａ〜３８ｄにはテストパター
ン発生回路１の出力信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ
０′〜Ｘｊ′が与えられ、他のバンク♯０〜♯２に関連
する回路３６ａ〜３８ｃにはコマンドデコーダ３２およ
びアドレスバッファ３３の出力信号ＣＭＤ０〜ＣＭＤ
ｉ，Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊが与えられる。これによ
り、バンク♯３ではディスターブテストが行なわれ、ア
ドレス信号Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊで指定されたバンク
♯２ではディスターブテスト以外のテストが行なわれ
る。バンク♯３のディスターブテストおよびバンク♯２
のテストに必要な時間はＴａ／４となる。
【００４４】バンク♯３のディスターブテストおよびバ
ンク♯２のテストが終了すると、選択信号φ０〜φ３の
うちの選択信号φ２のみが「Ｌ」レベルになって、バン
ク♯２に関連する回路３６ｃ〜３８ｃにはテストパター
ン発生回路１の出力信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ
０′〜Ｘｊ′が与えられ、他のバンク♯３，♯０，♯１
に関連する回路３６ｄ〜３８ｂにはコマンドデコーダ３
２およびアドレスバッファ３３の出力信号ＣＭＤ０〜Ｃ
ＭＤｉ，Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊが与えられる。これに
より、バンク♯２ではディスターブテストが行なわれ、
アドレス信号Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊで指定されたバン
ク♯０ではディスターブテスト以外のテストが行なわれ
る。バンク♯２のディスターブテストおよびバンク♯０
のテストに必要な時間はＴａ／４となる。したがって、
バンク♯０〜♯３のディスターブテストおよびディスタ
ーブテスト以外のテストに必要な時間はＴａとなり、従
来のテスト時間Ｔａ＋Ｔｂに比べて短くてすむ。
ンク♯２のテストが終了すると、選択信号φ０〜φ３の
うちの選択信号φ２のみが「Ｌ」レベルになって、バン
ク♯２に関連する回路３６ｃ〜３８ｃにはテストパター
ン発生回路１の出力信号ＣＭＤ０′〜ＣＭＤｉ′，Ｘ
０′〜Ｘｊ′が与えられ、他のバンク♯３，♯０，♯１
に関連する回路３６ｄ〜３８ｂにはコマンドデコーダ３
２およびアドレスバッファ３３の出力信号ＣＭＤ０〜Ｃ
ＭＤｉ，Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊが与えられる。これに
より、バンク♯２ではディスターブテストが行なわれ、
アドレス信号Ｘ０〜Ｘｊ，Ｙ０〜Ｙｊで指定されたバン
ク♯０ではディスターブテスト以外のテストが行なわれ
る。バンク♯２のディスターブテストおよびバンク♯０
のテストに必要な時間はＴａ／４となる。したがって、
バンク♯０〜♯３のディスターブテストおよびディスタ
ーブテスト以外のテストに必要な時間はＴａとなり、従
来のテスト時間Ｔａ＋Ｔｂに比べて短くてすむ。
【００４５】この実施の形態では、ディスターブテスト
用のテストパターンを生成するテストパターン発生回路
１と、このテストパターン発生回路１の出力信号ＣＭＤ
０′〜ＣＭＤｉ′，Ｘ０′〜Ｘｊ′を所望のバンクに与
えるとともにコマンドデコーダ３２およびアドレスバッ
ファ３３の出力信号ＣＭＤ０〜ＣＭＤｉ，Ｘ０〜Ｘｊ，
Ｙ０〜Ｙｊを他のバンクに与えるための切換回路３ａ〜
３ｄとを設けた。したがって、テストパターン発生回路
１によってあるバンクのディスターブテストを行なうと
同時に、テスタ２０によって他のバンクのディスターブ
テスト以外のテストを行なうことができるので、２種類
以上のテストを同時に行なうことができなかった従来に
比べ、テスト時間の短縮化が図られる。
用のテストパターンを生成するテストパターン発生回路
１と、このテストパターン発生回路１の出力信号ＣＭＤ
０′〜ＣＭＤｉ′，Ｘ０′〜Ｘｊ′を所望のバンクに与
えるとともにコマンドデコーダ３２およびアドレスバッ
ファ３３の出力信号ＣＭＤ０〜ＣＭＤｉ，Ｘ０〜Ｘｊ，
Ｙ０〜Ｙｊを他のバンクに与えるための切換回路３ａ〜
３ｄとを設けた。したがって、テストパターン発生回路
１によってあるバンクのディスターブテストを行なうと
同時に、テスタ２０によって他のバンクのディスターブ
テスト以外のテストを行なうことができるので、２種類
以上のテストを同時に行なうことができなかった従来に
比べ、テスト時間の短縮化が図られる。
【００４６】なお、この実施の形態では、ディスターブ
テスト用のテストパターン発生回路１を１つだけ設けた
が、テスト時間の長いテスト用のテストパターン発生回
路を複数設けてもよい。たとえば、ディスターブテスト
用の第１のテストパターン発生回路とロングサイクル系
テストの第２のテストパターン発生回路とを設け、ある
バンクでは第１のテストパターン発生回路によってディ
スターブテストを行ない、他のバンクでは第２のテスト
パターン発生回路によってロングサイクル系テストを行
ない、さらに他のバンクではテスタによってファンクシ
ョンテストを行なうとよい。
テスト用のテストパターン発生回路１を１つだけ設けた
が、テスト時間の長いテスト用のテストパターン発生回
路を複数設けてもよい。たとえば、ディスターブテスト
用の第１のテストパターン発生回路とロングサイクル系
テストの第２のテストパターン発生回路とを設け、ある
バンクでは第１のテストパターン発生回路によってディ
スターブテストを行ない、他のバンクでは第２のテスト
パターン発生回路によってロングサイクル系テストを行
ない、さらに他のバンクではテスタによってファンクシ
ョンテストを行なうとよい。
【００４７】また、この実施の形態では、あるバンクで
ディスターブテストを行なっている間に他の１つのバン
クのみでディスターブテスト以外のテストを行なった
が、これに限るものではなく、あるバンクでディスター
ブテストを行なっている間に他の２つまたは３つのバン
クでディスターブテスト以外のテストを行なってもよ
い。たとえば図３でバンク♯０のディスターブテストを
行なっている間に他のバンク♯１〜♯３のテストを行な
ってもよい。
ディスターブテストを行なっている間に他の１つのバン
クのみでディスターブテスト以外のテストを行なった
が、これに限るものではなく、あるバンクでディスター
ブテストを行なっている間に他の２つまたは３つのバン
クでディスターブテスト以外のテストを行なってもよ
い。たとえば図３でバンク♯０のディスターブテストを
行なっている間に他のバンク♯１〜♯３のテストを行な
ってもよい。
【００４８】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００４９】
【発明の効果】以上のように、請求項１に係る発明の半
導体記憶装置では、第１のテストを行なうための制御信
号およびアドレス信号を生成するテストパターン発生回
路と、複数のメモリ回路のうちのいずれかのメモリ回路
を選択する選択回路と、各メモリ回路に対応して設けら
れ、選択回路によって対応のメモリ回路が選択されてい
る期間はテストパターン発生回路で生成された制御信号
およびアドレス信号を対応のメモリ回路に与え、それ以
外の期間は外部から与えられた第２のテストを行なうた
めの制御信号およびアドレス信号を対応のメモリ回路に
与える切換回路とが設けられる。したがって、選択され
たメモリ回路で第１のテストを行なうと同時に他のメモ
リ回路で第２のテストを行なうことができるので、第１
および第２のテストを同時に行うことができなった従来
に比べ、テスト時間の短縮化を図ることができる。
導体記憶装置では、第１のテストを行なうための制御信
号およびアドレス信号を生成するテストパターン発生回
路と、複数のメモリ回路のうちのいずれかのメモリ回路
を選択する選択回路と、各メモリ回路に対応して設けら
れ、選択回路によって対応のメモリ回路が選択されてい
る期間はテストパターン発生回路で生成された制御信号
およびアドレス信号を対応のメモリ回路に与え、それ以
外の期間は外部から与えられた第２のテストを行なうた
めの制御信号およびアドレス信号を対応のメモリ回路に
与える切換回路とが設けられる。したがって、選択され
たメモリ回路で第１のテストを行なうと同時に他のメモ
リ回路で第２のテストを行なうことができるので、第１
および第２のテストを同時に行うことができなった従来
に比べ、テスト時間の短縮化を図ることができる。
【００５０】請求項２に係る発明では、請求項１に係る
発明の選択回路は、複数のメモリ回路の各々を第１のテ
ストに必要な時間ずつ順次選択する。この場合は、すべ
てのメモリ回路について第１および第２のテストを容易
に行なうことができる。
発明の選択回路は、複数のメモリ回路の各々を第１のテ
ストに必要な時間ずつ順次選択する。この場合は、すべ
てのメモリ回路について第１および第２のテストを容易
に行なうことができる。
【００５１】請求項３に係る発明では、請求項１または
２に係る発明の第１のテストはディスターブテストであ
り、第２のテストはディスターブテスト以外のテストで
ある。この場合は、この発明が特に有効となる。
２に係る発明の第１のテストはディスターブテストであ
り、第２のテストはディスターブテスト以外のテストで
ある。この場合は、この発明が特に有効となる。
【００５２】請求項４に係る発明の半導体テスト方法で
は、第１のテストを行なうための制御信号およびアドレ
ス信号を生成するテストパターン発生回路を半導体記憶
装置内に設け、複数のメモリ回路のうちのいずれかのメ
モリ回路を選択し、選択したメモリ回路にテストパター
ン発生回路で生成された制御信号およびアドレス信号を
与え、それ以外のメモリ回路には第２のテストを行なう
ための制御信号およびアドレス信号を半導体記憶装置の
外部から与える。したがって、選択されたメモリ回路で
第１のテストを行なうと同時に他のメモリ回路で第２の
テストを行なうことができるので、第１および第２のテ
ストを同時に行なうことができなかった従来に比べ、テ
スト時間の短縮化を図ることができる。
は、第１のテストを行なうための制御信号およびアドレ
ス信号を生成するテストパターン発生回路を半導体記憶
装置内に設け、複数のメモリ回路のうちのいずれかのメ
モリ回路を選択し、選択したメモリ回路にテストパター
ン発生回路で生成された制御信号およびアドレス信号を
与え、それ以外のメモリ回路には第２のテストを行なう
ための制御信号およびアドレス信号を半導体記憶装置の
外部から与える。したがって、選択されたメモリ回路で
第１のテストを行なうと同時に他のメモリ回路で第２の
テストを行なうことができるので、第１および第２のテ
ストを同時に行なうことができなかった従来に比べ、テ
スト時間の短縮化を図ることができる。
【００５３】請求項５に係る発明では、請求項４に係る
発明の第１のテストはディスターブテストであり、第２
のテストはディスターブ以外のテストである。この場合
は、この発明が特に有効となる。
発明の第１のテストはディスターブテストであり、第２
のテストはディスターブ以外のテストである。この場合
は、この発明が特に有効となる。
【図１】 この発明の一実施の形態によるＳＤＲＡＭの
要部を示すブロック図である。
要部を示すブロック図である。
【図２】 図１に示した切換回路の構成を示す回路図で
ある。
ある。
【図３】 図１で説明したＳＤＲＡＭのテスト方法を模
式的に示す図である。
式的に示す図である。
【図４】 従来のＳＤＲＡＭの構成を示すブロック図で
ある。
ある。
【図５】 図４に示したメモリアレイおよびセンスアン
プ＋入出力制御回路の構成を示す回路ブロック図であ
る。
プ＋入出力制御回路の構成を示す回路ブロック図であ
る。
【図６】 図４に示したＳＤＲＡＭのディスターブテス
トを示すタイムチャートである。
トを示すタイムチャートである。
【図７】 図４に示したＳＤＲＡＭのテスト方法を模式
的に示す図である。
的に示す図である。
１ テストパターン発生回路、２ モードレジスタ、３
ａ〜３ｄ 切換回路、１１．０〜１１．ｉ，１３．０〜
１３．ｊ ＮチャネルＭＯＳトランジスタ、１２．０〜
１２．ｉ，１４．０〜１４．ｊ ＰチャネルＭＯＳトラ
ンジスタ、２０テスタ、３０ ＳＤＲＡＭ、３１ コン
トロール信号発生回路、３２ コマンドデコーダ、３３
アドレスバッファ、３４ クロックバッファ、３５ａ
〜３５ｄメモリアレイ、３６ａ〜３６ｄ 行デコーダ、
３７ａ〜３７ｄ 列デコーダ、３８ａ〜３８ｄ センス
アンプ＋入出力制御回路、３９ データ入出力回路、４
１ 列選択ゲート、４２ センスアンプ、４３ イコラ
イザ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／Ｂ
Ｌ ビット線。
ａ〜３ｄ 切換回路、１１．０〜１１．ｉ，１３．０〜
１３．ｊ ＮチャネルＭＯＳトランジスタ、１２．０〜
１２．ｉ，１４．０〜１４．ｊ ＰチャネルＭＯＳトラ
ンジスタ、２０テスタ、３０ ＳＤＲＡＭ、３１ コン
トロール信号発生回路、３２ コマンドデコーダ、３３
アドレスバッファ、３４ クロックバッファ、３５ａ
〜３５ｄメモリアレイ、３６ａ〜３６ｄ 行デコーダ、
３７ａ〜３７ｄ 列デコーダ、３８ａ〜３８ｄ センス
アンプ＋入出力制御回路、３９ データ入出力回路、４
１ 列選択ゲート、４２ センスアンプ、４３ イコラ
イザ、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／Ｂ
Ｌ ビット線。
Claims (5)
- 【請求項１】 複数のメモリ回路のうちのいずれかのメ
モリ回路で第１のテストを行なうと同時にそれ以外の１
または２以上のメモリ回路で第２のテストを行なうテス
トモードを有する半導体記憶装置であって、 前記テストモード時に前記第１のテストを行なうための
制御信号およびアドレス信号を生成するテストパターン
発生回路、 前記テストモード時に前記複数のメモリ回路のうちのい
ずれかのメモリ回路を選択する選択回路、および各メモ
リ回路に対応して設けられ、前記選択回路によって対応
のメモリ回路が選択されている期間は前記テストパター
ン発生回路で生成された制御信号およびアドレス信号を
対応のメモリ回路に与え、それ以外の期間は外部から与
えられた前記第２のテストを行なうための制御信号およ
びアドレス信号を対応のメモリ回路に与える切換回路を
備える、半導体記憶装置。 - 【請求項２】 前記選択回路は、前記複数のメモリ回路
の各々を前記第１のテストに必要な時間ずつ順次選択す
る、請求項１に記載の半導体記憶装置。 - 【請求項３】 各メモリ回路は、行列状に配列された複
数のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含み、 前記第１のテストは、各メモリ回路の各ワード線を所定
時間ずつ選択レベルにして、予め各メモリセルに書込ま
れたデータの破壊を加速させるためのディスターブテス
トであり、 前記第２のテストは、前記ディスターブテスト以外のテ
ストである、請求項１または請求項２に記載の半導体記
憶装置。 - 【請求項４】 半導体記憶装置に含まれる複数のメモリ
回路のうちのいずれかのメモリ回路で第１のテストを行
なうと同時にそれ以外の１または２以上のメモリ回路で
第２のテストを行なう半導体テスト方法であって、 前記第１のテストを行なうための制御信号およびアドレ
ス信号を生成するテストパターン発生回路を前記半導体
記憶装置内に設け、 前記複数のメモリ回路のうちのいずれかのメモリ回路を
選択し、 選択したメモリ回路に前記テストパターン発生回路で生
成された制御信号およびアドレス信号を与え、それ以外
のメモリ回路には前記第２のテストを行なうための制御
信号およびアドレス信号を前記半導体記憶装置の外部か
ら与える、半導体テスト方法。 - 【請求項５】 各メモリ回路は、行列状に配列された複
数のメモリセルと、各行に対応して設けられたワード線
と、各列に対応して設けられたビット線対とを含み、 前記第１のテストは、各メモリ回路の各ワード線を所定
時間ずつ選択レベルにして、予め各メモリセルに書込ま
れたデータの破壊を加速させるためのディスターブテス
トであり、 前記第２のテストは、前記ディスターブテスト以外のテ
ストである、請求項４に記載の半導体テスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11009264A JP2000215696A (ja) | 1999-01-18 | 1999-01-18 | 半導体記憶装置および半導体テスト方法 |
| US09/360,639 US6415399B1 (en) | 1999-01-18 | 1999-07-26 | Semiconductor memory device requiring performance of plurality of tests for each of plurality of memory circuits and method for testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11009264A JP2000215696A (ja) | 1999-01-18 | 1999-01-18 | 半導体記憶装置および半導体テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000215696A true JP2000215696A (ja) | 2000-08-04 |
Family
ID=11715588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11009264A Withdrawn JP2000215696A (ja) | 1999-01-18 | 1999-01-18 | 半導体記憶装置および半導体テスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6415399B1 (ja) |
| JP (1) | JP2000215696A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002093193A (ja) * | 2000-09-13 | 2002-03-29 | Advantest Corp | メモリ試験方法・メモリ試験装置 |
| KR100374636B1 (ko) * | 2000-10-18 | 2003-03-04 | 삼성전자주식회사 | 결함 테스트 및 분석 회로를 구비하는 반도체 장치 및 결함 분석 방법 |
| KR100914236B1 (ko) * | 2007-06-28 | 2009-08-26 | 삼성전자주식회사 | 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법. |
| KR102389722B1 (ko) * | 2017-11-29 | 2022-04-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346193A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| US5646948A (en) * | 1993-09-03 | 1997-07-08 | Advantest Corporation | Apparatus for concurrently testing a plurality of semiconductor memories in parallel |
| JPH0793997A (ja) | 1993-09-24 | 1995-04-07 | Nec Corp | スタティック型半導体記憶装置 |
| US5629943A (en) * | 1993-12-22 | 1997-05-13 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit memory with double bitline low special test mode control from output enable |
| US5961653A (en) * | 1997-02-19 | 1999-10-05 | International Business Machines Corporation | Processor based BIST for an embedded memory |
| US6233184B1 (en) * | 1998-11-13 | 2001-05-15 | International Business Machines Corporation | Structures for wafer level test and burn-in |
-
1999
- 1999-01-18 JP JP11009264A patent/JP2000215696A/ja not_active Withdrawn
- 1999-07-26 US US09/360,639 patent/US6415399B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6415399B1 (en) | 2002-07-02 |
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