KR950010622B1 - 비트라인 센싱 제어회로 - Google Patents

비트라인 센싱 제어회로 Download PDF

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Abstract

내용 없음.

Description

비트라인 센싱 제어회로
제 1 도는 반도체 메모리셀 어레이 블럭도.
제 2 도는 비트라인 센스앰프 및 이퀄라이징 회로도.
제 3 도는 종래의 비트라인 센싱 제어회로도.
제 4 도는 본 발명에 따른 비트라인 센싱 제어회로의 일실시예.
제5a도-제5d도는 제 4 도에 도시된 각 블럭들의 상세회로도.
제6a도-제6b도는 본 발명에 따른 이퀄라이징 제어신호 발생회로도.
제7a도-제7l도는 제 4 도 및 제6a도-제6b도에 도시된 회로에 따른 파형도.
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 비트라인 센싱 제어회로(bit line sensing control circuit)에 관한 것이다.
일반적으로 고집적 및 고속화 추세에 있는 반도체 메모리장치에서 비트라인 센싱 노이즈가 문제시 되고 있으므로, 이를 줄이기 위하여 메모리셀 어레이를 제 1 도에 도시한 바와 같이, 예를들면 4개의 메모리셀 어레이 BLK1, BLK2, BLK3 및 BLK4로 블럭 단위로 분할하거나 비트라인 커패시턴스를 줄이는 방법이 제시되고 있다. 다이나믹 랜덤 억세스메모리(dynamic random access memory : 이하 DRAM으로 칭함)에서는 비트라인 센싱속도가 중요하므로 블럭단위의 비트라인 센싱을 동시에 하는 방법을 사용하고 있으나, 필드 또는 프레임 메모리(field/frame memory), 또는 DRAM을 이용한 ASIC(application specific integrated circuit)에서는, 로우 억세스(row access) 시간이 충분하므로 비트라인 센싱동작을 블럭마다 다르게 수행함으로써 노이즈 및 전류를 분산시킬 수 있다.
제 2 도에 도시된 회로는 일반적으로 잘 알려진 DRAM의 컬럼계 회로로서, 엔모오스트랜지스터 23,24 및 25와 퍼모오스트랜지스터 27 및 28로 이루어진 비트라인 센스앰프 22와, 메모리셀 21과, 엔모오스트랜지스터 28,31 및 32로 이루어진 프리차아지 및 등화회로 26이 도시되어 있다. 상기 비트라인 센스앰프 22는 워드라인 W/L의 구동에 의해 메모리셀 21에 저정된 천하가 비트라인 BL상으로 방전될 때, N형 및 P형의 비트라인 센스앰프 구동신호 LA 및 LSAEG의 제어에 의해, 비트라인쌍 BL 및사이의 전위차를 감지 증폭하고 이를 다시 메모리셀 21로 레스토아(restore)시키거나, 데이타 라이트시에 비트라인 BL상의 전위를 증폭하는 역할을 한다. 상기 프리차아지 및 등화회로 26은 등화신호 øEQ의 제어에 의해 리이드 또는 라이트 전후에 상기 비트라인쌍 BL 및를 비트라인 프리차아지 및 등화전압 VBL의 레벨로 프리차아지 및 등화시킨다.
제 3 도는 종래의 비트라인 센싱 제어회로로서, 인에이블클럭 발생회로(10)와, 워드라인 인에이블신호 발생회로(30)와, 비트라인 센싱 인에이블신호 발생회로(50) 및 비트라인 구동신호 발생회로(70)으로 구성되어 있다. 상기 종래의 비트라인 센싱 제어회로는(row address strobe)신호가 논리 "로우(low)"상태로 인에이블될 때 로우어드레스 스트로브신호 인에이블되어 어드레스가 입력될 때 발생하는 어드레스 정보신호 LXE에 따라 순차적으로 발생하는 인에이블 클럭 ø1, 워드라인 인에이블신호 øX1 및 비트라인 센싱 인에이블신호 øS1 등에 따라 비트라인 센스앰프 구동신호(LA, LSAEG)를 인에이블하여 제 2 도에 도시된 비트라인 센스앰프(22)로 동시에 입력한다. 이때, 제 1 도에 도시된 각 메모리셀 어레이 블럭(BLK1-BLK4)에 비트라인 센스앰프(22)가 컬럼 갯수만큼 따로 존재하고 있으나, 이들 비트라인 센스앰프(22)를 인에이블 시키는 상기 P형 및 N형의 비트라인 센스 앰프구동신호 LA 및 LSAEG가 동시에 입력되므로, 상기 메모리셀 어레이 블럭들(BLK1-BLK4)의 비트라인 센싱동작이 동시에 이루어진다. 즉, 비트라인쌍(BL,)들이 동일한 시점에서 각각 논리 "하이" 및 "로우"상태로 된다.
그러나, 비트라인 센싱동작이 각 블럭(BLK1-BLK4)마다 동시에 일어나므로 비트라인쌍(BL,)이 동시에 논리"하이" 및 "로우"상태로 된다.
그러나, 비트라인 센싱동작이 각 블럭(BLK1-BLK4)마다 동시에 일어나므로 비트라인쌍(BL,)이 동시에 논리"하이" 및 "로우"상태로 디벨로프(develope)되어 Vss 및 Vcc 노이즈가 증가하게 되고, 피크 전류가 집중적으로 동일 시간대에서 발생되므로 칩의 동작이 불안정해지는 단점이 있었다.
따라서, 본 발명의 목적은 메모리셀 어레이의 비트라인 센싱동작이 각 블럭마다 서로 다른 시점에서 이루어지도록 하여, 접지전압 Vss 및 전원전압 Vcc의 노이즈를 감소시키고 파크전류를 분산한여 안정된 센싱동작이 가능한 반도체메모리장치를 구현함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명의 일실시에는 제 1 및 제 2 메모리셀 어레이블럭들을 구비하며, 각 블럭들이 저장된 데이타를 감지하기 위한 다수의 비트라인들과 상기 비트라인들을 억세스하기 위한 다수의 워드라인들을 구비하고, 각 비트라인이 상기 비트라인들 상에서 감지되는 데이타를 저장하는 다수의 메모리셀들을 포함하는 반도체메모리장치의 비트라인 센싱회로가 상기 제 1 블럭의 다수 비트라인들 중의 하나에 연결되는 메모리셀에 저장된 데이타의 감지를 제어하며, 제 1 초기화구동클럭에 의해 구동이 제어되는 제 1 수단과, 상기 제 1초기화구동클럭에 의한 초기화된 후 설정된 시간 상기 제 1 초기화구동클럭을 제 2 초기화구동클럭으로 발생하는 수단과, 상기 제 2 블럭의 다수 비트라인들 중의 하나에 연결되는 메모리셀에 저장된 데이타의 감지를 제어하며, 상기 제 2 초기화구동클럭에 의해 구동이 제어되는 제 2 수단으로 구성된 것을 특징으로 한다.
이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다. 제 4 도는 본 발명에 따른 비트라인 센싱제어회로의 가능블럭도이다. 제 4 도에 도시된 바와 같이, 본 발명의 비트라인 센싱제어회로는 어드레스 정보신호 LXE를 입력하여 인에이블클럭 ø1을 발생하는 인에블 클럭발생회로 10과, 상기 클럭 ø1으로부터 소정시간 지연된 지연인에이블클럭 ø2를 발생하는 지연기 20과, 상기 클럭 ø1 및 ø2를 각각 입력하여 제1 및 제 2 워드라인 인에이블신호 øX1 및 øX2를 각각 발생하는 제1 및 제 2 워드라인 인에이블신호 발생회로 30 및 40과 상기 신호 øX1 및 øX2를 각각 입력하여 제1 및 제 2 비트라인 센싱인에이블신호 øS1 및 øS2를 각각 발생하는 제1 및 제 2 비트라인 센싱인에이블신호 발생회로 50 및 60과, 상기 제1 및 제 2 비트라인 센싱인에이블신호 øS1 및 øS2를 각각 입력하여 제 1 비트라인 센스앰프구동신호 LA1(P형), LSAEG1(N형) 및 제 2 비트라인 센스앰프구동신호 LA2(P형), LSAEG2(N형)을 발생하는 제1 및 제 2 비트라인 구동신호 발생회로 70 및 80으로 구성되어 있다.
제 4 도에서, 각 기능 블럭들의 내부회로 구성은 제 1 도에 도시된 종래의 것들과 동일한 공지의 회로들이므로 내부회로의 구체적 설명은 생략한다. 본 발명에 따른 제 4 도에서 지연기 10의 구성은 제5d도와 같이 인버터들 I21-I3O으로 구성되는 인버터들의 체인으로 설계하면 된다. 그러면, 제 7 도의 동작파형도와 동작 설명의 이해를 위하여 개시된 제5a도의 제1 또는 제 2 워드라인 인에이블신호 발생회로 30,40과 제5b도의 제1 또는 제 2 비트라인 센싱인에이블신호 발생회로 50, 60과 제5c도의 제1 도는 제 2 비트라인 구동신호 발생회로 70,80과 제5d도의 지연기 20을 참조하여, 본 발명에 따른 비트라인 센싱제어 동작을 설명한다. 제1 및 제 2 워드라인 인에이블신호 발생회로 30 및 40은 제5a도에 도시한 바와 같이 동일한 회로구성을 가짐에 유의하여야 한다. 또한 제1 및 제 2 비트라인 센싱인에이블신호 발생회로 50 및 60과, 제1 및 제 2 비트라인 구동신호 발생회로 70 및 80의 경우도 마찬가지이다.
제 7 도의 파형도에서 로우어드레스 스트로브신호가 논리 "하이(high)"일 때, 즉,가 프리차아지 싸이클에 있을때 상기와는 역위상인 제5a도의매스터클럭 LR 및 어드레스 정보신호 LXE가 각각 "로우(low)"상태로 되고, 상기와 동위상인 내부신호로서 상기매스터클럭 LR에 따른 제5a도의슬래이브클럭 LXRB는 논리 "하이"상태로 된다. 이때, 제5a도에 도시된 제 1 노드(N1), 제 2 노드(N2) 및 제 5 노드(N5)는 각각 논리 "로우"상태가 되고, 제 3 노드(N3), 제 4 노드(N4), 제 6 노드(N6), 제 7 노드(N7) 및 제 8 노드(N8)는 각각 논리 "하이"상태가 되며, 그 결과 제1 또는 제 2 워드라인 인에이블신호 øX1 또는 øX2는 논리 "로우"상태를 유지하게 된다.
한편, 상기 로우어드레스 스트로우브신호가 논리 "로우"상태로 인에이블될 때, 즉,가 액티브 상태가 될 때 제5a도에 도시된매스터클럭 LR 및 어드레스정보신호 LXE는 논리 "하이"상태로 되고,슬래이브클럭 LXRB는 논리 "로우"상태로 된다. 상기 제1-3노드(N1,N2,N3), 제 5 노드(N5) 및 제7-8노드(N7,N8)는 각각 "하이"상태가 되고, 제 4 노드(N4) 및 제 6 노드(N6)는 각각 논리 "로우"상태가 되어, 그 결과 제5a도의 제 1 또는 제 2 워드라인 인에이블신호 발생회로 30 또는 40에서 출력되는 제1 또는 제 2 워드라인 인에이블신호 øX1 또는 øX2는 제 7 도에 보인바와 같이 논리 "하이"상태[Vcc+(1/2)Vcc]를 유지하게 된다. 제 7 도에는 제 4 도의 인에이블클럭 발생회로(10)에서 출력되는 인에이블클럭의 파형과 제5d도와 같이 구성된 지연기(20)에서 출력되는 상기 클럭 ø1으로부터 소정시간 지연된 인에이블클럭(ø2)의 파형이 도시되어 있다. 여기서, 상기 제5a도의 점선블럭 300으로 표시된 회로는 트랜지스터(TR1)을 턴오프함으로써 커패시터(M1)를 통하여 신호를 부스팅하여, 상기 제 1 또는 제 2 워드라인 인에이블신호 øX1 또는 øX2를 Vcc+(1/2)Vcc 레벨로 유지하기 위한 부우스트 스트랩핑(boost Strapping)회로 이다.
상기 제5a도의 제1 또는 제 2 워드라인 인에이블신호 발생회로 30 또는 40에서 출력된 제1 또는 제 2 워드라인 인에이블신호 øX1 또는 øX2는 제5b도의 제1 또는 제 2 비트라인 센싱인에이블신호 발생회로 50 또는 60으로 각각 인가되어 제1 또는 제 2 비트라인 센싱인에이블신호 øS1 또는 øS2로서 각각 출력되며, 제 7 도에 도시한 바와 같이 논리 "하이"상태로 인에이블된다. 상기 제1 또는 제2비트라인 센싱인에이블신호 발생회로 50 또는 60이 제1 또는 제 1 비트라인 센싱인에이블신호 øS1 또는 øS2를 상기 제1 및 제 2 워드라인 인에이블신호 øX1 및 øX2로부터 지연시킨 후에 출력시키는 이유는 비트라인 쌍(BL,)이 충분히 디벨로프된 후에 비트라인 센스앰프(22)를 구동시키기 위함이다.
제5b도의 제1 또는 제 2 비트라인 센싱인에이블신호 발생회로 50 또는 60으로부터 발생된 제1 또는 제 2 비트라인 센싱인에이블신호 øS1 또는 øS2를 입력한 제5c도의 제1 또는 제 2 비트라인 구동신호 발생회로 70 또는 80은, 블럭선택신호(LEQB)의 제어에 따라 낸드게이트(72) 및 인버터(82)를 통하여 제 7 도에 도시된 바와 같은 n형의 제1 또는 제 2 비트라인 센스앰프 구동신호 LSAEG1 또는 LSAEG2를 출력한다. 이때, n형의 제 1 비트라인 센스앰프 구동신호 LSAEG1는 제 1 도의 블럭 BLK1, BLK2, BLK3 및 BLK4 중에서 제1 및 제 3 블럭 BLK1 및 BLK3으로 동시에 입력되어 제 1 도에서 엔모오스트랜지스터 24,25,26으로 n형 센스앰프를 동작시켜 비트라인 센싱동작을 수행한다. 또한, n형 제 2 비트라인 센스앰프 구동신호 LSAEG2는 제2 및 제 4 블럭 BLK2 및 BLK4으로 동시에 입력되어 비트라인 센싱동작을 수행한다. 따라서 상기 제1 및 제 3 블럭 BLK1 및 BLK3과 제2 및 제 4 블럭 BLK2 및 BLK4은 서로 다른 시간대에서 비트라인 센싱동작을 수행하게 된다. 제5C도의 제1 및 제 2 비트라인 구동신호 발생회로 70 및 80에서 이 회로가 선택된 블럭에 해당하는 경우에는 상기 블럭선택신호 LEQB가 논리 "하이"상태를 유지하고, 반대로 선택되지 아니한블럭에 해당하는 경우에는 상기 블럭선택신호 LEQB가 논리 "로우"상태를 유지한다. 또한, 선택된 블럭을 해당하는 n형의 제1 또는 제 2 비트라인 센스앰프 구동신호 LSAEG1 또는 LSAEG2가 논리 "하이"상태를 유지하고, 선택되지 아니한 블럭에 해당하는 n형의 제1 또는 제 2 비트라인 센스앰프 구동신호 LSAEG2 또는 LSAEG1가 논리 "로우"상태를 유지한다.
또한 제5c도에서 낸드게이트(72)로부터 출력되는 신호 LSDB는 P형의 제1 또는 제 2 비트라인 센스앰프 구동신호 LA1 또는 LA2를 구동하는 신호로서, 논리 "로우"상태일 때 상기 P형의 제1 또는 제 2 비트라인 센스앰프 구동신호 LA1 또는 LA2를 논리 "하이"상태로 제어하여, 상기 n형의 제1 또는 제 2 비트라인 센스앰프 구동신호 LSAEG1 또는 LSAEG2와 함께, 제 1 도의 비트라인 센스앰프(22)에서 피모오스트랜지스터 27,28로 구성된 피형 센스앰프를 구동시킨다. 또한 상기 구동신호 LSDB가 논리 "하이"상태일 때는 상기 P형의 제1 또는 제 2 비트라인 구동신호 LA1 또는 LA2가 프리차아지 레벨(1/2)Vcc로 유지된다. 상기 n형의 제 1 비트라인 센스앰프 구동신호 LSAEG1와 함께 상기 구동신호 LSDB에 따른 상기 P형의 제 1 비트라인 센스앰프 구동신호 LA1은 제1 및 제 3 블럭 BLK1 및 BLK3의 비트라인 센싱동작을 제어한다. 그리고 P형의 제 2 비트라인 센스앰프 구동신호 LA2는 상기 n형의 제 2 비트라인 센스앰프 구동신호 LSAEG2와 함께 제2 및 제 4 블럭 BLK2 및 BLK4의 비트라인 센싱동작을 제어한다. 상기 제5c의 제1 또는 제 2 비트라인 구동신호 발생회로 70 또는 80에서, 상기 신호 LSDB가 논리 "로우"상태일 때 제 9 노드(N9)가 논리 "하이"상태로 됨에 의해, P형의 제1 또는 제 2 비트라인 센스앰프 구동신호 LA1 또는 LA2가 논리 "하이"상태로 상승하기 시작하고, 이후에 상기 신호 LSDB가 낸드게이트(74) 및 인버터(76)를 통과하여 제10노드(N10)가 논리 "하이"상태로 됨에 의해 이미 논리 "하이"상태로 향하고 있는 상기 LA1 또는 LA2가 완전하게 논리 "하이"상태로 발생된다. 이와같이, 제 9 노드(N9)와 제11노드(N11) 사이에 시간 차이를 둠에 의해 상기 P형의 제1 또는 제 2 비트라인 센스앰프 구동신호 LA1 또는 LA2를 단계적으로 그것의 전위를 논리 "하이"상태로 하는 이유는 비트라인 센스앰프 구동시 비트라인쌍(BL,) 사이의 레벨이 서서히 디벨로프되기 때문에 처음에는 천천히 센싱하고, 상기 비트라인 쌍(BL,)이 충분히 디벨로프된 후에는 빠른 속도로 센싱하기 위함이다.
한편, 상기 지연기(20)에서 인에이블클럭 ø1으로부터 지연인에이블클럭 ø2가 지연됨에 의해 상기 제 2 비트라인 센스앰프 구동신호들 LSAEG2 및 LA2가 상기 제 1 비트라인 센스앰프 구동신호들 LSAEG1 및 LA1 보다 지연되는 시간은 약 20ns로서 이런 지연시간의 설정을 상기 제 1 비트라인 센스앰프 구동신호 LSAEG1 및 LA1가 구동된 이후 접지전압 Vss 및 전원전압 Vcc 노이즈가 제거될 때까지의 시간으로 하는 것이 바람직할 것이다.
아울러, 상기와 같은 비트라인 센싱방식에 상응하기 위하여 본 발명에서는 제 2 도에 개시된 프리차아지 및 등화회로(26)에 제6a 또는 6b도와 같은 제1 또는 제 2 등화신호 발생회로를 더 구비하여, 제 7 도에서 점선과 실선으로 표시한 바와 같이, 서로다른 시간에 비트라인 쌍(BL,)을 등화하는 제1 및 제 2 등화신호 øEQ1 또는 øEQ2를 발생한다. 그래서, 상기 제 1 비트신호 센스앰프 구동신호 LSAEG1 및 LA1이 상기 제1 및 제 3 블럭 BLK1, BLK3에 공급되는 경우에는 제6a도의 제 1 등화신호 EQ1을 상기 제1 및 제 3 블럭 BLK1, BLK3의 비트라인 프리차아지 및 등화용으로 사용하고, 상기 제 2 비트라인 센스앰프 구동신호 LSAEG2 및 LA2가 상기 제2 및 4블럭 BLK2, BLK4로 공급되는 경우에는 제 2 등화신호 EQ2를 상기 제2 및 제 4 블럭 BLK2, BLK4로 공급한다.
제 7 도에서 접지전압 Vss의 노이즈 파형에서, 점선파형(72)은 종래의 접지전압 Vss 노이즈 파형이며, 실선파형(74)은 본 밭명을 이용하여 노이즈를 분산시킨 파형도이다. 상기 제1 및 제 2 등화신호 øEQ1 및 øEQ2를 소정시간 간격으로 인에이블 및 디스에이블시키기 위한 등화타이밍 제어신호 LAEL과, 상기 신호 LAEL로부터 인버터들 I91-I94로 구성된 지연회로(94)에 의해 지연된 신호 LEQCON는 제6a 및 6b도에 개시된 제1 및 제 2 낸드게이트 62 및 64에 입력되고, 비트라인 프리차아지 동작을 제어하는 비트라인 프리차아지 제어신호 LEQP는 상기 낸드게이트(62,64)에 입력된다. 상기 등화타이밍 제어신호 LAEL이 "하이"상태로 되면, 서로 다른 시각에서 인에이블되는 제1 및 제 2 이퀄라이징 제어신호 øEQ1, øEQ2가 출력됨에 의해, 제 7 도에 도시한 바와 같이, 예를들어 상기 제1 및 제 3 블럭에 속하는 비트라인 쌍(파형 76)과 상기 제2 및 제 4 블럭에 속하는 비트라인 쌍(파형 78)은 서로 다른 시간대에서 등화되고 센싱동작을 수행한다. 서로 다른 시간대에서 동화되고 센싱동작을 수행한다.
본 발명에서는 메모리셀 어레이를 4개의 블럭(BLK1-BLK4)으로 나누어 제1 및 제 3 블럭(BLK1,BLK3)의 비트라인 센싱동작을 먼저 수행하고, 지연기(20)를 사용하여 제2 및 제 4 블럭(BLK2, BLK4)의 비트라인 센싱동작을 수행하는 실시예를 개시하고 있으나, 메모리셀어레이를 그 이상으로 나눈 경우에도 본 발명의 사상을 이용하여 비트라인 센싱동작중에 발생되는 전원전압 및 접지전압 노이즈를 분산시킬 수 있음을 당해 기술분야에서 통상의 지식을 가진 자라면 용이하게 예측할 수 있다.
상술한 바와 같이 본 발명은 분할된 메모리셀어레이의 블럭들의 각 비트라인을 서로 다른 시간에 센싱 및 등화하여 접지전압 Vss 및 전원전압 Vcc 노이즈를 분산키므로써, 안정된 비트라인 센싱동작을 실현하는 효과가 있다.

Claims (19)

  1. 제1 및 제 2 메모리셀 어레이블럭들을 구비하며, 각 블럭들이 저장된 데이타를 감지하기 위한 다수의 비트라인들과 상기 비트라인들을 억세스하기 위한 다수의 워드라인들을 구비하고, 각 비트라인이 상기 비트 라인들 상에서 감지되는 데이타를 저장하는 다수의 메모리셀들을 포함하는 반도체 메모리장치의 비트라인 센싱회로에 있어서, 상기 제 1 블럭의 다수 비트라인들 중의 하나에 연결되는 메모리셀에 저장된 테이타의 감지를 제어하며, 제 1 초기화구동클럭에 의해 구동이 제어되는 제 1 수단과, 상기 제 1 초기화구동클럭이 초기화된 후, 설정시간동안 상기 제 1 초기화구동클럭을 제 2 초기화구동클럭으로 발생하는 수단과, 상기 제 2 블럭의 다수 비트라인들 중의 하나에 연결되는 메모러셀에 저장된 데이타의 감지를 제어하며, 상기 제 2 초기화구동클럭에 의해 구동이 제어되는 제 2 수단으로 구성된 것을 특징으로 하는 반도체 메모리장치의 비트라인 센싱 회로.
  2. 제 1 항에 있어서, 상기 제 1 블럭 내의 다수 제 1 워드라인들을 활성화하고, 상기 제 1 메모리테이타의 감지를 초기화하는 수단을 구비하여 제어하는 상기 제 1 수단과, 상기 제 2 블럭 내의 다수 제 2 워드라인들을 활성화하고, 상기 제 2 메모리데이타의 감지를 초기화하는 수단을 구비하여 제어하는 상기 제 2 수단으로 구성된 것을 특징으로 하는 반도체 메모리장치의 비트라인 센싱회로.
  3. 제 2 항에 있어서, 상기 제 1 수단이 제 1 워드라인구동신호외 발생을 활성화하고 상기 제 1 비트라인감지신호 발생을 감지 초기화하는 것을 특징으로 하는 반도체 메모리장치의 비트라인 센싱회로.
  4. 제 3 항에 있어서, 상기 제 2 수단이 제 2 워드라인구동신호의 발생을 활성화하고 상기 제 2 비트라인감지신호의 발생을 감지 초기화하는 것을 특징으로 하는 반도체 메모리장치의 비트라인 센싱회로.
  5. 제 4 항에 있어서, 상기 제 1 초기화구동클럭이 어드레스정보신호의 조합에 의해 발생되는 것을 특징으로 하는 반도체 메모리장치의 비트라인 센싱회로.
  6. 제 5 항에 있어서, 상기 어드레스정보신호가, 정상어드레스가 상기 제1 및 제 2 메모리블럭들 내에 배열된 메모리셀들이 있음을 지시하는 정상판정회로에 의해 발생되는 것을 특징으로 하는 반도체 메모리장치의 비트라인 센싱회로.
  7. 제 1 항에 있어서, 상기 제 1 메모리블럭에 배열된 다수의 제 1 비트라인들의 등화를 초기화할 수 있도록 제 1 등화신호를 발생하는 제 1 등화신호발생기와, 상기 제 2 메모리블럭에 배열된 다수의 제 2 비트라인들의 등화를 초기화할 수 있도록 제 2 등화신호틀 발생하는 제 2등화신호발생기를 더 구비한 것을 특징으로 하는 반도체 메모리장치의 비트라인 센싱회로.
  8. 제 1 항에 있어서, 상기 설정시간이 10ns에서 30ns의 범위 내에 있는 것을 특징으로 하는 반도체 메모리장치의 비트라인 센싱회로.
  9. 제 8 항에 있어서, 상기 설정시간이 20ns인 것을 특징으로 하는 반도체 메모리장치의 비트라인 센싱회로.
  10. 랜덤 억세스 메모리장치에 있어서, 제1, 제2, 제3 및 제 4 메모리 어레이 블럭들로 이루어지며, 상기 각 메모리셀 어레이 블럭들이 데이타 비트들을 감지하기 위한 다수의 비트라인들과 비트라인들을 억세스하기 위한 다수의 워드라인을 구비하며, 각 비트라인들이 상기 각 데이타 비트들을 저장하기 위한 다수의 메모리셀들을 구비하는 수단과, 상기 제 1 메모리블럭의 다수 비트라인들의 하나에 연결되는 제 1 메도리셀과 상기 제 3 메모리블럭의 다수 비트라인들의 하나에 연결되는 제 3 메모리셀에 저장되는 제1 및 제 3 데이타비트들의 감지를 제어하며, 각각 제 1 초기 구동클럭에 의해 동작이 제어되는 제 1 수단과, 상기 제 1 초기구동클럭이 초기화된 후, 설정시간 동안 상기 제 1 초기구동클럭을 제 2 초기구동클럭으로 발생하는 수단과, 상기 제 2 메모리블럭의 다수 비트라인들의 하나에 연결되는 제 2 메모리셀과 상기 제 4 메모리블럭의 다수 비트라인들의 하나에 연결되는 제 4 메모리셀에 저장되는 제2 및 제 4 데이타비트들의 감지를 제어하며, 각각 상기 제 2 초기구동클럭에 의해 등작이 제어되는 제 2 수단으로 구성된 것을 특징으로 하는 랜덤 억세스 메모리장치의 비트라인 센싱회로.
  11. 제10항에 있어서, 상기 제 1 메모리블럭의 다수 워드라인 중의 하나를 구동하고 상기 제 3 메모리블럭의 다수 워드라인 중의 하나를 구동하는 것을 제어하고, 상기 제 1 데이타비트 및 제 3 데이타비트의 감지를 초기화하는 상기 제 1 수단과, 상기 제 2 메모리블럭의 다수 워드라인 중의 하나를 구동하고 상기 제 4 메모리블럭의 다수 워드라인 중의 하나를 구동하는 것을 제어하고, 상기 제 2 데이타비트 및 제 4 데이타비트의 감지를 초기화하는 상기 제 2 수단으로 구성된 것을 특징으로 하는 랜덤 억세스 메모리장치의 비트라인 센싱회로.
  12. 제11항에 있어서, 상기 제 1수단이 상기 제 1 메모리블럭 및 제 3 메모리블럭에 대한 제1 및 제 3 워드라인구동신호들의 발생을 각각 활성화하고, 상기 제1 및 제 3 메모리블럭에 대한 제1 및 제 3 비트라인감지신호의 발생 감지를 초기화하는 것을 특징으로 하는 랜덤 억세스 메모리장치외 비트라인 센싱회로.
  13. 제12항에 있어서, 상기 제 2 수단이 상기 제 2 메모리블럭 및 제 4 메모리블럭에 대한 제2 및 제 3 워드라인구동신호들의 발생을 각각 활성화하고, 상기 제2 및 제 3 메모리블럭에 대한 제2 및 제 4 비트라인감지신호의 발생 감지를 초기화하는 것을 특징으로 하는 랜덤 억세스 메모리장치의 비트라인 센싱회로.
  14. 제10항에 있어서, 제 1 초기화구동클럭이 어드레스정보신호로부터 유출되는 것을 특징으로 하는 랜덤 억세스 메모리장치의 비트라인 센싱회로.
  15. 제14항에 있어서, 상기 어드레스 정보신호가 상기 제1, 제2, 제3 및 제 4 메모리블럭들에 배열된 메모리셀들에 대한 존재하는 정상 어드레스임을 지시하는 정상회로에 의해 얻어지는 것을 특징으로 하는 랜덤 억세스 메모리장치의 비트라인 센싱회로.
  16. 제10항에 있어서, 상기 제 1 메모리블럭의 다수 비트라인들 및 상기 제 3 메모리블럭의 다수 비트라인들 중 하나의 등화를 초기화하기 위한 제 1 등화신호를 발생하는 제 1 등화신호발생기와, 상기 제 2 메모리블럭의 다수 비트라인들 및 상기 제 4 메모리블럭의 다수 비트라인들 중 하나의 등화를 초기화하기 위한 제 2 등화신호를 발생하는 제 2 등화신호발생기를 더 구비한 것을 특징으로 하는 랜덤 억세스 메모리장치의 비트 라인 센싱회로.
  17. 제10항에 있어서, 상기 설정시간이 10ns에서 30ns의 범위를 가짐을 특징으로 하는 랜덤 억세스 메모리장치의 비트라인 센싱회로.
  18. 제17항에 있어서, 상기 설정시간이 20ns임을 특징으로 하는 랜덤 억세스 메모리장치의 비트라인 센싱회로.
  19. 제10항에 있어서, 상기 제 2 메모리블럭이 상기 제1 및 제 3 메모리블럭 사이에 배열된 것을 특징으로 하는 랜덤 억세스 메모리장치의 비트라인 센싱회로.
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