JP2001351394A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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Abstract
(57)【要約】
【課題】 メモリセルの読み出し時又は副ビット線の充
電時に発生する、主ビット線の電圧降下を抑制する。 【解決手段】 本発明に係る半導体記憶装置は、センス
回路１０９の活性化タイミングをワード線活性化タイミ
ングに近づけるよう、センス回路活性化信号ＣＥＢ２を
遅延回路３０１を介して発生するものである。また、主
ビット線同士のクロストーク対策のために、チャージ回
路１０８の出力節点を読み出し、これをサイクル毎にＧ
ＮＤレベルにリセットするものである。
電時に発生する、主ビット線の電圧降下を抑制する。 【解決手段】 本発明に係る半導体記憶装置は、センス
回路１０９の活性化タイミングをワード線活性化タイミ
ングに近づけるよう、センス回路活性化信号ＣＥＢ２を
遅延回路３０１を介して発生するものである。また、主
ビット線同士のクロストーク対策のために、チャージ回
路１０８の出力節点を読み出し、これをサイクル毎にＧ
ＮＤレベルにリセットするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばフラット型
メモリセルを採用するマスクＲＯＭ等の、読み出し専用
の半導体記憶装置に関する。
メモリセルを採用するマスクＲＯＭ等の、読み出し専用
の半導体記憶装置に関する。
【０００２】
【従来の技術】図１９は、従来の半導体記憶装置を示す
ブロック図である。以下、この図面に基づき説明する。
ブロック図である。以下、この図面に基づき説明する。
【０００３】この従来の半導体記憶装置は、フラット型
メモリセルを採用するマスクＲＯＭであり、複数の副ビ
ット線と複数のワード線とが直交し、これらの交点に一
個ずつメモリセルが設けられ、副ビット線の一本おきに
隣り合う二本ずつが一本の主ビット線に接続されてなる
メモリセルマトリクス１１１と、主ビット線、副ビット
線及びワード線を介して特定のメモリセルを選択するア
ドレス指定部（アドレスバッファ１０２、Ｙデコーダ１
０４、バンクデコーダ１０６、ワードデコーダ１０６、
仮想ＧＮＤデコーダ１０７、Ｙセレクタ１１０、仮想Ｇ
ＮＤセレクタ１１２等）と、このアドレス指定部によっ
て選択されたメモリセルが記憶しているデータに応じた
信号を出力するデータ出力部（センス回路１０９、出力
バッファ１１３、チャージ回路１０８等）とを備えてい
る。
メモリセルを採用するマスクＲＯＭであり、複数の副ビ
ット線と複数のワード線とが直交し、これらの交点に一
個ずつメモリセルが設けられ、副ビット線の一本おきに
隣り合う二本ずつが一本の主ビット線に接続されてなる
メモリセルマトリクス１１１と、主ビット線、副ビット
線及びワード線を介して特定のメモリセルを選択するア
ドレス指定部（アドレスバッファ１０２、Ｙデコーダ１
０４、バンクデコーダ１０６、ワードデコーダ１０６、
仮想ＧＮＤデコーダ１０７、Ｙセレクタ１１０、仮想Ｇ
ＮＤセレクタ１１２等）と、このアドレス指定部によっ
て選択されたメモリセルが記憶しているデータに応じた
信号を出力するデータ出力部（センス回路１０９、出力
バッファ１１３、チャージ回路１０８等）とを備えてい
る。
【０００４】そして、この半導体記憶装置は、制御信号
によって主ビット線、副ビット線及びワード線がアクテ
ィブになるとともに、主ビット線及び副ビット線がアク
ティブになってから一定時間経過後にワード線がアクテ
ィブになる特性を有する。なぜなら、ワード線には、主
ビット線及び副ビット線に比べて、極めて多数のゲート
容量が接続されているからである。各構成要素について
は後で詳しく述べる。このような半導体記憶装置は、例
えば特開平４ー３１１９００号公報、特開平９ー２６５
７９１号公報等に開示されている。
によって主ビット線、副ビット線及びワード線がアクテ
ィブになるとともに、主ビット線及び副ビット線がアク
ティブになってから一定時間経過後にワード線がアクテ
ィブになる特性を有する。なぜなら、ワード線には、主
ビット線及び副ビット線に比べて、極めて多数のゲート
容量が接続されているからである。各構成要素について
は後で詳しく述べる。このような半導体記憶装置は、例
えば特開平４ー３１１９００号公報、特開平９ー２６５
７９１号公報等に開示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、以下の欠点を有するため、高速動
作を実現できないという問題があった。
半導体記憶装置では、以下の欠点を有するため、高速動
作を実現できないという問題があった。
【０００６】１．ワード線は、多数のゲート容量を擁す
るので、遅延時間が大きい。そのため、ＯＮビット選択
時及びＯＦＦビット選択時に誤動作することがある。
るので、遅延時間が大きい。そのため、ＯＮビット選択
時及びＯＦＦビット選択時に誤動作することがある。
【０００７】図２０は、図１９の半導体記憶装置の動作
を示すタイミングチャートである。以下、図１９及び図
２０に基づき説明する。ここで、ＯＮビットのメモリセ
ルを選択したとする。まず、センス回路１０９及びＹセ
レクタ１１０の活性化により、主ビット線（節点ＳＣ）
が充電される。ところがワード線（ワード線デコード信
号）の遅延時間が大きいため、主ビット線（節点ＳＣ）
が高レベルに充電されてしまう。その結果、ＯＮビット
選択時の主ビット線（節点ＳＣ）の期待値（真の値）が
低レベルであるにもかかわらず、誤動作期間１におい
て、センス回路１０９の差動アンプ１２１（図６
［１］）が誤動作して高レベルを出力してしまう。
を示すタイミングチャートである。以下、図１９及び図
２０に基づき説明する。ここで、ＯＮビットのメモリセ
ルを選択したとする。まず、センス回路１０９及びＹセ
レクタ１１０の活性化により、主ビット線（節点ＳＣ）
が充電される。ところがワード線（ワード線デコード信
号）の遅延時間が大きいため、主ビット線（節点ＳＣ）
が高レベルに充電されてしまう。その結果、ＯＮビット
選択時の主ビット線（節点ＳＣ）の期待値（真の値）が
低レベルであるにもかかわらず、誤動作期間１におい
て、センス回路１０９の差動アンプ１２１（図６
［１］）が誤動作して高レベルを出力してしまう。
【０００８】図２１は、図１９におけるバンク（メモリ
セル回路）を示す回路図である。以下、図１９乃至図２
１に基づき説明する。ここで、ＯＦＦビットのメモリセ
ルＭＣ０を選択したとする。すると、主ビット線Ｄ０が
高レベルに充電される。しかし、ワード線ＷＤ０の活性
化により、選択メモリセルＭＣ０に隣接するメモリセル
ＭＣ１，ＭＣ２が導通することにより、ＧＮＤレベルで
ある副ビット線Ｂ０２，Ｂ０３に電流が流れる。その結
果、過渡的に主ビット線Ｄ０の電圧が低下する（図２０
における誤動作期間２。）
セル回路）を示す回路図である。以下、図１９乃至図２
１に基づき説明する。ここで、ＯＦＦビットのメモリセ
ルＭＣ０を選択したとする。すると、主ビット線Ｄ０が
高レベルに充電される。しかし、ワード線ＷＤ０の活性
化により、選択メモリセルＭＣ０に隣接するメモリセル
ＭＣ１，ＭＣ２が導通することにより、ＧＮＤレベルで
ある副ビット線Ｂ０２，Ｂ０３に電流が流れる。その結
果、過渡的に主ビット線Ｄ０の電圧が低下する（図２０
における誤動作期間２。）
【０００９】副ビット線Ｂ０２，Ｂ０３の容量は、１本
たかだか１００ｆＦ（フェムトファラッド）と微少であ
る。しかし、センス回路１０９は、元来高感度であるた
め、期待値が高レベルであってもこの電圧の低下を低レ
ベル（偽のデータ）と検知してしまうので、真のデータ
への復帰に余分な遅延時間が生じてしまう。厳密には、
ＯＮビット選択時の誤動作、及びＯＦＦビット選択時の
誤動作の有無は、ともにリファレンスレベルＶＲＡの設
計手法にも依存する。しかし、図２０において、主ビッ
ト線（節点ＳＣ）が偽のデータとなっている（誤動作期
間１）ことと、偽のデータに変化しようとする（誤動作
期間２）こととに問題がある。
たかだか１００ｆＦ（フェムトファラッド）と微少であ
る。しかし、センス回路１０９は、元来高感度であるた
め、期待値が高レベルであってもこの電圧の低下を低レ
ベル（偽のデータ）と検知してしまうので、真のデータ
への復帰に余分な遅延時間が生じてしまう。厳密には、
ＯＮビット選択時の誤動作、及びＯＦＦビット選択時の
誤動作の有無は、ともにリファレンスレベルＶＲＡの設
計手法にも依存する。しかし、図２０において、主ビッ
ト線（節点ＳＣ）が偽のデータとなっている（誤動作期
間１）ことと、偽のデータに変化しようとする（誤動作
期間２）こととに問題がある。
【００１０】また、設計上ノイズマージンを考慮すれ
ば、主ビット線（節点ＳＣ）の頻繁なレベルの変動（高
→低→高レベル）は好ましくない。更に、ワード線デコ
ード信号ＷＤの高速化は、高集積化に反するので容易で
はない。
ば、主ビット線（節点ＳＣ）の頻繁なレベルの変動（高
→低→高レベル）は好ましくない。更に、ワード線デコ
ード信号ＷＤの高速化は、高集積化に反するので容易で
はない。
【００１１】２．主ビット線（節点ＳＣ）は、選択アド
レスに応じてチャージ回路１０９に接続される場合と、
仮想ＧＮＤ線ＶＲＧに接続される場合とがある。その結
果、複数回読み出しを繰り返すと、主ビット線（節点Ｓ
Ｃ）の初期値が不定となる。
レスに応じてチャージ回路１０９に接続される場合と、
仮想ＧＮＤ線ＶＲＧに接続される場合とがある。その結
果、複数回読み出しを繰り返すと、主ビット線（節点Ｓ
Ｃ）の初期値が不定となる。
【００１２】図５は、図１９におけるバンク（メモリセ
ル）を示す回路図である。図２２は、図１９の半導体記
憶装置の動作を示すタイミングチャートである。以下、
これらの図面に基づき説明する。ここで、第１の読み出
し期間にてメモリセルＭＣ０を、第２の読み出し期間に
てメモリセルＭＣ４を選択する。すると、主ビット線Ｄ
３は、第１の読み出し期間で充電され、第２の読み出し
期間で放電される。第２の読み出し期間で選択されるの
は、主ビット線Ｄ１となる。主ビット線Ｄ３と主ビット
線Ｄ１とは、互いに隣接していることに起因する容量結
合を有するとともに、互いに逆相で動作するので、遅延
時間の増加をもたらすクロストークが発生する。
ル）を示す回路図である。図２２は、図１９の半導体記
憶装置の動作を示すタイミングチャートである。以下、
これらの図面に基づき説明する。ここで、第１の読み出
し期間にてメモリセルＭＣ０を、第２の読み出し期間に
てメモリセルＭＣ４を選択する。すると、主ビット線Ｄ
３は、第１の読み出し期間で充電され、第２の読み出し
期間で放電される。第２の読み出し期間で選択されるの
は、主ビット線Ｄ１となる。主ビット線Ｄ３と主ビット
線Ｄ１とは、互いに隣接していることに起因する容量結
合を有するとともに、互いに逆相で動作するので、遅延
時間の増加をもたらすクロストークが発生する。
【００１３】なお、チャージ回路１０８の必要性を説明
するために、図２１を参照する。ここで、選択メモリセ
ルＭＣ０がＯＦＦビットであり、メモリセルＭＣ１〜Ｍ
Ｃ３更にはメモリセルＭＣ４〜ＭＣ７がＯＮビットであ
るとする。このとき、メモリセルＭＣ０を選択すると、
非選択メモリセルＭＣ１〜ＭＣ７が導通することによ
り、副ビット線Ｂ０４〜Ｂ１０の充電が行われる。その
ため、主ビット線Ｄ０の節点ＳＣ（期待値が高レベル）
の電圧が低下することにより、読み出し速度が悪化す
る。これを防止するために、チャージ回路１０８によっ
て節点ＰＣに電圧を印加する。
するために、図２１を参照する。ここで、選択メモリセ
ルＭＣ０がＯＦＦビットであり、メモリセルＭＣ１〜Ｍ
Ｃ３更にはメモリセルＭＣ４〜ＭＣ７がＯＮビットであ
るとする。このとき、メモリセルＭＣ０を選択すると、
非選択メモリセルＭＣ１〜ＭＣ７が導通することによ
り、副ビット線Ｂ０４〜Ｂ１０の充電が行われる。その
ため、主ビット線Ｄ０の節点ＳＣ（期待値が高レベル）
の電圧が低下することにより、読み出し速度が悪化す
る。これを防止するために、チャージ回路１０８によっ
て節点ＰＣに電圧を印加する。
【００１４】
【発明の目的】そこで、本発明の目的は、メモリセルの
読み出し時又は副ビット線の充電時に発生する主ビット
線の電圧降下を抑制できる、半導体記憶装置を提供する
ことにある。
読み出し時又は副ビット線の充電時に発生する主ビット
線の電圧降下を抑制できる、半導体記憶装置を提供する
ことにある。
【００１５】
【課題を解決するための手段】請求項１に係る発明は、
複数の主ビット線と複数のワード線とが直交し、これら
の交点に一個ずつメモリセルが設けられてなるメモリセ
ルマトリクスと、主ビット線及びワード線を介して特定
のメモリセルを選択するアドレス指定部と、アドレス指
定部によって選択されたメモリセルが記憶しているデー
タに応じた信号を出力するデータ出力部とを備え、制御
信号によって主ビット線及びワード線がアクティブにな
るとともに、主ビット線がアクティブになってから一定
時間経過後にワード線がアクティブになる特性を有する
半導体記憶装置を改良したものである。その改良点と
は、主ビット線がアクティブになる時をワード線がアク
ティブになる時に近づけるように、制御信号を遅延させ
る遅延回路を更に備えたことである。
複数の主ビット線と複数のワード線とが直交し、これら
の交点に一個ずつメモリセルが設けられてなるメモリセ
ルマトリクスと、主ビット線及びワード線を介して特定
のメモリセルを選択するアドレス指定部と、アドレス指
定部によって選択されたメモリセルが記憶しているデー
タに応じた信号を出力するデータ出力部とを備え、制御
信号によって主ビット線及びワード線がアクティブにな
るとともに、主ビット線がアクティブになってから一定
時間経過後にワード線がアクティブになる特性を有する
半導体記憶装置を改良したものである。その改良点と
は、主ビット線がアクティブになる時をワード線がアク
ティブになる時に近づけるように、制御信号を遅延させ
る遅延回路を更に備えたことである。
【００１６】請求項２に係る発明は、複数の副ビット線
と複数のワード線とが直交し、これらの交点に一個ずつ
メモリセルが設けられ、副ビット線の一本おきに隣り合
う二本ずつが一本の主ビット線に接続されてなるメモリ
セルマトリクスと、主ビット線、副ビット線及びワード
線を介して特定のメモリセルを選択するアドレス指定部
と、アドレス指定部によって選択されたメモリセルが記
憶しているデータに応じた信号を出力するデータ出力部
とを備え、制御信号によって主ビット線、副ビット線及
びワード線がアクティブになるとともに、主ビット線及
び副ビット線がアクティブになってから一定時間経過後
にワード線がアクティブになる特性を有する半導体記憶
装置を改良したものである。その改良点とは、主ビット
線がアクティブになる時をワード線がアクティブになる
時に近づけるように、制御信号を遅延させる遅延回路を
更に備えたことである。
と複数のワード線とが直交し、これらの交点に一個ずつ
メモリセルが設けられ、副ビット線の一本おきに隣り合
う二本ずつが一本の主ビット線に接続されてなるメモリ
セルマトリクスと、主ビット線、副ビット線及びワード
線を介して特定のメモリセルを選択するアドレス指定部
と、アドレス指定部によって選択されたメモリセルが記
憶しているデータに応じた信号を出力するデータ出力部
とを備え、制御信号によって主ビット線、副ビット線及
びワード線がアクティブになるとともに、主ビット線及
び副ビット線がアクティブになってから一定時間経過後
にワード線がアクティブになる特性を有する半導体記憶
装置を改良したものである。その改良点とは、主ビット
線がアクティブになる時をワード線がアクティブになる
時に近づけるように、制御信号を遅延させる遅延回路を
更に備えたことである。
【００１７】換言すると、本発明に係る半導体記憶装置
は、センス回路の活性化タイミングをワード線活性化タ
イミングに近づけるよう、センス回路活性化信号を遅延
回路を介して発生するものである。また、主ビット線同
士のクロストーク対策のために、チャージ回路の出力節
点を読み出し、これをサイクル毎にＧＮＤレベルにリセ
ットするものである。
は、センス回路の活性化タイミングをワード線活性化タ
イミングに近づけるよう、センス回路活性化信号を遅延
回路を介して発生するものである。また、主ビット線同
士のクロストーク対策のために、チャージ回路の出力節
点を読み出し、これをサイクル毎にＧＮＤレベルにリセ
ットするものである。
【００１８】つまり、本発明に係る半導体記憶装置は、
フラット型メモリセルを採用する半導体装置において、
センス回路活性化信号を遅延回路を介して生成し、セン
ス回路活性化タイミングをワード線活性化タイミングに
近づけることを特徴とする。そして、パルス状のセンス
回路活性化信号にてセンス回路及びチャージ回路を制御
し、主ビット線をＧＮＤレベルにリセットすることを特
徴とする。また、パルス状のセンス回路活性化信号にて
センス回路、チャージ回路及び第２のチャージ回路を制
御し、主ビット線をＧＮＤレベルにリセットすることを
特徴とする。更に、パルス状のセンス回路活性化信号に
てセンス回路、チャージ回路、第２のチャージ回路及び
リファレンス回路を制御し、主ビット線をＧＮＤレベル
にリセットすることを特徴とする。
フラット型メモリセルを採用する半導体装置において、
センス回路活性化信号を遅延回路を介して生成し、セン
ス回路活性化タイミングをワード線活性化タイミングに
近づけることを特徴とする。そして、パルス状のセンス
回路活性化信号にてセンス回路及びチャージ回路を制御
し、主ビット線をＧＮＤレベルにリセットすることを特
徴とする。また、パルス状のセンス回路活性化信号にて
センス回路、チャージ回路及び第２のチャージ回路を制
御し、主ビット線をＧＮＤレベルにリセットすることを
特徴とする。更に、パルス状のセンス回路活性化信号に
てセンス回路、チャージ回路、第２のチャージ回路及び
リファレンス回路を制御し、主ビット線をＧＮＤレベル
にリセットすることを特徴とする。
【００１９】
【発明の実施の形態】図１は、本発明に係る半導体記憶
装置の第一実施形態を示すブロック図である。本実施形
態の半導体記憶装置は、次のブロックにより構成され
る。ＣＥバッファ１００、アドレスバッファ１０２、遅
延回路３０１、Ｙデコーダ１０４、バンクデコーダ１０
５、ワードデコーダ１０６、仮想ＧＮＤデコーダ１０
７、チャージ回路１０８、センス回路１０９、Ｙセレク
タ１１０、メモリセルマトリクス１１１、仮想ＧＮＤセ
レクタ１１２、出力バッファ１１３。
装置の第一実施形態を示すブロック図である。本実施形
態の半導体記憶装置は、次のブロックにより構成され
る。ＣＥバッファ１００、アドレスバッファ１０２、遅
延回路３０１、Ｙデコーダ１０４、バンクデコーダ１０
５、ワードデコーダ１０６、仮想ＧＮＤデコーダ１０
７、チャージ回路１０８、センス回路１０９、Ｙセレク
タ１１０、メモリセルマトリクス１１１、仮想ＧＮＤセ
レクタ１１２、出力バッファ１１３。
【００２０】図２は、図１における遅延回路の具体例を
示す回路図である。遅延回路３０１は、インバータを二
個用いた例である。また、遅延回路３０１に代えて、遅
延回路３０２，３１１，３１２としてもよい。遅延回路
３０２はインバータを四個用いた例、遅延回路３１１は
ＣＲ積分回路を一個用いた例、遅延回路３１２はＣＲ積
分回路を二個用いた例である。なお、一般的に、インバ
ータを増幅回路として用いる場合は、次段のディメンジ
ョンを４倍程度に設計する。これに対し、インバータを
遅延回路として用いる場合は、次段のディメンジョンを
ほぼ同一に設計する。また、遅延回路３１１，３１２に
おいて、Ｒは例えばポリシリコン抵抗、Ｃは例えばトラ
ンジスタのゲート容量を用いてもよい。
示す回路図である。遅延回路３０１は、インバータを二
個用いた例である。また、遅延回路３０１に代えて、遅
延回路３０２，３１１，３１２としてもよい。遅延回路
３０２はインバータを四個用いた例、遅延回路３１１は
ＣＲ積分回路を一個用いた例、遅延回路３１２はＣＲ積
分回路を二個用いた例である。なお、一般的に、インバ
ータを増幅回路として用いる場合は、次段のディメンジ
ョンを４倍程度に設計する。これに対し、インバータを
遅延回路として用いる場合は、次段のディメンジョンを
ほぼ同一に設計する。また、遅延回路３１１，３１２に
おいて、Ｒは例えばポリシリコン抵抗、Ｃは例えばトラ
ンジスタのゲート容量を用いてもよい。
【００２１】図３及び図４は、図１におけるメモリマト
リクスを示すブロック図である。図３に示すように、メ
モリセルマトリクス１１１には、複数のバンク１４０が
マトリクス状に配置され、主ビット線Ｄ０〜Ｄ３が規則
的に繰り返し配置されている。また、図４に示すよう
に、バンクデコーダ１０５はバンク選択線ＢＳｘｘを１
本駆動するのに対し、ワードデコーダ１０６はワード線
ＷＤｘｘを複数本（ここでは８本）を駆動する。これ
は、ワードデコーダ１０６の高集積化を目的とした周知
技術である。
リクスを示すブロック図である。図３に示すように、メ
モリセルマトリクス１１１には、複数のバンク１４０が
マトリクス状に配置され、主ビット線Ｄ０〜Ｄ３が規則
的に繰り返し配置されている。また、図４に示すよう
に、バンクデコーダ１０５はバンク選択線ＢＳｘｘを１
本駆動するのに対し、ワードデコーダ１０６はワード線
ＷＤｘｘを複数本（ここでは８本）を駆動する。これ
は、ワードデコーダ１０６の高集積化を目的とした周知
技術である。
【００２２】図５は、図３及び図４におけるバンク（メ
モリセル回路）を示す回路図である。メモリセルＭＣ０
〜ＭＣ７は、Ｎ型エンハンスメントトランジスタからな
り、顧客の要求に応じて低レベル（１Ｖ）又は高レベル
（５Ｖ）のしきい値が割り当てられて製造される。低レ
ベルしきい値のメモリセルは、選択時に導通することか
ら「ＯＮビット」、高レベルしきい値のメモリセルは、
選択時に非導通となることから「ＯＦＦビット」と呼ば
れる。バンクセレクタＭＢ０〜ＭＢ７は、Ｎ型エンハン
スメントトランジスタであるが、しきい値が全て１Ｖに
固定される。ここでは、簡潔にするためメモリセルＭＣ
０〜ＭＣ７の一行のみを示す。実際には、バンクセレク
タＭＢ１とバンクセレクタＭＢ４との間に３２行又は６
４行のメモリセルが配置される。なお、主ビット線Ｄ０
〜Ｄ３はメタル、副ビット線Ｂ０１〜Ｂ０７は埋め込み
拡散層からなる。その他の構成については、周知のため
説明を省略する。
モリセル回路）を示す回路図である。メモリセルＭＣ０
〜ＭＣ７は、Ｎ型エンハンスメントトランジスタからな
り、顧客の要求に応じて低レベル（１Ｖ）又は高レベル
（５Ｖ）のしきい値が割り当てられて製造される。低レ
ベルしきい値のメモリセルは、選択時に導通することか
ら「ＯＮビット」、高レベルしきい値のメモリセルは、
選択時に非導通となることから「ＯＦＦビット」と呼ば
れる。バンクセレクタＭＢ０〜ＭＢ７は、Ｎ型エンハン
スメントトランジスタであるが、しきい値が全て１Ｖに
固定される。ここでは、簡潔にするためメモリセルＭＣ
０〜ＭＣ７の一行のみを示す。実際には、バンクセレク
タＭＢ１とバンクセレクタＭＢ４との間に３２行又は６
４行のメモリセルが配置される。なお、主ビット線Ｄ０
〜Ｄ３はメタル、副ビット線Ｂ０１〜Ｂ０７は埋め込み
拡散層からなる。その他の構成については、周知のため
説明を省略する。
【００２３】図６は、図１におけるセンス系回路を示す
ブロック図である。センス回路１０９は、バイアス回路
１２０と差動増幅回路１２１とから構成される。チャー
ジ回路１０８及びリファレンス回路１０９Ｒは、ともに
バイアス回路１２０と同一又は類似の回路でよい。
ブロック図である。センス回路１０９は、バイアス回路
１２０と差動増幅回路１２１とから構成される。チャー
ジ回路１０８及びリファレンス回路１０９Ｒは、ともに
バイアス回路１２０と同一又は類似の回路でよい。
【００２４】図７は、図１の半導体記憶装置の動作を示
すタイミングチャートである。図７において、実線が本
実施形態、破線が従来例である。まず、チップイネーブ
ル信号ＣＥＢの活性化（ロウ・アクティブ）により、各
デコード信号ＹＳ,ＢＳ，ＹＳＧが活性化され、これに
少し遅れてワード線デコード信号ＷＤが活性化される。
これと同時に、チップイネーブル信号ＣＥＢは、遅延回
路３０１を介して遅延され、活性化信号ＣＥＢ２として
センス回路１０９へ出力される。そして、センス回路１
０９が活性化されると主ビット線（節点ＳＣ）が活性化
される。このとき、主ビット線（節点ＳＣ）はワード線
デコード信号ＷＤとほぼ同じタイミングで活性化され
る。したがって、ワード線活性化直後の主ビット線の急
峻な電圧の降下を回避できる。
すタイミングチャートである。図７において、実線が本
実施形態、破線が従来例である。まず、チップイネーブ
ル信号ＣＥＢの活性化（ロウ・アクティブ）により、各
デコード信号ＹＳ,ＢＳ，ＹＳＧが活性化され、これに
少し遅れてワード線デコード信号ＷＤが活性化される。
これと同時に、チップイネーブル信号ＣＥＢは、遅延回
路３０１を介して遅延され、活性化信号ＣＥＢ２として
センス回路１０９へ出力される。そして、センス回路１
０９が活性化されると主ビット線（節点ＳＣ）が活性化
される。このとき、主ビット線（節点ＳＣ）はワード線
デコード信号ＷＤとほぼ同じタイミングで活性化され
る。したがって、ワード線活性化直後の主ビット線の急
峻な電圧の降下を回避できる。
【００２５】図８は、本発明に係る半導体記憶装置の第
二実施形態を示すブロック図である。第一実施形態と同
一部分については、同一の符号を付すことにより、説明
を省略する。本実施形態の半導体記憶装置は、アドレス
遷移検出回路１０１、遅延回路１０３，１１４、センス
回路活性化信号ＳＡＥＢとセンス回路２０９及びチャー
ジ回路２０８、ラッチ制御信号ＬＡＥＢにより制御され
るラッチ回路１１５等を備えたことを特徴としている。
二実施形態を示すブロック図である。第一実施形態と同
一部分については、同一の符号を付すことにより、説明
を省略する。本実施形態の半導体記憶装置は、アドレス
遷移検出回路１０１、遅延回路１０３，１１４、センス
回路活性化信号ＳＡＥＢとセンス回路２０９及びチャー
ジ回路２０８、ラッチ制御信号ＬＡＥＢにより制御され
るラッチ回路１１５等を備えたことを特徴としている。
【００２６】図９は、図８におけるセンス系回路を示す
ブロック図である。センス回路２０９及びチャージ回路
２０８は、主ビット線を放電するための放電用トランジ
スタＱＤＳ,ＱＤＰを有している。
ブロック図である。センス回路２０９及びチャージ回路
２０８は、主ビット線を放電するための放電用トランジ
スタＱＤＳ,ＱＤＰを有している。
【００２７】図１０は、図８の半導体記憶装置の動作を
示すタイミングチャートである。以下、図５及び図８〜
図１０に基づき、特に複数回の読み出しと主ビット線同
士のカップリング作用とに配慮して説明する。第１の読
み出し期間においてメモリセルＭＣ０を選択するとき、
主ビット線Ｄ０が選択され、主ビット線Ｄ３がチャージ
回路２０８に接続され、主ビット線Ｄ１がＯＰＥＮとな
る。そして、センス回路活性化信号ＳＡＥＢ及びラッチ
制御信号ＬＡＥＢが低レベルとなり、センス回路２０９
及びチャージ回路２０８が活性化され、主ビット線Ｄ
０，Ｄ３が充電され、節点ＳＣがバイアス回路１２２
（図９［１］）内のオアゲート２ＮＯＲの論理しきい値
近傍に平衡する。（バイアス回路１２２とチャージ回路
２０８とのオアゲート２ＮＯＲの論理しきい値は同一と
した。）ここで、センス回路活性化信号ＳＡＥＢ及びラ
ッチ制御信号ＬＡＥＢを高レベルとすることにより、セ
ンス回路２０９のセンス出力ＳＯをラッチする。同時
に、センス回路２０９を非活性化するとともに、放電用
トランジスタＱＤＳ，ＱＤＰを活性化することにより、
主ビット線Ｄ０，Ｄ３を放電してＧＮＤレベルにリセッ
トする。
示すタイミングチャートである。以下、図５及び図８〜
図１０に基づき、特に複数回の読み出しと主ビット線同
士のカップリング作用とに配慮して説明する。第１の読
み出し期間においてメモリセルＭＣ０を選択するとき、
主ビット線Ｄ０が選択され、主ビット線Ｄ３がチャージ
回路２０８に接続され、主ビット線Ｄ１がＯＰＥＮとな
る。そして、センス回路活性化信号ＳＡＥＢ及びラッチ
制御信号ＬＡＥＢが低レベルとなり、センス回路２０９
及びチャージ回路２０８が活性化され、主ビット線Ｄ
０，Ｄ３が充電され、節点ＳＣがバイアス回路１２２
（図９［１］）内のオアゲート２ＮＯＲの論理しきい値
近傍に平衡する。（バイアス回路１２２とチャージ回路
２０８とのオアゲート２ＮＯＲの論理しきい値は同一と
した。）ここで、センス回路活性化信号ＳＡＥＢ及びラ
ッチ制御信号ＬＡＥＢを高レベルとすることにより、セ
ンス回路２０９のセンス出力ＳＯをラッチする。同時
に、センス回路２０９を非活性化するとともに、放電用
トランジスタＱＤＳ，ＱＤＰを活性化することにより、
主ビット線Ｄ０，Ｄ３を放電してＧＮＤレベルにリセッ
トする。
【００２８】続いて、第２の読み出し期間においてメモ
リセルＭＣ４を選択するとき、主ビット線Ｄ１が選択さ
れ、主ビット線Ｄ３が仮想ＧＮＤ線に接続される。そし
て、チャージ回路２０８は主ビット線Ｄ２に接続され
る。ここで、主ビット線Ｄ１，Ｄ３がともにＧＮＤレベ
ルに待機していたため、選択主ビット線Ｄ１が円滑に充
電され平衡する。
リセルＭＣ４を選択するとき、主ビット線Ｄ１が選択さ
れ、主ビット線Ｄ３が仮想ＧＮＤ線に接続される。そし
て、チャージ回路２０８は主ビット線Ｄ２に接続され
る。ここで、主ビット線Ｄ１，Ｄ３がともにＧＮＤレベ
ルに待機していたため、選択主ビット線Ｄ１が円滑に充
電され平衡する。
【００２９】本実施形態によれば、主ビット線を読み出
しサイクル毎にＧＮＤレベルに放電するので、いかなる
読み出し期間においても主ビット線間のクロストークノ
イズを回避できる。その結果、選択主ビット線の充電速
度が向上することにより、高速動作が可能な半導体記憶
装置を提供できる。
しサイクル毎にＧＮＤレベルに放電するので、いかなる
読み出し期間においても主ビット線間のクロストークノ
イズを回避できる。その結果、選択主ビット線の充電速
度が向上することにより、高速動作が可能な半導体記憶
装置を提供できる。
【００３０】図１１は、本発明に係る半導体記憶装置の
第三実施形態を示すブロック図である。図１２は、図１
１におけるチャージ回路を示すブロック図である。図１
３は図１１におけるバンクを示す回路図である。以下、
これらの図面に基づき説明する。ただし、第二実施形態
と同一部分については、同一の符号を付すことにより、
説明を省略する。
第三実施形態を示すブロック図である。図１２は、図１
１におけるチャージ回路を示すブロック図である。図１
３は図１１におけるバンクを示す回路図である。以下、
これらの図面に基づき説明する。ただし、第二実施形態
と同一部分については、同一の符号を付すことにより、
説明を省略する。
【００３１】本実施形態の半導体記憶装置は、第二実施
形態に加えチャージ回路２２０を有する。ここで、図１
３において、メモリセルＭＣ０を選択するとき、チャー
ジ回路２２０は節点ＵＣを充電することにより副ビット
線Ｂ０５を充電する。よって、チャージ回路２０８の負
荷容量が軽減されるので、節点ＰＣの充電速度が向上す
る。チャージ回路２２０は、チャージ回路２０８と同一
又は類似の構成でよく、放電用トランジスタＱＤＵを有
する。
形態に加えチャージ回路２２０を有する。ここで、図１
３において、メモリセルＭＣ０を選択するとき、チャー
ジ回路２２０は節点ＵＣを充電することにより副ビット
線Ｂ０５を充電する。よって、チャージ回路２０８の負
荷容量が軽減されるので、節点ＰＣの充電速度が向上す
る。チャージ回路２２０は、チャージ回路２０８と同一
又は類似の構成でよく、放電用トランジスタＱＤＵを有
する。
【００３２】本実施形態の動作は第二実施形態と同様の
ため図示しないが、図１３における節点ＵＣをＧＮＤレ
ベルにリセットできることはもちろんである。
ため図示しないが、図１３における節点ＵＣをＧＮＤレ
ベルにリセットできることはもちろんである。
【００３３】図１４は、本発明に係る半導体記憶装置の
第四実施形態を示すブロック図である。図１５は、図１
４におけるリファレンス回路を示す回路図である。図１
６は図１４におけるバンクを示す回路図である。以下、
これらの図面に基づき説明する。ただし、第三実施形態
と同一部分については、同一の符号を付すことにより、
説明を省略する。
第四実施形態を示すブロック図である。図１５は、図１
４におけるリファレンス回路を示す回路図である。図１
６は図１４におけるバンクを示す回路図である。以下、
これらの図面に基づき説明する。ただし、第三実施形態
と同一部分については、同一の符号を付すことにより、
説明を省略する。
【００３４】本実施形態の半導体記憶装置は、リファレ
ンス回路２０９Ｒ、リファレンスＹセレクタ１１０Ｒ、
及びリファレンスセルマトリクス１１１Ｒを有する。図
１５は、ワード線ＷＤ０によりリファレンスセルＭＣ０
Ｒを選択可能とする例である。リファレンスＹセレクタ
１１０Ｒの選択信号と特定のバンク選択線とは、ＶＣＣ
又はＧＮＤレベルに固定しても読み出しが可能である。
ンス回路２０９Ｒ、リファレンスＹセレクタ１１０Ｒ、
及びリファレンスセルマトリクス１１１Ｒを有する。図
１５は、ワード線ＷＤ０によりリファレンスセルＭＣ０
Ｒを選択可能とする例である。リファレンスＹセレクタ
１１０Ｒの選択信号と特定のバンク選択線とは、ＶＣＣ
又はＧＮＤレベルに固定しても読み出しが可能である。
【００３５】なお、リファレンスセルＭＣ０Ｒの電流能
力をメモリセルＭＣ０（ＯＮビット）と同一に設計する
場合は、Ｗｑｒ１＝２×Ｗｑｓ１…（１）式とすれば、
ＶＳＡ（ＯＮ）＜ＶＲＡ＜ＶＳＡ（ＯＦＦ）…（２）式
を満足できる。ここで、Ｗｑｒ１はトランジスタＱＲ１
（図９［３］リファレンス回路２０９Ｒ内）のチャネル
幅、Ｗｑｓ１はトランジスタＱＳ１（図９［１］センス
回路２０９内）の チャネル幅、ＶＳＡ（ＯＦＦ）はＯ
ＦＦビット選択時の節点ＳＡの電圧、ＶＳＡ（ＯＮ）は
ＯＮビット選択時の節点ＳＡの電圧、ＩＲＡは節点ＲＡ
の電圧である。また、リファレンス回路２０９Ｒ内にも
放電用トランジスタＱＤＲを設けている。なお、リファ
レンスセルのマルチ選択を防止するためにリファレンス
セルマトリクス１１１Ｒは、例えば図１６のように設計
するとよい。
力をメモリセルＭＣ０（ＯＮビット）と同一に設計する
場合は、Ｗｑｒ１＝２×Ｗｑｓ１…（１）式とすれば、
ＶＳＡ（ＯＮ）＜ＶＲＡ＜ＶＳＡ（ＯＦＦ）…（２）式
を満足できる。ここで、Ｗｑｒ１はトランジスタＱＲ１
（図９［３］リファレンス回路２０９Ｒ内）のチャネル
幅、Ｗｑｓ１はトランジスタＱＳ１（図９［１］センス
回路２０９内）の チャネル幅、ＶＳＡ（ＯＦＦ）はＯ
ＦＦビット選択時の節点ＳＡの電圧、ＶＳＡ（ＯＮ）は
ＯＮビット選択時の節点ＳＡの電圧、ＩＲＡは節点ＲＡ
の電圧である。また、リファレンス回路２０９Ｒ内にも
放電用トランジスタＱＤＲを設けている。なお、リファ
レンスセルのマルチ選択を防止するためにリファレンス
セルマトリクス１１１Ｒは、例えば図１６のように設計
するとよい。
【００３６】本実施形態によれば、節点ＳＣ，ＰＣ，Ｕ
Ｃ，ＲＣについてＧＮＤレベルへのリセットを可能とす
る。リファレンスレベルＶＲＡは、固定された電圧でも
設計可能である。このように、リファレンスセル及びリ
ファレンス回路をメモリセル及びセンス回路と同期して
動作させることにより、ノイズマージンの向上を図ろう
とするものである。
Ｃ，ＲＣについてＧＮＤレベルへのリセットを可能とす
る。リファレンスレベルＶＲＡは、固定された電圧でも
設計可能である。このように、リファレンスセル及びリ
ファレンス回路をメモリセル及びセンス回路と同期して
動作させることにより、ノイズマージンの向上を図ろう
とするものである。
【００３７】図１７は、本発明に係る半導体記憶装置の
第五実施形態を示すブロック図である。以下、この図面
に基づき説明する。ただし、第二実施形態と同一部分に
ついては、同一の符号を付すことにより、説明を省略す
る。
第五実施形態を示すブロック図である。以下、この図面
に基づき説明する。ただし、第二実施形態と同一部分に
ついては、同一の符号を付すことにより、説明を省略す
る。
【００３８】本実施形態では、図８の部分回路１５０を
変更し、部分回路１５５としたものである。つまり、ア
ドレス遷移検出回路１０１の入力側に遅延回路３０１を
設けた例である。遅延回路３０１を設ける理由は、第一
実施形態と同様に、センス回路活性化タイミングをワー
ド線活性化タイミングに近づけるためである。
変更し、部分回路１５５としたものである。つまり、ア
ドレス遷移検出回路１０１の入力側に遅延回路３０１を
設けた例である。遅延回路３０１を設ける理由は、第一
実施形態と同様に、センス回路活性化タイミングをワー
ド線活性化タイミングに近づけるためである。
【００３９】また、アドレス遷移検出回路１０１とＣＥ
バッファ１００との間の遅延回路３０１を、図２［２］
の遅延回路３０２に置き換えてもよい。この場合は、Ｃ
Ｅバッファ１００の出力の遅延時間がより大きくなる。
これは、ＣＥバッファ出力１００の出力がアドレスバッ
ファ１０２の出力よりも高速であるために、センス回路
活性化タイミングが早まらないよう調整するものであ
る。更に、アドレス遷移検出回路１０１と各デコーダと
の間の遅延回路３０１を省略して、簡素な構成としても
よい。
バッファ１００との間の遅延回路３０１を、図２［２］
の遅延回路３０２に置き換えてもよい。この場合は、Ｃ
Ｅバッファ１００の出力の遅延時間がより大きくなる。
これは、ＣＥバッファ出力１００の出力がアドレスバッ
ファ１０２の出力よりも高速であるために、センス回路
活性化タイミングが早まらないよう調整するものであ
る。更に、アドレス遷移検出回路１０１と各デコーダと
の間の遅延回路３０１を省略して、簡素な構成としても
よい。
【００４０】なお、本発明は、言うまでもないが、上記
実施形態に限定されるものではない。例えば、メモリセ
ル回路は、図１８に示す構成であってもよい。また、本
発明に係る半導体記憶装置は、マスクＲＯＭに限らず、
ＥＰＲＯＭ、Ｅ２ＰＲＯＭ等、複数のメモリセルがマト
リクス状に配置されているあらゆる半導体読み出し専用
メモリに適用することができる。
実施形態に限定されるものではない。例えば、メモリセ
ル回路は、図１８に示す構成であってもよい。また、本
発明に係る半導体記憶装置は、マスクＲＯＭに限らず、
ＥＰＲＯＭ、Ｅ２ＰＲＯＭ等、複数のメモリセルがマト
リクス状に配置されているあらゆる半導体読み出し専用
メモリに適用することができる。
【００４１】
【発明の効果】本発明に係る半導体記憶装置によれば、
主ビット線がアクティブになる時をワード線がアクティ
ブになる時に近づけたことにより、メモリセルの読み出
し時又は副ビット線の充電時に発生する主ビット線の電
圧降下を抑制できる。
主ビット線がアクティブになる時をワード線がアクティ
ブになる時に近づけたことにより、メモリセルの読み出
し時又は副ビット線の充電時に発生する主ビット線の電
圧降下を抑制できる。
【００４２】換言すると、本発明に係る半導体記憶装置
によれば、次の効果を奏する。センス回路の安定動作を
実現できるので、ノイズマージンの拡大及びセンス速度
の向上を達成できる。また、センス回路の差動増幅器の
誤動作を防止できるので、誤動作によるスイッチング電
流（消費電流）を低減できる。つまり、ＯＮビット選択
時すなわち主ビット線の期待値が低レベルであるとき、
ワード線活性化前に主ビット線を高レベルと検知してし
まう誤動作を防止できる。ＯＦＦビット選択時すなわち
主ビット線の期待値が高レベルであるとき、ワード線活
性化直後に主ビット線を低レベルと検知する誤動作を防
止できる。
によれば、次の効果を奏する。センス回路の安定動作を
実現できるので、ノイズマージンの拡大及びセンス速度
の向上を達成できる。また、センス回路の差動増幅器の
誤動作を防止できるので、誤動作によるスイッチング電
流（消費電流）を低減できる。つまり、ＯＮビット選択
時すなわち主ビット線の期待値が低レベルであるとき、
ワード線活性化前に主ビット線を高レベルと検知してし
まう誤動作を防止できる。ＯＦＦビット選択時すなわち
主ビット線の期待値が高レベルであるとき、ワード線活
性化直後に主ビット線を低レベルと検知する誤動作を防
止できる。
【図１】本発明に係る半導体記憶装置の第一実施形態を
示すブロック図である。
示すブロック図である。
【図２】図１における遅延回路の具体例を示す回路図で
あり、図２［１］は第一例、図２［２］は第二例、図２
［３］は第三例、図２［４］は第四例である。
あり、図２［１］は第一例、図２［２］は第二例、図２
［３］は第三例、図２［４］は第四例である。
【図３】図１におけるメモリマトリクスを示すブロック
図である。
図である。
【図４】図１におけるメモリマトリクスを示すブロック
図である。
図である。
【図５】図３及び図４におけるバンク（メモリセル回
路）を示す回路図である。
路）を示す回路図である。
【図６】図１におけるセンス系回路を示すブロック図で
あり、図６［１］はセンス回路、図６［２］はチャージ
回路、図６［３］はリファレンス回路である。
あり、図６［１］はセンス回路、図６［２］はチャージ
回路、図６［３］はリファレンス回路である。
【図７】図１の半導体記憶装置の動作を示すタイミング
チャートである。
チャートである。
【図８】本発明に係る半導体記憶装置の第二実施形態を
示すブロック図である。
示すブロック図である。
【図９】図８におけるセンス系回路を示すブロック図で
あり、図９［１］はセンス回路、図９［２］はチャージ
回路、図９［３］はリファレンス回路である。
あり、図９［１］はセンス回路、図９［２］はチャージ
回路、図９［３］はリファレンス回路である。
【図１０】図８の半導体記憶装置の動作を示すタイミン
グチャートである。
グチャートである。
【図１１】本発明に係る半導体記憶装置の第三実施形態
を示すブロック図である。
を示すブロック図である。
【図１２】図１１におけるチャージ回路を示すブロック
図である。
図である。
【図１３】図１１におけるバンク（メモリセル回路）を
示す回路図である。
示す回路図である。
【図１４】本発明に係る半導体記憶装置の第四実施形態
を示すブロック図である。
を示すブロック図である。
【図１５】図１４におけるリファレンス回路を示す回路
図である。
図である。
【図１６】図１４におけるバンク（メモリセル回路）を
示す回路図である。
示す回路図である。
【図１７】本発明に係る半導体記憶装置の第五実施形態
を示すブロック図である。
を示すブロック図である。
【図１８】バンク（メモリセル回路）の他の例を示す回
路図である。
路図である。
【図１９】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図２０】図１９の半導体記憶装置の動作を示すタイミ
ングチャートである。
ングチャートである。
【図２１】図１９におけるバンク（メモリセル回路）を
示す回路図である。
示す回路図である。
【図２２】図８の半導体記憶装置の動作を示すタイミン
グチャートである。
グチャートである。
１００ ＣＥバッファ １０２ アドレスバッファ １０４ Ｙデコーダ １０５ バンクデコーダ １０６ ワードデコーダ １０７ 仮想ＧＮＤデコーダ １０８ チャージ回路 １０９ センス回路 １１０ Ｙセレクタ １１１ メモリセルマトリクス １１２ 仮想ＧＮＤセレクタ １１３ 出力バッファ ３０１，３０２，３１１，３１２ 遅延回路
Claims (7)
- 【請求項１】 複数の主ビット線と複数のワード線とが
直交し、これらの交点に一個ずつメモリセルが設けられ
てなるメモリセルマトリクスと、 前記主ビット線及び前記ワード線を介して特定の前記メ
モリセルを選択するアドレス指定部と、 このアドレス指定部によって選択されたメモリセルが記
憶しているデータに応じた信号を出力するデータ出力部
とを備え、 制御信号によって前記主ビット線及び前記ワード線がア
クティブになるとともに、当該主ビット線がアクティブ
になってから一定時間経過後に当該ワード線がアクティ
ブになる特性を有する半導体記憶装置において、 前記主ビット線がアクティブになる時を前記ワード線が
アクティブになる時に近づけるように前記制御信号を遅
延させる遅延回路を、 更に備えたことを特徴とする半導体記憶装置。 - 【請求項２】 複数の副ビット線と複数のワード線とが
直交し、これらの交点に一個ずつメモリセルが設けら
れ、前記副ビット線の一本おきに隣り合う二本ずつが一
本の主ビット線に接続されてなるメモリセルマトリクス
と、 前記主ビット線、前記副ビット線及び前記ワード線を介
して特定の前記メモリセルを選択するアドレス指定部
と、 このアドレス指定部によって選択されたメモリセルが記
憶しているデータに応じた信号を出力するデータ出力部
とを備え、 制御信号によって前記主ビット線、前記副ビット線及び
前記ワード線がアクティブになるとともに、当該主ビッ
ト線及び当該副ビット線がアクティブになってから一定
時間経過後に当該ワード線がアクティブになる特性を有
する半導体記憶装置において、 前記主ビット線がアクティブになる時を前記ワード線が
アクティブになる時に近づけるように前記制御信号を遅
延させる遅延回路を、 更に備えたことを特徴とする半導体記憶装置。 - 【請求項３】 前記データ出力部はセンス回路を備え、 このセンス回路は、前記遅延回路が前記制御信号を遅延
させて生成した活性化信号によって、前記主ビット線を
アクティブにする、 請求項１又は２記載の半導体記憶装置。 - 【請求項４】 前記データ出力部はセンス回路を備え、 このセンス回路は、前記遅延回路が前記制御信号を遅延
させて生成した活性化信号によって、前記主ビット線を
アクティブにし、 前記データ出力部は第二のチャージ回路を更に備え、 この第二のチャージ回路は、前記活性化信号によって前
記副ビット線を充電する、 請求項２記載の半導体記憶装置。 - 【請求項５】 前記データ出力部はチャージ回路を更に
備え、 このチャージ回路は、前記活性化信号によって前記主ビ
ット線をＧＮＤレベルにリセットする、 請求項３又は４記載の半導体記憶装置。 - 【請求項６】 前記データ出力部は、前記メモリセルの
データを判定するための基準電圧を出力するリファレン
ス回路を更に備え、 このリファレンス回路は、前記活性化信号によって前記
センス回路と同期して動作する、 請求項２，３，４又は５記載の半導体記憶装置。 - 【請求項７】 前記メモリセルはフラット型であり、前
記半導体記憶装置はマスクＲＯＭである、 請求項１，２，３，４，５又は６記載の半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174817A JP2001351394A (ja) | 2000-06-12 | 2000-06-12 | 半導体記憶装置 |
| KR1020010032421A KR20010112597A (ko) | 2000-06-12 | 2001-06-11 | 반도체 메모리 장치 |
| TW090114227A TW511088B (en) | 2000-06-12 | 2001-06-12 | Semiconductor memory device |
| US09/878,379 US6347047B2 (en) | 2000-06-12 | 2001-06-12 | Mask ROM semiconductor memory device capable of synchronizing the activation of the sense amplifier and of the word line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000174817A JP2001351394A (ja) | 2000-06-12 | 2000-06-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001351394A true JP2001351394A (ja) | 2001-12-21 |
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ID=18676785
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000174817A Pending JP2001351394A (ja) | 2000-06-12 | 2000-06-12 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| US (1) | US6347047B2 (ja) |
| JP (1) | JP2001351394A (ja) |
| KR (1) | KR20010112597A (ja) |
| TW (1) | TW511088B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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