JP2006331620A - 半導体集積回路 - Google Patents

Abstract

【課題】消費電力削減とメモリへの誤書き込み防止を実現可能な半導体集積回路を提供する。
【解決手段】半導体集積回路内の各メモリセル２のゲートにはワード線WL0〜WLnが接続され、ドレインにはビット線bit0〜bit7が接続されている。ワード線は、ロウデコーダ７より供給される。ビット線上には、４つのトランジスタＱ１〜Ｑ４が縦続接続されている。スタンバイ状態の解除後所定期間内は、ビット線の電流経路上のトランジスタＱ３と基準ビット線の電流経路上のトランジスタＱ８をともにオフするため、両電流経路がともに遮断され、電源電圧からビット線および基準ビット線を介して接地電圧に貫通電流が流れなくなり、消費電力の削減が図れる。
【選択図】図１

Description

本発明は、消費電力の削減のためにスタンバイ状態に設定可能な半導体集積回路に関する。

集積回路技術の進展により、同一の半導体チップ内にメモリとそれ以外の各種回路を混載したメモリ混載型システムLSIが普及している。特に、最近では、電気的に書き換え可能なフラッシュメモリを内蔵したシステムLSIが多い。

システムLSIの内部には、メモリの他に、メモリ内のデータを読み出すセンスアンプが設けられている。センスアンプは、ビット線の電位と基準ビット線の電位との電位差をセンスする。

この種のメモリ混載型システムLSIの中に、スタンバイ状態に設定可能なものがある（非特許文献１参照）。スタンバイ状態に設定されると、システムLSI内部の動作が休止状態になり、消費電力の削減を図ることができる。

しかしながら、この種のスタンバイ状態を持つ従来のシステムLSIでは、スタンバイ状態が解除された直後に、電源電圧からビット線および基準ビット線を介して接地電圧にかけて貫通電流が流れ、消費電力が増大するという問題がある。

フラッシュメモリを内蔵したシステムLSIでは、このような貫通電流が流れると、ビット線の電位が変動し、フラッシュメモリの浮遊ゲートに誤ったデータが書き込まれるソフトエラーが発生するおそれがある。
「半導体MOSメモリとその使い方」、鈴木八十二著、日刊工業新聞社刊、1990年8月30日初版１刷発行

本発明は、消費電力削減とメモリへの誤書き込み防止を実現可能な半導体集積回路を提供するものである。

本発明の一態様によれば、ワード線およびビット線に接続されるメモリセルから読み出したデータをセンスして出力するセンスアンプと、必要最小限の電力を消費するスタンバイ状態と、前記メモリセルの読み出しを行うリード状態とを持ち、前記メモリセルの読み出しを制御する読出制御回路と、を備え、前記読出制御回路は、ビット線上の電位を前記センスアンプの入力端子に伝達するか否かを切り替えるビット線切替回路と、前記スタンバイ状態の期間内と前記スタンバイ状態を解除してから所定期間内とに、ビット線上の電位が前記センスアンプの入力端子に伝達されないように前記ビット線切替回路を制御する第１の切替制御回路と、を有することを特徴とする半導体集積回路が提供される。

本発明によれば、消費電力削減とメモリへの誤書き込みを防止できる。

以下、図面を参照しながら、本発明の一実施形態を説明する。

図１は本発明の一実施形態に係る半導体集積回路のブロック図である。図１の半導体集積回路は、フラッシュメモリを内蔵するメモリ混載マイクロコンピュータシステム（以下、マイコンシステム）の内部構成の一部を示しており、具体的にはフラッシュメモリの読出制御回路のブロック構成を示している。

図１のマイコンシステムは、フラッシュメモリを構成するメモリセル群１と、メモリセル群１内の各メモリセル２から読み出したデータをセンスして出力するセンスアンプ（S/A）３と、メモリセル２の読み出しを制御する読出制御回路４とを備えている。なお、図１では、書き込み制御回路などの本発明に直接関連のない他の回路を省略している。

センスアンプ３は、メモリセル２から読み出したデータを供給するビット線と、基準電位を供給する基準ビット線との電位差をセンスする。センスアンプ３の出力には、RSフリップフロップ５（RS-F/F）が接続され、その後段にはさらにバッファ６が接続されている。

次に、読出制御回路４の構成について説明する。各メモリセル２のゲートにはワード線WL0〜WLnが接続され、ドレインにはビット線bit0〜bit7が接続されている。ワード線は、ロウデコーダ７（ROWDEC）より供給される。ビット線上には、４つのトランジスタＱ１〜Ｑ４が縦続接続されている。

これらトランジスタのうち、トランジスタＱ１は、プリチャージ制御回路８（CNTROL1）からの信号によりオン・オフ制御される。トランジスタＱ２は、ビット線のバイアス用のトランジスタであり、バイアス発生回路９（LVLGEN）によりオン・オフ制御される。バイアス発生回路９は、読み出し時にビット線が所定の電位（例えば１Ｖ）になるように、トランジスタＱ２を制御する。

トランジスタＱ３は、下位アドレスA3,A2をデコードするカラムデコーダ１０（RDCOLDEC）のデコード出力SR(0:3)によりオン・オフ制御される。トランジスタＱ４は、中位アドレスA6〜A4をデコードするカラムデコーダ１１（COLDEC）のデコード出力Ｓ(0:7)によりオン・オフ制御される。

ビット線と基準ビット線との間には、イコライズ用のトランジスタＱ５が接続されている。このトランジスタＱ５は、プリチャージ制御回路８からの信号PREによりオン・オフ制御される。このトランジスタＱ５がオンすると、ビット線と基準ビット線が同電位になる。信号PREは、システムクロックPRCVINに同期してオン・オフする。

一方、基準ビット線上には、トランジスタＱ６〜Ｑ９が縦続接続されている。トランジスタＱ６は、トランジスタＱ１と同様に、プリチャージ制御回路８の出力信号によりオン・オフされる。トランジスタＱ７は、トランジスタＱ２と同様に、バイアス発生回路９の出力信号によりオン・オフされる。トランジスタＱ８は、後述するようにスタンバイ解除後の貫通電流を防止するためのものであり、信号BGRRSTBによりオン・オフ制御される。
この信号BGRRSTBは、リセット信号発生回路１２（RSTGEN）で生成された信号BGRONRSTをインバータ１９で反転させた信号である。

基準ビット線REF上のトランジスタＱ９のソースには、比較用キャパシタ回路２０と、縦続接続された２つのトランジスタＱ１０，Ｑ１１と、同じく縦続接続された２つのトランジスタＱ１２，Ｑ１３とが接続されている。比較用キャパシタ回路２０は、ビット線と同じ容量を基準ビット線REFに与えるために設けられている。トランジスタＱ１０，Ｑ１１は通常の読み出し時にオンし、トランジスタＱ１２，Ｑ１３は消去時にオンする。トランジスタＱ１３は過消去を監視するために設けられている。

メモリセル２のソースには、ソース電位制御回路１３（CNTROL2）からの信号が供給される。メモリセル２の読み出し時には、ドレイン電圧（ビット０）は１Ｖ程度に設定される。

図２はセンスアンプ３の周辺の等価回路図である。図示のように、センスアンプ３は、ビット線の電流経路と基準ビット線の電流経路とに接続されている。ビット線の電流経路上には、トランジスタＱ１〜Ｑ４，Ｑ１４が縦続接続されている。また、基準ビット線の電流経路上には、トランジスタＱ６〜Ｑ１３が縦続接続されている。

本実施形態は、スタンバイ状態の解除後所定期間が経過するまでは、ビット線の電流経路上のトランジスタＱ３と、基準ビット線の電流経路上のトランジスタＱ８とを、オンしないようにする。これにより、スタンバイ状態の解除後に両電流経路に貫通電流が流れなくなる、消費電力を削減できる。また、同所定期間内は、ビット線の電位を低く抑えるため、メモリセルへの誤書き込みを防止でき、ソフトエラーの発生を抑制できる。

図１に示す各ブロック内の具体的な回路構成は特に問わない。以下、各ブロック内の回路構成の一例を説明する。

図３はセンスアンプ３の内部構成の一例を示す回路図である。図３のセンスアンプ３は、電源電圧源とNMOSトランジスタＱ２１のドレインとの間に縦続接続されるPMOSトランジスタＱ２２およびNMOSトランジスタＱ２３と、電源電圧源とNMOSトランジスタＱ２１のドレインとの間に縦続接続されるPMOSトランジスタＱ２４およびNMOSトランジスタＱ２５とを有する。PMOSトランジスタＱ２２とNMOSトランジスタＱ２３の両ゲートは、PMOSトランジスタＱ２４、NMOSトランジスタＱ２５およびPMOSトランジスタＱ２６の各ドレインに接続される。PMOSトランジスタＱ２４とNMOSトランジスタＱ２５の両ゲートは、PMOSトランジスタＱ２２、NMOSトランジスタＱ２３およびPMOSトランジスタＱ２７のドレインに接続される。トランジスタＱ２１，Ｑ２６，Ｑ２７のゲートには信号ENが入力されている。トランジスタＱ１のソースは接地電圧源に接続されている。

図３のセンスアンプ３は、ビット線側の電圧ＶINと基準ビット線側の電圧ＶREFとの電位差に応じた差動電圧Ｑ，ＱＮを出力する。

図４はセンスアンプ３に接続されるRS-F/F５の内部構成の一例を示す回路図である。図４のRS-F/F５は、２つのNAND回路２１，２２を有し、一方のNAND回路２１は、セット信号SNと他方のNAND回路２２の出力信号との論理積の反転信号を出力する。他方のNAND回路２２は、リセット信号RNと一方のNAND回路２１の出力信号との論理積の反転信号を出力する。

図５はプリチャージ制御回路８の内部構成の一例を示す回路図である。図５のプリチャージ制御回路８は、RS-F/F５の後段に接続されたドライバのイネーブル信号CSRDを生成するバッファ２３と、トランジスタのオン・オフを制御する信号PRCVを生成するバッファ２４と、プリチャージトランジスタのオン・オフを制御する信号PREを生成するバッファ２５と、センスアンプ３のイネーブル信号SEN1を生成するバッファ２６とを有する。

図６はバイアス発生回路９の内部構成の一例を示す回路図である。図６のバイアス発生回路９は、電源電圧源と接地電圧源との間に縦続接続されるPMOSトランジスタＱ２８，Ｑ２９およびNMOSトランジスタＱ３０，Ｑ３１と、電源電圧源と接地電圧源との間に縦続接続されるPMOSトランジスタＱ３２，Ｑ３３およびNMOSトランジスタＱ３４，Ｑ３５，Ｑ３６と、トランジスタＱ２９のゲートと接地電圧源との間に接続されるトランジスタＱ３７とを有する。トランジスタＱ２８のゲートには、リセット信号発生回路１２の出力信号PONRSTの反転信号PSVをインバータ２７で反転した信号が入力される。トランジスタＱ３６のゲートには、インバータ２７をインバータ２８で反転した信号が供給される。トランジスタＱ３３のドレインから信号BIASが出力される。この信号BIASには、バイアス発生回路９の接合寄生容量とトランジスタＱ２，Ｑ７のゲート寄生容量とバイアス配線自体の寄生容量との合計寄生キャパシタＣ１が接続されている。

図６のバイアス発生回路９は、信号PSVがハイ（通常の読み出し）のときは、トランジスタＱ３６がオンして、信号BIASが２Ｖ程度になるように制御する。一方、信号PSVがロウ（スタンバイ）のときは、トランジスタＱ３７，Ｑ３３がオンして、電源電圧源レベルを出力する。

図７はカラムデコーダ１０の内部構成の一例を示す回路図である。図７のカラムデコーダ１０は、下位アドレスＡ２，Ａ３をデコードする２入力デコーダ３１と、読出信号ＲＤと入力信号ＩＮとの論理積信号を出力するANDゲート３２と、２入力デコーダ３１の各出力信号とANDゲートとの論理積信号を出力するANDゲート３３とを有する。

下位アドレスＡ２，Ａ３の論理に応じて、４つの出力信号ＳＲ(0:3)のうちいずれか一つのみがハイになる。

図８はカラムデコーダ１１の内部構成の一例を示す回路図である。図８のカラムデコーダ１１は、中位アドレスＡ６〜Ａ４をデコードする３入力デコーダ３４と、この３入力デコーダ３４の８つの出力信号それぞれをレベルシフトするレベルシフタ３５とを有する。
レベルシフタ３５からは、信号Ｓ(0:7)が出力される。

図９はロウデコーダ７の内部構成の一例を示す回路図である。図９のロウデコーダ７は、最上位アドレスＡ１８〜Ａ１０をデコードする第１ロウデコーダ３６（ROWMAINDEC）と、上位アドレスＡ９〜Ａ７をデコードする第２ロウデコーダ３７（ROWSUBDEC）と、これら２つのデコーダに接続されるサブデコーダ（SUBDEC）３８とを有する。サブデコーダ３８からはワード線ＷＬ０〜ＷＬｎが出力される。

図１０はソース電位制御回路１３の内部構成の一例を示す回路図である。図１０のソース電位制御回路１３は、NMOSトランジスタＱ１４と、このトランジスタＱ１４のゲートに接続されるインバータ３９とを有する。信号CNTがロウのときにトランジスタＱ１４がオンする。

図１１はリセット信号発生回路１２の内部構成の一例を示す回路図である。図１１のリセット信号発生回路１２は、電源電圧源と接地電圧源の間に直列接続されるトランジスタＱ４１および抵抗Ｒ１，Ｒ２，Ｒ３と、抵抗Ｒ１，Ｒ２間の接続ノードｎ１と接地電圧源との間に直列接続されるトランジスタＱ４２および抵抗Ｒ４と、接続ノードｎ１と接地電圧源間に並列接続されるトランジスタＱ４３およびキャパシタＣ２と、トランジスタＱ４２と抵抗Ｒ４の接続ノードｎ２に直列接続されるインバータ４１，４２、抵抗Ｒ５、インバータ４３と、トランジスタＱ４４、抵抗Ｒ６およびトランジスタＱ４５からなる遅延回路と、インバータ４４とを有する。インバータ４４の入力端子と接地端子との間にはキャパシタＣ３が接続され、インバータ４４からは信号PONRSTが出力される。ノードｎ２と接地端子との間にはトランジスタＱ４６が接続される。抵抗Ｒ５とインバータ４３の接続ノードには、トランジスタＱ４７とキャパシタＣ４とが並列接続されている。信号PONRSTはインバータ４５に入力される。このインバータ４５の後段には、トランジスタＱ４８、抵抗Ｒ７およびトランジスタＱ４９からなる遅延回路が接続されている。この遅延回路の後段には、キャパシタＣ５、インバータ４６，４７、NOR回路４８およびインバータ４９が接続されている。

図１１の回路は、信号PWRDOWNの立ち上がりに合わせて、信号PONRSTと信号BGRONRSTを立ち上げる。また、信号PWRDOWNが立ち下がると、しばらく遅れて信号PONRSTを立ち下げ、それから所定期間後に信号BGRONRSTを立ち下げる。

図１２は比較用キャパシタ回路２０の内部構成の一例を示す回路図である。図１２の比較用キャパシタ回路２０は、ドレイン接合部の寄生キャパシタＣ６〜Ｃ９と、これらキャパシタ間に接続されるNMOSトランジスタＱ５１〜Ｑ５３とを有する。この比較用キャパシタ回路２０は、ビット線の容量と略等しい容量を基準ビット線に付加するために設けられる。

図１３は本実施形態の動作タイミング図である。以下、この動作タイミング図を参照して、本実施形態の動作を説明する。図１３の動作タイミング図は、通常読出状態からスタンバイ状態になり、その後に通常読出状態に復帰する例を示している。また、ワード線WL0を選択するものとする。

信号PRCVINはシステムクロックであり、このクロックに同期してビット線と基準ビット線のプリチャージ、およびメモリセル２の読み出しが行われる。

時刻ｔ１で信号PWRDWNがハイになると、スタンバイ状態が始まる。この信号PWRDWNは図１１に詳細構成を示すリセット信号発生回路１２に入力される。リセット信号発生回路１２は、信号PWRDWNの立ち上がりに同期して、信号PONRSTと信号BGRONRSTをともにハイにする。また、信号PSVがロウになり、図６に詳細構成を示すバイアス発生回路９の出力信号BIASの電位が上昇する。これにより、バイアス発生回路９は、トランジスタＱ２のドレイン電圧が電源電圧源レベルと同電位になるようなバイアスをトランジスタＱ２に与える。
また、信号BGRONRSTがハイになることから、図７に詳細構成を示すカラムデコーダ１０の出力信号SR(0:3)はロウになる。

図１３の例では、時刻ｔ１〜ｔ２の間、スタンバイ状態が続くが、この期間内は読出信号RDはロウになる。また、スタンバイ期間中は、センスアンプ３の両入力電圧ＶIN，ＶREFはともに電源電圧源レベルになる。

時刻ｔ２で、信号PWRDWNがロウになって、スタンバイ状態が解除されると、図１１に詳細構成を示すリセット信号発生回路１２は、信号PONRSTをロウにする。一方、信号BGRONRSTは、図１１の回路内のインバータ４５や遅延回路Ｑ４８，Ｒ７，Ｑ４９等により遅延されて、信号RWRDWNがロウになってから所定時間が経過した後の時刻ｔ３でロウになる。この時刻ｔ２〜ｔ３の間が、スタンバイ解除後の安定化期間である。

このように、時刻ｔ２〜ｔ３の間は、信号BGRONRSTがまだハイであるため、信号BGRONSTBはロウになり、図７に詳細構成を示すカラムデコーダ１０の出力信号SR(0:3)はロウで、トランジスタＱ３はオフである。同様に、基準ビット線の電流経路上のトランジスタＱ８もオフである。このため、時刻ｔ２〜ｔ３の間は、電源電圧源からビット線を介して接地電圧源に流れる電流経路が遮断され、かつ電源電圧源から基準ビット線を介して接地電圧源に流れる電流経路も遮断される。したがって、消費電力の削減が図れる。

時刻ｔ２〜ｔ３の間は、図６に詳細構成を示すバイアス発生回路９の出力信号BIASの電位が徐々に下がり、時刻ｔ３の直前で電位が安定する。このため、信号BGRONRSTがロウになる時刻ｔ３は、信号BIASの電位が安定化する時刻に合わせて設定するのが望ましい。

このように、時刻ｔ２〜ｔ３の間は、ビット線の電流経路上のトランジスタＱ３と基準ビット線の電流経路上のトランジスタＱ８とがいずれもオフであるため、センスアンプ３の入力電圧ＶIN，ＶREFはいずれも電源電圧源レベルである。

時刻ｔ３以降は、カラムデコーダ１０に接続されたトランジスタＱ３がオンし、メモリセル２から読み出されたデータがビット線を通って、センスアンプ３の入力端子INに供給される。同様に、基準ビット線上のトランジスタＱ８もオンし、センスアンプ３の入力端子REFは基準電位に設定される。これにより、センスアンプ３はメモリセル２の記憶データに応じてセンス動作を行い、記憶データが外部に読み出される。

図１３のタイミング図に示すように、本実施形態は、スタンバイ状態の解除時に、４つの状態変化が生じる。図１４はこれら状態変化を示すシーケンス図である。ステップＳ１のスタンバイモードが解除されると（ステップＳ２）、ビット線の電位を設定するための信号BIASが安定化した後にバイアスレベルが確定し（ステップＳ３）、その後、メモリセルのドレインに読み出し時の電圧である１Ｖが印加される（ステップＳ４）。

図１５は図１のブロック構成を含むマイコンシステム全体の概略構成を示すブロック図である。図１５のマイコンシステムは、32ビットのCPU（Central Processing Unit）５１と、RAM５２と、図１に示したフラッシュメモリ５３と、マスクROM５４と、８ビットのタイマ回路５５と、16ビットのタイマ回路５６と、SIO（Serial Interface）回路５７と、SEI（Serial Expansion Interface）回路５８と、SBI（Serial Bus Interface）回路５９と、通信制御用のCAN（Can Controller）回路６０と、ADC（10ビットA/Dコンバータ）６１と、暴走検知用のウオッチドッグタイマ回路６２と、割込コントローラ６３と、I/Oポート６４と、内部クロック発生回路（OSC）６５と、モードコントローラ回路６６とを備えている。

マイコンシステムの具体的な内部構成は図１５に示したものに限定されない。また、本発明は、必ずしもマイコンシステム内で用いる必要はなく、メモリコントローラや他の各種のシステムLSIに適用可能である。

このように、本実施形態では、スタンバイ状態の解除後所定期間内は、ビット線の電流経路上のトランジスタＱ３と基準ビット線の電流経路上のトランジスタＱ８をともにオフするため、両電流経路がともに遮断され、電源電圧源からビット線および基準ビット線を介して接地電圧源に貫通電流が流れなくなり、消費電力の削減が図れる。

また、スタンバイ状態の解除後所定期間内は、ビット線の電位を低く抑えられるため、メモリセル２への誤書き込み（いわゆるソフトエラー）を回避できる。

上述した実施形態では、フラッシュメモリの読出制御を行う例を説明したが、本発明は、フラッシュメモリ以外の各種のメモリ（例えば、EPROMやマスクROM等）にも適用可能である。

本発明の一実施形態に係る半導体集積回路のブロック図。 センスアンプ３の周辺の等価回路図。 センスアンプ３の内部構成の一例を示す回路図。 センスアンプ３に接続されるRS-F/F５の内部構成の一例を示す回路図。 プリチャージ制御回路８の内部構成の一例を示す回路図。 バイアス発生回路９の内部構成の一例を示す回路図。 カラムデコーダ１０の内部構成の一例を示す回路図。 カラムデコーダ１１の内部構成の一例を示す回路図。 ロウデコーダ７の内部構成の一例を示す回路図。 ソース電位制御回路１３の内部構成の一例を示す回路図。 リセット信号発生回路１２の内部構成の一例を示す回路図。 比較用キャパシタ回路２０の内部構成の一例を示す回路図。 本実施形態の動作タイミング図。 状態変化を示すシーケンス図。 図１のブロック構成を含むマイコンシステム全体の概略構成を示すブロック図。

符号の説明

１ メモリセル群
２ メモリセル
３ センスアンプ
４ 読出制御回路
６ バッファ
７ ロウデコーダ（ROWDEC）
８ プリチャージ制御回路（CNTROL1）
９ バイアス発生回路（LVLGEN）
１０ カラムデコーダ（RDCOLDEC）
１１ カラムデコーダ（COLDEC）
１２ リセット信号発生回路（RSTGEN）
１３ ソース電位制御制御回路（CONTROL2）
２０ 比較用キャパシタ回路

Claims (5)

1. ワード線およびビット線に接続されるメモリセルから読み出したデータをセンスして出力するセンスアンプと、
   必要最小限の電力を消費するスタンバイ状態と、前記メモリセルの読み出しを行うリード状態とを持ち、前記メモリセルの読み出しを制御する読出制御回路と、を備え、
   前記読出制御回路は、
   ビット線上の電位を前記センスアンプの入力端子に伝達するか否かを切り替えるビット線切替回路と、
   前記スタンバイ状態の期間内と前記スタンバイ状態を解除してから所定期間内とに、ビット線上の電位が前記センスアンプの入力端子に伝達されないように前記ビット線切替回路を制御する第１の切替制御回路と、を有することを特徴とする半導体集積回路。
2. 前記センスアンプは、ビット線上の電位と基準ビット線上の電位との電位差に応じたデータを出力し、
   前記スタンバイ状態の期間内と前記スタンバイ状態を解除してから所定期間内とに、基準ビット線上の電位が前記センスアンプの対応する入力端子に伝達されないように前記ビット線切替回路を制御する第２の切替制御回路を備えることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１の切替制御回路は、前記スタンバイ状態が解除してから所定期間後に論理が反転するビット線電位制御信号に基づいて、ビット線上の電位を前記センスアンプの対応する入力端子に伝達するか否かを切り替え、
   前記第２の切替制御回路は、前記ビット線電位制御信号に基づいて、基準ビット線上の電位を前記センスアンプの対応する入力端子に伝達するか否かを切り替えることを特徴とする請求項２に記載の半導体集積回路。
4. 前記読出制御回路は、
   前記メモリセルの読み出し時にビット線を所定の電位に設定するバイアス用トランジスタと、
   前記バイアス用トランジスタのゲート電圧を制御するバイアス制御回路と、を有し、
   前記第１および第２の切替制御回路は、前記スタンバイ状態を解除した後に前記バイアス用トランジスタのゲート電圧が安定化する時間に合わせて、前記所定期間を決定することを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
5. 前記メモリセルは、フラッシュメモリのメモリセルであり、
   前記第１の切替制御回路は、前記フラッシュメモリのアドレスの一部をデコードするデコーダであることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
   

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