JP5853104B2 - レベルシフト回路 - Google Patents
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Description
本発明は、レベルシフト回路に関し、特に、レイアウト面積を縮小させるための技術に関する。
近年の電子機器は、様々な動作電圧の回路が搭載されており、さらなる省電力化、小型化を実現している。電子機器において、異なる動作電圧の回路を混載して動作させるため、ロジック信号の電圧レベルを切り替えるレベルシフト回路が用いられている。
レベルシフト回路について、例えば、特開2004−343396号(特許文献1)は、レベルシフト回路において、電源とグラウンドとの間に直列に介在したPMOS(positive channel Metal Oxide Semiconductor)トランジスタとNMOS(negative channel Metal Oxide Semiconductor)トランジスタとが、データ入力の遷移時に同時にオンする際に発生する貫通電流に対処する技術を開示する。特開2004−112666号(特許文献2)は、レベルシフト回路において、供給される2つの電源電圧の一方が不安定になった場合も、貫通電流による消費電力の増大を防ぐ技術を開示する。特開2004−153446号(特許文献3)は、レベルシフト回路の占有面積を縮小する技術を開示する。
F−MONOS(metal-oxide-nitride-oxide-silicon)に代表されるような不揮発性メモリでは、トランジスタ素子の耐圧に迫る、または超えるような電圧をワード線或いはビット線、ソース線に印加するための手段として、ラッチ型のレベルシフト回路をデコーダ用として用いる方式が知られている。ラッチ型のレベルシフト回路の欠点として、ラッチを構成するMOSトランジスタが貫通電流を流してラッチ反転動作に影響を及ぼす現象が挙げられる。この影響を回避するため、ラッチ型のレベルシフト回路では、比較的大きなサイズのプルダウントランジスタが用いられている。
しかし、このプルダウントランジスタは、ラッチ型のレベルシフト回路の中でも、占有面積が大きい。また、デコーダ用として使用した場合、同じ回路を多数配置する必要がある。そのため、ラッチ型のレベルシフト回路の小面積化を図る技術が必要とされている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に従うレベルシフト回路は、第1および第2のインバータ回路を含むラッチ回路と、入力信号により動作する第1の入力用MOSトランジスタと、入力信号の反転信号により動作する第2の入力用MOSトランジスタと、電流電圧制御用MOSトランジスタとを含む。ラッチ回路は、第1の電圧が印加される第1の電圧端子と、第2の電圧が印加される第2の電圧端子からの電圧を動作電圧とし、入力電圧のレベルを変換した電圧を出力する。第1および第2の入力用MOSトランジスタは、入力信号をゲート端子により受け付けて、入力信号に応じてラッチ回路を駆動する。電流電圧制御用MOSトランジスタは、第1の電圧端子とラッチ回路との間に接続され、ラッチ回路の反転動作に応じて駆動が制御されることでラッチ回路内の貫通電流を抑止する。
上記一実施の形態によれば、小さなプルダウントランジスタによるレベルシフト回路を構築することができ、ラッチ型レベルシフト回路の小面積化を図ることができる。
以下、図面を参照しつつ、本発明の実施の形態について説明する。尚、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。
<関連技術>
まず、実施の形態と比較するため、関連技術について、説明する。高電圧を扱う製品(例えば、液晶ドライバ、フラッシュメモリ)では、トランジスタ素子の耐圧に迫る、または超えるような電圧をワード線或いはビット線、ソース線に印加するための手段として、ラッチ型のレベルシフト回路を用いる方式が知られている。
まず、実施の形態と比較するため、関連技術について、説明する。高電圧を扱う製品(例えば、液晶ドライバ、フラッシュメモリ)では、トランジスタ素子の耐圧に迫る、または超えるような電圧をワード線或いはビット線、ソース線に印加するための手段として、ラッチ型のレベルシフト回路を用いる方式が知られている。
図1は、関連技術におけるラッチ型レベルシフト回路の構成を示す図である。
図1に示すように、関連技術におけるラッチ型レベルシフト回路は、動作電圧Vp、Vnを受けて動作する4つのMOSトランジスタQ5、Q6、Q7、Q8からなるラッチ部と、入力信号INを受けてラッチ部の入力ノードN1、N2を駆動するNチャネル形の入力用MOSトランジスタQ1、Q2と、この入力用MOSトランジスタQ1、Q2とラッチ部の入力ノードN1、N2の間に設けられ、制御電圧Veにより開閉動作するNチャネル形の入力カットMOSトランジスタQ3、Q4とから構成される。
図1に示すように、関連技術におけるラッチ型レベルシフト回路は、動作電圧Vp、Vnを受けて動作する4つのMOSトランジスタQ5、Q6、Q7、Q8からなるラッチ部と、入力信号INを受けてラッチ部の入力ノードN1、N2を駆動するNチャネル形の入力用MOSトランジスタQ1、Q2と、この入力用MOSトランジスタQ1、Q2とラッチ部の入力ノードN1、N2の間に設けられ、制御電圧Veにより開閉動作するNチャネル形の入力カットMOSトランジスタQ3、Q4とから構成される。
関連技術では、例えば、小振幅の入力信号INを受けて接地電位と昇圧電位のような大振幅の信号にレベル変換する場合、以下のように動作する。関連技術において、入力用MOSトランジスタQ1、Q2は、プルダウントランジスタとして構成され、入力信号INにより論理の入力を受け付ける。受け付けた論理の入力は、制御電圧Veにより入力カットMOSトランジスタQ3、Q4が導通している為、ラッチ部へとラッチされる。このように、このラッチ型レベルシフト回路では、動作電圧Vpを比較的低くし(5V程度)、Vn=Vss電圧(接地電位)で、ラッチを確定する。ラッチ型レベルシフト回路では、ラッチの確定後、制御電圧Veの変更により入力カットMOSトランジスタQ3、Q4をオフにした後、動作電圧Vpを所望の電圧、すなわち昇圧電圧に上昇させる(例えば、Vp=11V)。このラッチ型レベルシフト回路では、この上昇後の動作電圧Vpが、トランジスタ素子の耐圧を超える可能性のあるような電圧である場合、動作電圧Vn側の電源電圧を上昇させ、トランジスタ素子の耐圧を超える電圧が印加されないよう制御される。
図2は、関連技術におけるラッチ型レベルシフト回路の動作例を示す図である。関連技術に示されるMOSトランジスタのソース・ドレイン間耐圧は、動作電圧において8〜10V程度と想定される。その為、ラッチ型レベルシフト回路を構成するMOSトランジスタに各トランジスタ素子の耐圧を超える電圧が印加されないよう、図2の「耐圧緩和領域」に示す例では、動作電圧Vpを11Vとし、動作電圧Vnを1.1Vに上昇させている。
関連技術では、ラッチ回路を構成しているNチャネル形MOSトランジスタQ5、Q6を流れる貫通電流が、ラッチ反転動作の阻害要因となっている。これに対処するため、関連技術では、大きなサイズのプルダウントランジスタ(MOSトランジスタQ1、Q2)を使用して回路を構成している。
しかし、このプルダウントランジスタは、ラッチ型レベルシフト回路を構成する各種トランジスタの中でも最も占有面積が大きい。さらに、ラッチ型レベルシフト回路は、機器のデコーダ部等で、多数配置される。例えば、フラッシュメモリに使用される場合、ワード線毎にラッチ型レベルシフト回路が配置される場合もあり、チップ面積に及ぼす影響も大きい。
<実施の形態1>
続いて、実施の形態1にかかるラッチ型レベルシフト回路について、図1の関連技術と比較しつつ説明する。
続いて、実施の形態1にかかるラッチ型レベルシフト回路について、図1の関連技術と比較しつつ説明する。
図3は、実施の形態1におけるラッチ型レベルシフト回路の構成を示す図である。
図3に示すように、ラッチ型レベルシフト回路は、一方の動作電圧Vpが与えられる電圧端子と、所定のノード(N3)との間に、入出がクロスカップル接続された2つのインバータを含むラッチ部と、入力信号INを受けてラッチ部の入力ノードN1、N2を駆動するNチャネル形の入力用MOSトランジスタQ1、Q2と、この入力用MOSトランジスタQ1、Q2とラッチ部の入力ノードN1、N2の間に設けられ、制御電圧により開閉動作するNチャネル形の入力カットMOSトランジスタQ3、Q4とを含む。
図3に示すように、ラッチ型レベルシフト回路は、一方の動作電圧Vpが与えられる電圧端子と、所定のノード(N3)との間に、入出がクロスカップル接続された2つのインバータを含むラッチ部と、入力信号INを受けてラッチ部の入力ノードN1、N2を駆動するNチャネル形の入力用MOSトランジスタQ1、Q2と、この入力用MOSトランジスタQ1、Q2とラッチ部の入力ノードN1、N2の間に設けられ、制御電圧により開閉動作するNチャネル形の入力カットMOSトランジスタQ3、Q4とを含む。
さらに、ラッチ型レベルシフト回路は、所定のノード(N3)と、他方の動作電圧Vnが与えられる電圧端子との間に接続された電流電圧制御用MOSトランジスタQ9を含む。
ラッチ部に含まれる2つのインバータの一方は、動作電圧Vpが与えられる電圧端子と、所定のノード(N3)との間に直列接続されたMOSトランジスタQ5とQ7で構成される。ラッチ部に含まれる2つのインバータの他方は、動作電圧Vpが与えられる電圧端子と、所定のノード(N3)との間に直列接続されたMOSトランジスタQ6とQ8で構成される。
電流電圧制御用MOSトランジスタQ9は、制御電圧をゲート端子で受ける。MOSトランジスタQ9は、入力信号INによるラッチ部の反転動作時にオフにされることにより、貫通電流を抑止する。レベルシフト回路は、電圧端子を複数有しており、それぞれの電圧端子から、動作電圧Vp、Vn等が印加される。
この構成により、入力用MOSトランジスタQ1、Q2の駆動能力を抑えても、ラッチ部の反転が円滑に行われる為、小さなプルダウントランジスタにしてラッチ型レベルシフト回路を構築することができ、レイアウト面積の小面積化に寄与することができる。
図4は、実施の形態1のラッチ型レベルシフト回路の動作を示す図である。なお、ラッチ型レベルシフト回路とは別に設けられた電源制御回路により、ラッチ型レベルシフト回路への動作電圧Vp、動作電圧Vn、制御電圧Vnp等が制御される。例えば、ラッチ型レベルシフト回路において、まず動作電圧Vp=5.5V程度とし、入力信号INによる論理の入力をラッチ部Q5、Q6、Q7、Q8で確定する。ラッチ型レベルシフト回路では、ラッチの確定後、制御電圧により入力カットMOSトランジスタQ3、Q4をオフにし、動作電圧Vpを、所望の電圧に上昇させる(例えば、Vp=11V)。
レベル変換後の出力電圧OUTをトランジスタ素子の耐圧以上にする場合は、ラッチ型レベルシフト回路において一方の電圧端子に与える電圧Vpを上昇させる前に、他方の電圧端子に与えられる電圧Vnを耐圧緩和電圧(図4の例では、動作電圧Vn=1.1V)にする。すなわち、この耐圧緩和電圧をラッチ部Q5、Q6、Q7、Q8に印加するために電流電圧制御用MOSトランジスタQ9に与えられる制御電圧Vnpを、電流電圧制御用MOSトランジスタQ9の閾値電圧(Vth)以上とする。図4の例では、制御電圧Vnpを5Vまで上昇させて、ノードN3の電位と他方の電圧端子に与えられる電圧Vnが実質的に等しくなるよう制御している。
ここで、ラッチ部に含まれるMOSトランジスタに印加される電圧が、このMOSトランジスタの耐圧を超えないように、すなわち、耐圧を緩和させる方向に電圧端子から与えられる電圧を耐圧緩和電圧と称している。
図4の例では、動作電圧Vp=5.5V時に、入力信号INを入力して、プルダウントランジスタであるMOSトランジスタQ1に、入力電圧を与える。このとき、他方の動作電圧Vn=Vssとしており、MOSトランジスタQ1によってVss方向への電流が流れ、ノードN1のレベルを5.5Vから接地電位方向へ下げるラッチの反転動作に入る。
ラッチ部Q5、Q6、Q7、Q8の反転動作時には、ノードN2の充電が、Pチャネル形MOSトランジスタQ8によりなされる。このとき、Nチャネル形MOSトランジスタQ6を介してノードN2からノードN3を通って他方の電圧端子に向かうパスの電流が、制御電圧にVss(接地電位)を受ける電流電圧制御用MOSトランジスタQ9により抑止される。これにより、ノードN1、N2のクロスカップルノードの電圧推移が円滑に行われる。そのため、第1の関連技術と比較してプルダウントランジスタQ1、Q2の電流駆動能力が小さなものでもラッチ型レベルシフト回路の構成が可能となり、ラッチ型レベルシフト回路のレイアウト面積を小さくすることができる。
図5は、レベルシフト回路を流れる貫通電流を示す図である。図5(A)は、関連技術におけるレベルシフト回路を流れる貫通電流を示す図である。貫通電流I1は、MOSトランジスタQ05またはQ06を流れる電流である。図5(A)では、図1で説明した関連技術の構成に加えて、貫通電流I1を示す。
図5(B)は、関連技術と比較するため、本実施形態におけるレベルシフト回路を流れる貫通電流I2を示す図である。貫通電流I2は、MOSトランジスタQ5またはQ6を流れる電流である。
図6は、関連技術と本実施形態との、ラッチ反転動作例を示す図である。図6(A)は、関連技術と本実施形態とにおける貫通電流の相違を示す図である。図6(B)は、レベルシフト回路の動作例を示す図である。図6(C)は、入力信号の変化を示す図である。図6(A)(B)(C)では、図5に示す各ノード(ノードNO1、NO2、N1、N2)、入力信号IN、貫通電流I1、I2を示している。
図6(C)に示すように、入力信号INの変化により、ラッチ回路において反転動作が開始される。入力信号INの変化に伴って、図6(B)に示すように、各ノード(ノードNO1、NO2、N1、N2)の電位が切り替わる。図6(A)に示すように、関連技術の構成では、大きな貫通電流I1が発生しているのに対し、本実施形態では、関連技術よりも小さい貫通電流I2の発生に留まっており、関連技術と比べて貫通電流が減っている。
また、ラッチ型レベルシフト回路において、ラッチ部を構成するトランジスタへの過度な電圧印加を抑制する為に耐圧緩和電圧を印加する場合は、図4の例では制御電圧Vnp=5Vとして他方の電圧端子に与えられるVn=Vss(接地電位)より高い電圧1.1Vを電流電圧制御用MOSトランジスタQ9のゲート端子に与える。これにより、耐圧緩和動作を阻害しないようラッチ型レベルシフト回路を動作させることができる。
なお、ラッチ型レベルシフト回路への耐圧緩和電圧の印加時に、動作電圧Vnと制御電圧Vnpの電圧印加の順番は、どちらを先にしてもよいが、回路の安定動作を考慮すると、制御電圧Vnpを印加してから動作電圧Vnを印加することが望ましい。
また、図3に示すラッチ型レベルシフト回路では、ラッチ部と他方の電圧端子の間に1つのMOSトランジスタを設ける構成を示している。しかし、ラッチ部に含まれる2つのインバータ各々と他方の電圧端子の間、すなわち、各インバータの所定ノードN3と他方電圧端子の間に各々MOSトランジスタを設けて、共通の制御電圧をこの2つのMOSトランジスタのゲート端子に与える構成にしても良いことはいうまでもない。
図7は、実施の形態1のラッチ型レベルシフト回路において、負電圧により動作する場合の動作例を示す図である。負電圧を印加する場合の動作については図1にて示した従来の構成回路と同様の制御となる。また、本発明にて追加した入力信号Vnpについては、負電圧を印加する場合は常に0Vで動作させる。
<実施の形態2>
次に、図面を用いて別の実施形態について、説明する。
次に、図面を用いて別の実施形態について、説明する。
図8は、実施の形態2におけるラッチ型レベルシフト回路の構成を示す図である。
実施の形態1と比較すると、実施の形態1では、MOSトランジスタQ9が、ラッチ部の反転動作時にオフにされることにより貫通電流を抑止するとともに、耐圧緩和電圧をラッチ部Q5、Q6、Q7、Q8に印加するためのMOSトランジスタとしても機能していた。実施の形態2では、電流電圧制御用MOSトランジスタとして、主として貫通電流抑止の役割を果たすMOSトランジスタと、耐圧緩和電圧をラッチ部Q5、Q6、Q7、Q8に印加するためのMOSトランジスタとを別に設けている。
実施の形態1と比較すると、実施の形態1では、MOSトランジスタQ9が、ラッチ部の反転動作時にオフにされることにより貫通電流を抑止するとともに、耐圧緩和電圧をラッチ部Q5、Q6、Q7、Q8に印加するためのMOSトランジスタとしても機能していた。実施の形態2では、電流電圧制御用MOSトランジスタとして、主として貫通電流抑止の役割を果たすMOSトランジスタと、耐圧緩和電圧をラッチ部Q5、Q6、Q7、Q8に印加するためのMOSトランジスタとを別に設けている。
実施の形態2では、図8に示すように、ラッチ型レベルシフト回路は、一方の動作電圧Vpが与えられる電圧端子と、所定のノード(N3、N4)との間に入出がクロスカップル接続された2つのインバータ含むラッチ部と、入力信号INを受けてラッチ部の入力ノードN1、N2を駆動するNチャネル形の入力用MOSトランジスタQ1、Q2と、この入力用MOSトランジスタQ1、Q2とラッチ部の入力ノードN1、N2の間に設けられ、制御電圧により開閉動作するNチャネル形の入力カットMOSトランジスタQ3、Q4とを含む。
さらに、ラッチ型レベルシフト回路は、所定のノード(N3)と、他方の動作電圧Vnが与えられる電圧端子との間に接続されたMOSトランジスタQ10、Q11、および、所定のノード(N4)と、他方の動作電圧Vnが与えられる電圧端子との間に接続されたMOSトランジスタQ9、Q12、を含む。
ラッチ部に含まれる2つのインバータの一方は、動作電圧Vpが与えられる電圧端子Vpと、所定のノード(N3)との間に直列接続されたMOSトランジスタQ5、Q7、Q13を含む。ゲート端子が所定のノード(N4)に接続されたPチャネル形MOSトランジスタQ13は、反転動作の補助的役割をする。
ラッチ部に含まれる2つのインバータの他方は、動作電圧Vpが与えられる電圧端子Vpと、所定のノード(N4)との間に直列接続されたMOSトランジスタQ6、Q8、Q14を含む。ゲート端子が所定のノード(N3)に接続されたPチャネル形MOSトランジスタQ14は、反転動作の補助的役割をする。
MOSトランジスタQ9、Q10は、制御電圧をゲート端子で受ける。MOSトランジスタQ9、Q10は、入力信号INによるラッチ部の反転動作時にオフにされる。また、Nチャネル形MOSトランジスタQ11、Q12は、入力信号INにより制御される。
Nチャネル形MOSトランジスタQ11、またはQ12が、主に、貫通電流カットの役割を果たす。すなわち、Nチャネル形MOSトランジスタQ11、Q12は、入力信号INにより動作し、ラッチ部Q5、Q6、Q7、Q8の反転動作に起因する貫通電流を抑止する。
実施の形態1と比較すると、Nチャネル形MOSトランジスタQ11、Q12は、入力信号INにより制御される。これにより、Pチャネル形MOSトランジスタQ13、Q14のゲート制御を可能とする。これらPチャネル形MOSトランジスタQ13、Q14は、Pチャネル形MOSトランジスタQ7、Q8のゲート電圧となるノードN1、N2の電圧と比べ寄生容量が少ないため、遷移が早い。そのため、ラッチ部Q5、Q6、Q7、Q8において、放電側のノードにおけるPチャネル形MOSトランジスタからの充電経路をカットする役割を果たす。
Nチャネル形MOSトランジスタQ9、Q10は、主に、耐圧緩和電圧をラッチ部Q5、Q6、Q7、Q8に印加するためのMOSトランジスタである。ラッチ確定後、動作電圧Vpを高電圧にする際に、Nチャネル形MOSトランジスタQ9、Q10は、閾値電圧以上の制御電圧Vnpをゲート端子により受ける。これにより、ノードN3、N4を介して、動作電圧Vnがラッチ部Q5、Q6、Q7、Q8に印加される。
無論、制御電圧の変化により、反転動作時の貫通電流削減効果も有るが、図8のラッチ型レベルシフト回路においては、Nチャネル形MOSトランジスタQ11または、Q12での貫通電流削減効果の方が高くなる。この実施の形態2においては、ラッチ回路を構成する一方のインバータ回路と、電圧端子Vnとの間に並列接続されるMOSトランジスタQ10、Q11が、一方のインバータ回路を介した貫通電流の抑制と、耐圧緩和を行う。また、ラッチ回路を構成する他方のインバータ回路と、電圧端子Vnとの間に並列接続されるMOSトランジスタQ9、Q12が、他方のインバータ回路を介した貫通電流の抑制と、耐圧緩和を行う。
なお、動作例は、実施の形態1と同様である。
以上の構成により、貫通電流を削減でき、各トランジスタの閾値や動作電圧等によっては、実施の形態1と比較して、プルダウントランジスタQ1、Q2のサイズをさらに小さくすることができる。
以上の構成により、貫通電流を削減でき、各トランジスタの閾値や動作電圧等によっては、実施の形態1と比較して、プルダウントランジスタQ1、Q2のサイズをさらに小さくすることができる。
<実施の形態3>
次に、図面を用いて別の実施形態について、説明する。
次に、図面を用いて別の実施形態について、説明する。
図9は、実施の形態3におけるラッチ型レベルシフト回路の構成を示す図である。
実施の形態1と比較すると、実施の形態3では、ラッチ部Q5、Q6、Q7、Q8に含まれる2つのインバータを、耐圧緩和用のNチャネル形MOSトランジスタQ3、Q4が分割している点が異なる。ラッチ部に含まれる2つのインバータの一方は、動作電圧Vpが与えられる電圧端子と、所定のノードN3との間に直列接続されたMOSトランジスタQ5、Q7、Q3を含む。Nチャネル型MOSトランジスタQ3は、電圧クランプによりラッチ部への耐圧緩和動作を実現するためのものである。ラッチ部に含まれる2つのインバータの他方は、動作電圧Vpが与えられる電圧端子と、所定のノードN3との間に直列接続されたMOSトランジスタQ6、Q8、Q4とを含む。Nチャネル形MOSトランジスタQ3、Q4は、制御電圧Vfをゲート端子に受けて動作する。実施の形態3のラッチ型レベルシフト回路では、耐圧緩和用MOSとして機能するMOSトランジスタQ3、Q4のゲート端子に所定電圧を印加することで、電圧クランプにより耐圧緩和動作を実施する。このように、実施の形態3では、主に電流電圧制御用のMOSトランジスタとして、Q3、Q4、Q9があり、MOSトランジスタQ3、Q4が、主に耐圧緩和用のMOSトランジスタとして機能する。また、MOSトランジスタQ9が、主に貫通電流防止用のトランジスタとして機能する。
実施の形態1と比較すると、実施の形態3では、ラッチ部Q5、Q6、Q7、Q8に含まれる2つのインバータを、耐圧緩和用のNチャネル形MOSトランジスタQ3、Q4が分割している点が異なる。ラッチ部に含まれる2つのインバータの一方は、動作電圧Vpが与えられる電圧端子と、所定のノードN3との間に直列接続されたMOSトランジスタQ5、Q7、Q3を含む。Nチャネル型MOSトランジスタQ3は、電圧クランプによりラッチ部への耐圧緩和動作を実現するためのものである。ラッチ部に含まれる2つのインバータの他方は、動作電圧Vpが与えられる電圧端子と、所定のノードN3との間に直列接続されたMOSトランジスタQ6、Q8、Q4とを含む。Nチャネル形MOSトランジスタQ3、Q4は、制御電圧Vfをゲート端子に受けて動作する。実施の形態3のラッチ型レベルシフト回路では、耐圧緩和用MOSとして機能するMOSトランジスタQ3、Q4のゲート端子に所定電圧を印加することで、電圧クランプにより耐圧緩和動作を実施する。このように、実施の形態3では、主に電流電圧制御用のMOSトランジスタとして、Q3、Q4、Q9があり、MOSトランジスタQ3、Q4が、主に耐圧緩和用のMOSトランジスタとして機能する。また、MOSトランジスタQ9が、主に貫通電流防止用のトランジスタとして機能する。
図10は、実施の形態3における動作例を示す図である。
制御電圧Vfに正電圧(図10の例では、制御電圧Vf=5V)を印加した場合、ラッチ部に含まれる2つのインバータのうち、ノードN1、N2には、動作電圧Vpがそのまま印加される。一方、ノードN5、N6は、制御電圧Vfによってクランプされた電圧が印加される。図10の例では、ノードN5、N6には、(5V−Vth)の電圧が印加される。図10に示す耐圧緩和動作時において、動作電圧Vpを高電圧(例えば、動作電圧Vp=11V)に上昇させる場合、ノードN5またはN6には、Nチャネル形MOSトランジスタQ3、Q4によりクランプされた電圧が印加される。図10の例では、ノートN5またはN6に、クランプされた電圧(5V−Vth)が印加される。
制御電圧Vfに正電圧(図10の例では、制御電圧Vf=5V)を印加した場合、ラッチ部に含まれる2つのインバータのうち、ノードN1、N2には、動作電圧Vpがそのまま印加される。一方、ノードN5、N6は、制御電圧Vfによってクランプされた電圧が印加される。図10の例では、ノードN5、N6には、(5V−Vth)の電圧が印加される。図10に示す耐圧緩和動作時において、動作電圧Vpを高電圧(例えば、動作電圧Vp=11V)に上昇させる場合、ノードN5またはN6には、Nチャネル形MOSトランジスタQ3、Q4によりクランプされた電圧が印加される。図10の例では、ノートN5またはN6に、クランプされた電圧(5V−Vth)が印加される。
この構成を備えることにより、Nチャネル形MOSトランジスタへの電圧の印加が緩和されるため、Nチャネル形MOSトランジスタの信頼性(TDDB(Time Dependent Dielectric Breakdown)、FN(Fowler-Nordheim)トンネリングによる酸化膜劣化など)が向上する。Pチャネル形MOSトランジスタと比較して、Nチャネル形MOSトランジスタの信頼性が低い場合に有効となる。無論、実施の形態1と同様にMOSトランジスタQ9に与えられる制御電圧Vnpを、電流電圧制御用MOSトランジスタQ9の閾値電圧(Vth)以上とし、制御電圧Vnpを5Vまで上昇させて、ノードN3の電位と他方の電圧端子に与えられる電圧Vnが実質的に等しくなるよう制御することも可能である。すなわち、MOSトランジスタQ9を介して電圧端子から耐圧緩和電圧を与えることも可能である。
<実施の形態4>
次に、図面を用いて別の実施形態について、説明する。
次に、図面を用いて別の実施形態について、説明する。
図11は、実施の形態4におけるラッチ型レベルシフト回路の構成を示す図である。
実施の形態2の構成に対し、実施の形態3で説明した耐圧緩和用のNチャネル形MOSトランジスタQ3、Q4を付加したものである。実施の形態4における、耐圧緩和のための動作例は、実施の形態3で説明した制御電圧Vfの印加によるものと同様となる。実施の形態4において、MOSトランジスタQ3、Q4、Q9、Q10、Q11、Q12が、電流電圧制御用MOSトランジスタとして機能する。これら電流電圧制御用MOSトランジスタのうち、貫通電流抑止の役割を果たすのは、MOSトランジスタQ11、Q12である。また、耐圧緩和用MOSトランジスタとして機能するのは、MOSトランジスタQ10、Q9、Q3、Q4である。MOSトランジスタQ13、Q14は、ラッチ部のラッチ反転動作の補助的役割をする。
実施の形態2の構成に対し、実施の形態3で説明した耐圧緩和用のNチャネル形MOSトランジスタQ3、Q4を付加したものである。実施の形態4における、耐圧緩和のための動作例は、実施の形態3で説明した制御電圧Vfの印加によるものと同様となる。実施の形態4において、MOSトランジスタQ3、Q4、Q9、Q10、Q11、Q12が、電流電圧制御用MOSトランジスタとして機能する。これら電流電圧制御用MOSトランジスタのうち、貫通電流抑止の役割を果たすのは、MOSトランジスタQ11、Q12である。また、耐圧緩和用MOSトランジスタとして機能するのは、MOSトランジスタQ10、Q9、Q3、Q4である。MOSトランジスタQ13、Q14は、ラッチ部のラッチ反転動作の補助的役割をする。
<ラッチ型レベルシフト回路の実装例>
このように、各実施の形態について説明してきたが、これら各実施の形態に示されるラッチ型レベルシフト回路の実装例について、説明する。
このように、各実施の形態について説明してきたが、これら各実施の形態に示されるラッチ型レベルシフト回路の実装例について、説明する。
図12は、実施の形態のラッチ型レベルシフト回路が搭載されるフラッシュモジュール内蔵マイコン1の構成を示す図である。
図12に示すように、フラッシュモジュール内蔵マイコン1は、フラッシュモジュール2と、RAM(Random Access Memory)3と、CPU(Central Processing Unit)4と、DMAC(Direct Memory Access Controller)5と、JTAG(Joint Test Action Group)6と、システムバス7と、マルチバスブリッジ8と、SPI(Serial Peripheral Interface)9と、FlexRay10と、CMT(Concurrent Multipath Transfer)11と、MotorTimer12と、ATU(Automatic Antenna Tuner)13と、USB(Universal Serial Bus)14と、CAN(Controller Area Network)15と、CRC(Cyclic Redundancy Check)16と、WDT(Watchdog Timer)17と、ADC(Analog to Digital Converter)18とを含む。例えば、フラッシュモジュール内蔵マイコン1は、車載用途に用いられるマイコンである。実施の形態のラッチ型レベルシフト回路は、フラッシュモジュール2において用いられる。
図13は、図12に示されるフラッシュモジュール2の構成を示す図である。
図13に示すように、フラッシュモジュール2は、外部の機器とデータやコマンドを送受信するための入出力回路21と、フラッシュモジュール2内の各回路を制御する制御回路22と、メモリアレイ30へアクセスするためのアドレスを保持するアドレスバッファ23と、フラッシュモジュール2内の各回路へ電圧を供給する電源回路24と、メモリアレイ30へアクセスするためのアドレスをプリデコードするプリデコーダ25と、行アドレスをデコードしてワード線を駆動するための行デコーダ・ドライバ26と、メモリアレイ30への書き込みデータを保持する書き込みラッチ27と、信号を増幅するためのセンスアンプ回路28と、列アドレスをデコードするための列デコーダ29と、メモリアレイ30と、ソース線を駆動するためのソースデコーダ・ドライバ31とを含む。
図13に示すように、フラッシュモジュール2は、外部の機器とデータやコマンドを送受信するための入出力回路21と、フラッシュモジュール2内の各回路を制御する制御回路22と、メモリアレイ30へアクセスするためのアドレスを保持するアドレスバッファ23と、フラッシュモジュール2内の各回路へ電圧を供給する電源回路24と、メモリアレイ30へアクセスするためのアドレスをプリデコードするプリデコーダ25と、行アドレスをデコードしてワード線を駆動するための行デコーダ・ドライバ26と、メモリアレイ30への書き込みデータを保持する書き込みラッチ27と、信号を増幅するためのセンスアンプ回路28と、列アドレスをデコードするための列デコーダ29と、メモリアレイ30と、ソース線を駆動するためのソースデコーダ・ドライバ31とを含む。
図14は、一般的なスタックゲート型フラッシュメモリアレイ採用のフラッシュモジュール内のワード線(WL)、ビット線(BL)、ソース線(SL)の各モードにおける動作電圧の例をそれぞれ示している。
図15はMONOS型フラッシュメモリアレイ採用のフラッシュモジュール内のメモリゲート(MG)、制御ゲート(CG)、ビット線、ソース線の各モードにおける動作電圧の例をそれぞれ示している。
図14と図15に示すように、フラッシュモジュール2内において、様々な高電圧が使用されており、これをメモリセルに適切かつ選択的に印加する必要がある。このような様々な電圧は、図13に示される電源回路24で生成される。
次に、実施の形態のラッチ型レベルシフト回路を含むフラッシュモジュール2の動作について、説明する。
図16は、フラッシュモジュールの書き換え動作時の波形を、行デコーダに適応されたラッチ型レベルシフト回路の動作を中心に示した図である。図中、信号WE#によって取り込まれたアドレス信号がデコードされ、時点aで、MGデコーダのXアドレスとして入力される(INx)。これを受けてレベルシフタにて反転動作が発生し、選択されたL/S(レベルシフト回路)にて反転動作が起こる。時点bのタイミングでは耐圧緩和電圧Vnpを5Vとする。時点cのタイミングではVn=1.1Vとする。時点dのタイミングではVp=11Vへの遷移を行い、この動作によりメモリセルのWLに電圧8Vを印加する。パルス印加後には、時点e,f,g,hの各タイミングで、それぞれ時点d,c,b,aと逆の動作を行うことによりシャットダウン動作を実現する。この一連の制御を行うことにより、L/S構成トランジスタの耐圧を考慮しつつ、図14、15に示したような電圧をメモリセルに印加することが可能となる。
尚、ラッチ型レベルシフト回路への入力信号INおよび各種動作電圧VpVnVnpVe等の制御タイミングは、主に、Xアドレス(INx)の変化を基準として適宜遅延させて制御される。特に、ここのラッチ型レベルシフト回路に入力されるINは、WLが活性化する時点aは(INx)からすぐ、WLが活性化を終了する時点fでは(INx)変化から一定時間後(e,f,g実施後)に変化するようにレベルシフタ回路に入力される。
図17は、フラッシュモジュールの消去動作時の波形を、ラッチ型レベルシフト回路の動作を中心に示した図である。図中、信号WE#によって取り込まれたアドレス信号がデコードされ、時点aで、MGデコーダのXアドレスとして入力される(INx)。これを受けてレベルシフタにて反転動作が発生し、選択されたL/Sにて反転動作が起こる。時点bのタイミングではVp電圧を耐圧緩和のため1.1Vとする。時点cのタイミングでは時点aで入力したアドレスをラッチ動作にて確定させるため、Ve=−3.3Vに遷移させる。時点dのタイミングではVn=−8Vへの遷移を行い、この動作によりメモリセルのWLに負電圧−8Vを印加する。パルス印加後には、時点e,f,g,hの各タイミングで、それぞれ時点d,c,b,aと逆の動作を行うことによりシャットダウン動作を実現する。この一連の制御を行うことにより、L/S構成トランジスタの耐圧を考慮しつつ、図14、15に示したような電圧をメモリセルに印加することが可能となる。
図16および図17において、「L/S関連信号」で示す部分に、ラッチ型レベルシフト回路の動作例(動作電圧Vp、動作電圧Ve、動作電圧Vn、制御電圧Vnp、ノードN2)を示している。「WL」は、ワード線の動作例を示す。
図18は、フラッシュモジュール2のうち、メモリアレイ30周辺の回路を示す図である。なお、図18では、ラッチ型レベルシフト回路が含まれる部分を示すため、「制御レベルシフタ」の文字列を、各ブロックに付加している。また、図18では、図13のソースデコーダ・ドライバ31を、ソース線ドライバ31A、ソース線デコーダ31Bとして示している。なお、図18において、ディストリビュータ32は、ソース線ドライバ31A、ソース線デコーダ31Bへの出力電圧を制御する。機能的には、ディストリビュータ32は、図13に示される電源回路24の一部とも言える。
図19は、図13のプリデコーダ25と行デコーダ・ドライバ26周辺の構成例を示す図である。
図19の例では、プリデコーダ25、行デコーダ・ドライバ26を示している。行デコーダ・ドライバ26は、レベルシフト回路41を複数含むL/S帯56、ワードドライバ52を複数含むワードドライバ帯51からなる。また、L/S帯56およびワードドライバ帯51を、レベルシフト回路・ワードドライバ帯40として示す。また、図19の例では、面積の大きなレベルシフト回路の数を削減するため、ワード線を駆動するためのゲート制御を一括で実行している。メモリアレイ30を、複数のブロック(ブロック30A、30B、・・)に分割し、各ブロックの複数のワードドライバ52について、共通のレベルシフト回路41を配置している。このように、アドレスのデコード方法とワード線駆動回路の関係により、レベルシフト回路41の数が決まる。
尚、図16において説明動作波形図は、図19のワード線ドライバに注目すると、WLドライバの出力であるWL、WLドライバであるインバータの入力であるWLドライバgete・WLドライバのPch側動作電圧であるN2等々と対応づけられる。
図20は、実施の形態3または4のレベルシフト回路を用いたソース線デコーダの構成例を示す図である。
ソース線デコーダ31Bは、レベルシフト回路42と、ソース線選択MOSゲートドライバ帯43を含む。実施の形態3または4のレベルシフト回路では、耐圧緩和を行うため、出力の電圧はHIGH(OUT信号)と、Low(LOUT信号)の2種類がある。ソース線選択MOSゲートドライバ帯43のドライバ部分のNMOSを保護するため、ドライバ部にも、制御電圧Vfによる耐圧緩和用のNMOSを使用する。
メモリアレイ30の各ブロック(ブロック30A、30b、・・)と、ソース線選択MOSゲートドライバ53のそれぞれ(ソース線選択MOSゲートドライバ53A、ソース線選択MOSゲートドライバ53B、・・)とが対応しており、ソース線選択MOSゲートドライバ53の出力により、ソース線選択MOS54(ソース線選択MOS54A、ソース線選択MOS54B、・・)がオンオフされる。アドレス信号D1〜Dnが、メモリアレイ30のアクセス先のアドレスを示し、これらアドレス信号D1〜Dnレベルシフト回路42の入力信号INへ入力される。
図21は、実施の形態1のレベルシフト回路を用いて構成した行デコーダ・ドライバ26の変形例を示す図である。この例では、図19の場合に比べ、ワードドライバ52とレベルシフト回路とが1対1に対応して設けられている。
このような構成により、メモリセルに高電圧、負電圧を選択的に印加することが可能となる。動作電圧Vp、動作電圧Vn、Ve、制御電圧Vnp等をデコーダ内で共有することができるため、高電圧のデコードをする必要がない。
図22は、実施の形態1のレベルシフト回路を用いて構成したディストリビュータ32の例を示す図である。
このように構成することで、レイアウト面積の小さいディストリビュータを形成することができる。
<関連技術とのレイアウト面積の比較>
以下、関連技術におけるラッチ型レベルシフト回路と、各実施の形態のラッチ型レベルシフト回路とのレイアウトの例を示すことにより、レイアウト面積を比較する。
以下、関連技術におけるラッチ型レベルシフト回路と、各実施の形態のラッチ型レベルシフト回路とのレイアウトの例を示すことにより、レイアウト面積を比較する。
図23は、実施の形態1に示すラッチ型レベルシフト回路のレイアウト例41である。図23において、「Q1」等は、図5に示すMOSトランジスタとそれぞれ対応する。
図24は、関連技術に示すラッチ型レベルシフト回路のレイアウト例55である。図1に示すラッチ型レベルシフト回路と対応している。
図23と図24とを比較すると、例えば、プルダウントランジスタ(Q1、Q2)が、実施の形態1に示すラッチ型レベルシフト回路において小さいレイアウト面積で実現できることが示されている。
図25は、実施の形態に示すラッチ型レベルシフト回路を用いた行デコード回路のレイアウト例を示す。図25では、各MOSトランジスタの配線例も示している。なお、図25では、図19に示すレベルシフト回路・ワードドライバ帯40のレイアウト例を示す。L/S帯56には、レベルシフト回路41が複数含まれる。また、ワードドライバ帯51には、ワードドライバ52が複数含まれる。
このように、図25において、関連技術を用いた場合と比べ、メモリアレイのアレイピッチを同一とした場合、行デコーダ周辺だけでもレイアウト面積が縦方向に40%程度、削減できる。したがって、フラッシュモジュールで多数使用されるレベルシフト回路に対し本実施形態を適用した場合、関連技術と比べてレイアウト面積を大きく削減できる。また、チップ全体においても、フラッシュモジュールは、チップ全体の面積に占める割合が比較的大きいため、レベルシフト回路の小型化は、チップ全体の面積の削減にも大きく寄与することとなる。
なお、上記図面では、特に、レベルシフト回路の部分を中心に示している。
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。また、各実施の形態では、電流の削減を、動作電圧Vnと、ラッチ回路の所定ノードとの間に設けたNチャネル形MOSトランジスタ(実施の形態1のQ9等)で実施したが、NMOSトランジスタに限らず、各MOSトランジスタのタイプを、Pチャネル形のものはNチャネル形へ、Nチャネル形のものはPチャネル形へ変更してもよい。また、動作電圧Vnと動作電圧Vpとを入れ替えた構成としてもよい。
このように各実施形態について説明してきたが、これら実施形態を組み合わせてもよいことはいうまでもない。また、各実施の形態では、電流の削減を、動作電圧Vnと、ラッチ回路の所定ノードとの間に設けたNチャネル形MOSトランジスタ(実施の形態1のQ9等)で実施したが、NMOSトランジスタに限らず、各MOSトランジスタのタイプを、Pチャネル形のものはNチャネル形へ、Nチャネル形のものはPチャネル形へ変更してもよい。また、動作電圧Vnと動作電圧Vpとを入れ替えた構成としてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 フラッシュモジュール内蔵マイコン、2 フラッシュモジュール、3 RAM、4 CPU、5 DMAC、6 JTAG、7 システムバス、8 マルチバスブリッジ、9 SPI、10 FlexRay、11 CMT、12 MotorTimer、13 ATU、14 USB、15 CAN、16 CRC、17 WDT、18 ADC、21 入出力回路、22 制御回路、23 アドレスバッファ、24 電源回路、25 プリデコーダ、26 行デコーダ・ドライバ、27 書き込みラッチ、28 センスアンプ回路、29 列デコーダ、30 メモリアレイ、31 ソースデコーダ・ドライバ、31A ソース線ドライバ、31B ソース線デコーダ、32 ディストリビュータ、40 レベルシフト回路・ワードドライバ帯、41 レベルシフト回路、42 レベルシフト回路、43 ソース線選択MOSゲートドライバ、51 ワードドライバ帯、52 ワードドライバ、53 ソース線選択MOSゲートドライバ、54 ソース線選択MOS、55 レベルシフト回路、56 L/S帯。
Claims (5)
- 第1の電圧が印加される第1の電圧端子と、
第2の電圧が印加される第2の電圧端子と、
前記第2の電圧端子と第1のノードとの間に接続される第1のインバータ回路、および、前記第2の電圧端子と第2のノードとの間に接続される第2のインバータ回路を含み、前記第1および第2のインバータ回路の入力端子と出力端子とが互いに交差接続されるラッチ回路と、
前記第1の電圧端子と前記第1のインバータ回路の入力端子との間に接続され、入力信号をゲート端子に受けて、前記入力信号に応じて前記ラッチ回路を駆動するための第1の入力用MOSトランジスタと、
前記第1の電圧端子と前記第2のインバータ回路の入力端子との間に接続され、前記入力信号の反転信号をゲート端子に受けて、前記入力信号に応じて前記ラッチ回路を駆動するための第2の入力用MOSトランジスタと、
前記第1のノードと前記第1の電圧端子との間、および、前記第2のノードと前記第1の電圧端子との間に接続され、前記ラッチ回路の反転動作に応じて駆動が制御されることで前記ラッチ回路内の貫通電流を抑止する1以上の電流電圧制御用MOSトランジスタとを備え、
前記第1のノードと前記第2のノードとは共通に接続され、
前記電流電圧制御用MOSトランジスタは、前記第1および第2のインバータ回路に対し共通に設けられ、
前記ラッチ回路において、前記第1のインバータ回路を構成する第1のPMOSトランジスタと第1のNMOSトランジスタとの間に、第1の耐圧緩和用NMOSトランジスタが接続され、
前記第2のインバータ回路を構成する第2のPMOSトランジスタと第2のNMOSトランジスタとの間に、第2の耐圧緩和用NMOSトランジスタが接続され、
前記第1および第2の耐圧緩和用NMOSのゲートに第1制御電圧が印加されることで、クランプされた電圧が、前記ラッチ回路に耐圧緩和用電圧として入力され、
第1モードにおいて、前記第1制御電圧は、前記電流電圧制御用MOSトランジスタのゲートに印加される第2制御電圧よりも高く、第2モードにおいて、前記第1制御電圧は、前記電流電圧制御用MOSトランジスタのゲートに印加される前記第2制御電圧よりも低い、レベルシフト回路。 - 前記レベルシフト回路は、
前記ラッチ回路のラッチ反転動作時に閾値以下の前記第2制御電圧を入力し、前記ラッチ回路の保存期間に閾値以上となる前記第2制御電圧を入力する、
請求項1記載のレベルシフト回路。 - 前記レベルシフト回路は、
前記ラッチ回路の保存期間に、
前記第1の電圧端子へ供給する電圧を所定の電圧レベルとすることで、前記電流電圧制御用MOSトランジスタから耐圧緩和電圧を前記ラッチ回路へ印加する、
請求項1記載のレベルシフト回路。 - 前記第1モードはメモリセルに対するデータ書き込みモードであり、前記第2モードは前記メモリセルに対するデータ消去モードである、請求項1に記載のレベルシフト回路。
- 前記第2モードにおいて、前記第1制御電圧は負電圧である、請求項1に記載のレベルシフト回路。
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JP6817081B2 (ja) * | 2017-01-17 | 2021-01-20 | エイブリック株式会社 | レベルシフト回路 |
JP2018129727A (ja) * | 2017-02-09 | 2018-08-16 | エイブリック株式会社 | レベルシフタ |
US10766834B2 (en) * | 2017-03-06 | 2020-09-08 | Exxonmobil Chemical Patents Inc. | Transalkylation processes and catalyst compositions used therein |
US10128846B2 (en) | 2017-04-03 | 2018-11-13 | Qualcomm Incorporated | Apparatus and method for data level shifting with boost assisted inputs for high speed and low voltage applications |
US11005461B2 (en) * | 2018-06-08 | 2021-05-11 | Arm Limited | Level shift latch circuitry |
CN109245535A (zh) * | 2018-11-20 | 2019-01-18 | 广州市力驰微电子科技有限公司 | 适用于电源管理的电平转换模块 |
KR20210101566A (ko) | 2020-02-10 | 2021-08-19 | 삼성전자주식회사 | 레벨 쉬프터 회로 및 이를 포함하는 전자 장치 |
CN112311207A (zh) * | 2020-11-17 | 2021-02-02 | 北京集创北方科技股份有限公司 | 电压转换装置、电源芯片及电子设备 |
CN113422602B (zh) * | 2021-08-24 | 2021-11-05 | 深圳英集芯科技股份有限公司 | 电平移位电路及电子设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202650A (ja) * | 1993-12-28 | 1995-08-04 | Oki Electric Ind Co Ltd | レベルシフタ回路 |
JPH0851351A (ja) * | 1994-08-09 | 1996-02-20 | Toshiba Corp | レベル変換回路 |
JP2000187994A (ja) * | 1998-04-28 | 2000-07-04 | Sharp Corp | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
JP2004112666A (ja) * | 2002-09-20 | 2004-04-08 | Toshiba Corp | 半導体集積回路 |
JP2009253529A (ja) * | 2008-04-03 | 2009-10-29 | Sharp Corp | ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01177711A (ja) * | 1988-01-08 | 1989-07-14 | Nec Corp | ラッチ回路 |
JPH01271996A (ja) * | 1988-04-22 | 1989-10-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
US5459258A (en) * | 1994-03-01 | 1995-10-17 | Massachusetts Institute Of Technology | Polysaccharide based biodegradable thermoplastic materials |
JP2830800B2 (ja) * | 1995-09-29 | 1998-12-02 | 日本電気株式会社 | 電流差動増幅回路 |
US6580411B1 (en) * | 1998-04-28 | 2003-06-17 | Sharp Kabushiki Kaisha | Latch circuit, shift register circuit and image display device operated with a low consumption of power |
CA2273665A1 (en) * | 1999-06-07 | 2000-12-07 | Mosaid Technologies Incorporated | Differential sensing amplifier for content addressable memory |
JP3717781B2 (ja) * | 2000-10-30 | 2005-11-16 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路 |
JP4327411B2 (ja) * | 2001-08-31 | 2009-09-09 | 株式会社ルネサステクノロジ | 半導体装置 |
KR100482996B1 (ko) * | 2002-08-30 | 2005-04-15 | 주식회사 하이닉스반도체 | 비휘발성 강유전체 메모리 장치 |
JP3865238B2 (ja) | 2002-10-29 | 2007-01-10 | 株式会社ルネサステクノロジ | 不揮発性半導体メモリ |
US7339822B2 (en) * | 2002-12-06 | 2008-03-04 | Sandisk Corporation | Current-limited latch |
JP2004343396A (ja) | 2003-05-15 | 2004-12-02 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
CN100417021C (zh) * | 2004-03-30 | 2008-09-03 | 友达光电股份有限公司 | 电压电平转换装置及连续脉冲发生器 |
KR100610490B1 (ko) * | 2005-06-17 | 2006-08-08 | 매그나칩 반도체 유한회사 | Eeprom 셀 및 eeprom 블록 |
CN100553144C (zh) * | 2005-07-22 | 2009-10-21 | 友达光电股份有限公司 | 移位缓存器驱动电路及其电平移位器 |
JP4099184B2 (ja) * | 2005-08-25 | 2008-06-11 | 富士通株式会社 | レベルシフト回路及び半導体装置 |
JP4800781B2 (ja) * | 2006-01-31 | 2011-10-26 | セイコーインスツル株式会社 | 電圧レベルシフト回路、および半導体集積回路 |
US7593259B2 (en) * | 2006-09-13 | 2009-09-22 | Mosaid Technologies Incorporated | Flash multi-level threshold distribution scheme |
US7606097B2 (en) * | 2006-12-27 | 2009-10-20 | Micron Technology, Inc. | Array sense amplifiers, memory devices and systems including same, and methods of operation |
TWI350055B (en) * | 2007-03-31 | 2011-10-01 | Sandisk 3D Llc | Level shifter circuit,method for level shifting and product manufacturing method for incorporating a level shifter circuit |
JP5090083B2 (ja) * | 2007-06-29 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN101388253B (zh) * | 2007-09-14 | 2011-07-27 | 群康科技(深圳)有限公司 | 移位寄存器及液晶显示器 |
JP4412507B2 (ja) * | 2007-10-03 | 2010-02-10 | Necエレクトロニクス株式会社 | 半導体回路 |
JP5142906B2 (ja) * | 2008-09-18 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置 |
US8081521B2 (en) * | 2009-02-13 | 2011-12-20 | Mosys, Inc. | Two bits per cell non-volatile memory architecture |
TWI413892B (zh) * | 2009-08-18 | 2013-11-01 | Ememory Technology Inc | 負電壓位準移位器 |
US8421516B2 (en) * | 2009-10-23 | 2013-04-16 | Arm Limited | Apparatus and method providing an interface between a first voltage domain and a second voltage domain |
US10242720B2 (en) * | 2010-03-25 | 2019-03-26 | Qualcomm Incorporated | Dual sensing current latched sense amplifier |
US20130076424A1 (en) * | 2011-09-23 | 2013-03-28 | Qualcomm Incorporated | System and method for reducing cross coupling effects |
US8897088B2 (en) * | 2013-01-30 | 2014-11-25 | Texas Instrument Incorporated | Nonvolatile logic array with built-in test result signal |
-
2012
- 2012-08-01 EP EP12882294.7A patent/EP2882104B1/en active Active
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- 2012-08-01 JP JP2014527894A patent/JP5853104B2/ja active Active
-
2013
- 2013-07-30 TW TW102127297A patent/TWI581570B/zh active
-
2015
- 2015-12-16 US US14/971,545 patent/US20160099715A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202650A (ja) * | 1993-12-28 | 1995-08-04 | Oki Electric Ind Co Ltd | レベルシフタ回路 |
JPH0851351A (ja) * | 1994-08-09 | 1996-02-20 | Toshiba Corp | レベル変換回路 |
JP2000187994A (ja) * | 1998-04-28 | 2000-07-04 | Sharp Corp | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
JP2004112666A (ja) * | 2002-09-20 | 2004-04-08 | Toshiba Corp | 半導体集積回路 |
JP2009253529A (ja) * | 2008-04-03 | 2009-10-29 | Sharp Corp | ラッチ機能付きレベルシフタ回路、表示素子駆動回路および液晶表示装置 |
Also Published As
Publication number | Publication date |
---|---|
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