CN109920458B - 地址解码器及包括其的半导体存储器件 - Google Patents

Abstract

本申请公开了一种地址解码器及包括其的半导体存储器件，这涉及用于被配置为对列地址进行解码的解码电路的技术。地址解码器包括预解码器和列解码器。预解码器通过对列地址进行解码来将多个预解码信号划分为至少一个列地址组，输出针对每个组的预解码信号，并且输出为来自多个预解码信号之中的第一预解码信号组的反相信号的第二预解码信号组。列解码器通过以由第一预解码信号组和第二预解码信号组来控制金属氧化物半导体(MOS)晶体管的操作的方式对多个预解码信号进行解码来输出列选择信号。

Description

地址解码器及包括其的半导体存储器件

相关申请的交叉引用

本申请要求于2017年12月12日提交的申请号为10-2017-0170706的韩国专利申请的优先权，其公开内容通过引用整体并入本文。

技术领域

本公开的实施例的总体而言可以涉及一种地址解码器及包括其的半导体存储器件。具体地，这些实施例涉及一种用于被配置为对列地址进行解码的解码电路的技术。

背景技术

通常，半导体存储器件可以使用从外部接收到的地址来选择字线和位线，并且可以访问耦接在选中的字线和选中的位线之间的存储单元，以执行数据的读取操作或写入操作。

半导体存储器件可以包括存储阵列、行解码器、列解码器、感测放大器(sense-amp)和多个输入/输出(I/O)线对。存储阵列可以包括多个存储单元，并且多个字线和多个位线对耦接到存储单元。

行解码器对从外部接收到的行地址进行解码以选择一些字线。列解码器对从外部接收到的列地址进行解码以选择一些列选择线。

具体地，在被配置为使用低电源电压的半导体存储器件的行解码器和列解码器中的每个解码器中包含的每个金属氧化物半导体(MOS)晶体管具有非常小的栅极宽度，使得在行解码器和列解码器的待机模式下，即使在每个MOS晶体管的源极与漏极之间存在小电压差，也会发生泄漏电流。

在这种情况下，当在MOS晶体管中产生的泄漏电流的量非常小时，半导体存储器件的功耗在行解码器的数量和列解码器的数量很小时不会受到很大影响。然而，随着半导体存储器件的集成度普遍提高，行解码器的数量和列解码器的数量与半导体存储器件的集成度的提高成比例地增加。具体地，当行解码器的数量和列解码器的数量增加时，泄漏电流的量也增加，使得半导体存储器件的总功耗增加。

近来，使用半导体存储器件的系统变得越来越小并且具有更低的功耗。因此，高功耗半导体存储器件不会用于小尺寸系统或便携式尺寸的系统，从而其商业可行性大大降低。特别是，在功耗为产品竞争力的重要因素的产品(诸如便携式电子设备)中，泄漏电流与产品的竞争力直接相关。

发明内容

本公开的各种实施例针对一种实质消除了由于现有技术的限制和缺点而导致的一个或更多个问题的地址解码器以及包括该地址解码器的半导体存储器件。

本公开的该实施例涉及一种用于通过使在解码电路中包括的金属氧化物半导体(MOS)晶体管的栅极输入隔离来减小栅极泄漏电流的技术。

根据本公开的一个实施例，一种地址解码器包括：预解码器，其被配置为通过对列地址进行解码来将多个预解码信号划分为至少一个列地址组，输出针对每个组的所述预解码信号，并且输出第二预解码信号组，所述第二预解码信号组为来自所述多个预解码信号之中的第一预解码信号组的反相信号；以及列解码器，其被配置为通过以由所述第一预解码信号组和所述第二预解码信号组来控制金属氧化物半导体(MOS)晶体管的操作的方式对所述多个预解码信号进行解码来输出列选择信号组。

根据本公开的另一个实施例，一种半导体存储器件包括：地址解码器，其被配置为通过对列地址进行解码来输出列选择信号，并且允许各个金属氧化物半导体(MOS)晶体管的操作不仅由第一预解码信号组而且由第二预解码信号组来以不同的电压电平控制，所述第二预解码信号组为来自通过对所述列地址进行解码而获得的多个预解码信号之中的所述第一预解码信号组的反相信号；以及单元阵列，其被配置为访问由所述列选择信号选中的单元数据。

根据本公开的另一个实施例，一种地址解码器包括：预解码器，其适用于产生彼此相反的第一预解码信号和第二预解码信号；驱动器，其适用于上拉驱动和下拉驱动所述第一预解码信号；输出驱动器，其适用于上拉驱动和下拉驱动所述驱动器的输出以产生列选择信号，其中所述输出驱动器通过使用所述第二预解码信号来下拉驱动所述驱动器的输出。

应理解，本公开的以上一般描述和以下详细描述都是示例性和解释性的，并且旨在提供对本公开要求保护的内容的进一步解释。

附图说明

当结合附图考虑时，通过参考以下详细描述，本公开的上述特征和其他特征以及优点将变得显而易见，其中：

图1是示出根据本公开的一个实施例的半导体存储器件的示例的框图。

图2是示出图1中所示的预解码器的示例的框图。

图3是示出图2中所示的列解码器的示例的详细电路图。

具体实施方式

下面将参考附图更详细地描述本发明的各种实施例。然而，我们注意到，本发明可以以不同的形式和变化来实施，并且不应该被解释为限于本文中所阐述的实施例。相反，提供所描述的实施例使得本公开将是充分的和完整的，并且将本发明完全传达给本发明所属领域的技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。

将理解的是，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。

将进一步理解的是，当一个元件被称为“连接到”或“耦接到”另一元件时，它可以直接在另一元件上、连接到或耦接到另一元件，或者可以存在一个或更多个中间元件。另外，还将理解的是，当一个元件被称为在两个元件“之间”时，它可以是该两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。

本文中所使用的术语仅用于描述特定实施例的目的，而非意在限制本发明。

将进一步理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”指定所述元件的存在并且不排除存在或添加一个或更多个其他元件。如本文所使用的，术语“和/或”包括一个或更多个相关所列项目的任何组合和所有组合。

在下文中，将参考附图来详细描述本发明的各种实施例。

图1是示出根据本公开的一个实施例的半导体存储器件的示例的框图。

参考图1，半导体存储器件可以包括地址解码器DEC和单元阵列300。地址解码器DEC可以包括预解码器100和列解码器200。

为了访问特定的存储单元，地址解码器DEC可以通过对从外部部件接收到的列地址AYT<3:9>进行解码来产生列选择信号CYI。

预解码器100可以通过对列地址AYT<3:9>进行解码来输出预解码信号LAY345<0:7>、LAYB345<0:7>、LAY67<0:3>和LAY89<0:3>。预解码器100可以将输入列地址AYT<3:9>划分为一个或更多个列地址组，并且可以对各个列地址组进行解码。即，预解码器100可以将列地址AYT<3:9>划分为多个列地址组AYT<3:5>、AYT<6:7>和AYT<8:9>，并且可以对各个列地址组AYT<3:5>、AYT<6:7>和AYT<8:9>进行解码。

预解码器100可以输出与各个列地址组相对应的预解码信号LAY345<0:7>、LAYB345<0:7>、LAY67<0:3>和LAY89<0:3>。在这种情况下，预解码信号LAY345<0:7>和LAYB345<0:7>可以用于驱动列解码器200的各个MOS晶体管。预解码信号LAY67<0:3>和LAY89<0:3>可以是用于选择性地激活列解码器200的操作的使能信号。

列解码器200可以对预解码信号LAY345<0:7>、LAYB345<0:7>、LAY67<0:3>和LAY89<0:3>进行解码，并且因此可以输出列选择信号CYI<0:7>。列解码器200可以将预解码信号LAY345<0:7>、LAYB345<0:7>、LAY67<0:3>和LAY89<0:3>划分为一个或更多个组，可以对各个预解码信号LAY345<0:7>、LAYB345<0:7>和LAY67<0:3>、LAY89<0:3>进行解码，并且可以输出多个列选择信号CYI<0:7>。

当列选择信号CYI<0:7>在写入操作期间被激活时，加载在输入/输出(I/O)线上的数据可以被传输到位线。当数据被施加到位线时，感测放大器(未示出)可以放大加载在位线上的数据，并且可以将已放大的数据输出到单元阵列300。单元阵列300可以访问由从列解码器200接收到的列选择信号CYI<0:7>选中的单元数据。

根据本公开的一个实施例，尽管列地址AYT<3:9>由7个比特位组成，但是预解码信号LAY345<0:7>由8个比特位组成，预解码信号LAY67<0:3>和预解码信号LAY89<0:3>中的每个由4个比特位组成，并且列选择信号CYI<0:7>由8个比特位组成，这仅仅是为了便于描述和更好地理解本公开，并且每个地址的比特位的数量和每个信号的比特位的数量不限于此。即，在不脱离本公开的范围或精神的情况下，每个地址的比特位的数量和每个信号的比特位的数量可以改变。

图2是示出图1中所示的预解码器100的示例的框图。

参考图2，预解码器100可以包括与各个列地址组相对应的多个解码器110、120和130，使得预解码器100可以对被划分为多个列地址组的多个列地址AYT<3:9>进行解码。在这种情况下，解码器110、120和130中的每一个可以使用电源电压VDD2(示于图3中)作为源电压来被驱动。

在这种情况下，第一解码器110可以对列地址组AYT<3:5>进行解码，并且因此可以输出预解码信号组LAY345<0:7>和预解码信号组LAYB345<0:7>。第一解码器110可以通过使预解码信号组LAY345<0:7>反相来产生预解码信号组LAYB345<0:7>。

根据本公开的该实施例，为了使施加到列解码器200的金属氧化物半导体(MOS)晶体管的每个栅极端子的信号隔离，可以产生为预解码信号组LAY345<0:7>的反相信号的预解码信号组LAYB345<0:7>。

第二解码器120可以对列地址组AYT<6:7>进行解码，并且因此可以输出预解码信号组LAY67<0:3>。第三解码器130可以对列地址组AYT<8:9>进行解码，并且因此可以输出预解码信号组LAY89<0:3>。

图3是示出图2中所示的列解码器200的示例的详细电路图。

参考图3，列解码器200可以包括多个列选择信号发生电路210和220以及使能控制器230。

各个列选择信号发生电路210和220可以对预解码信号组LAY345<0:7>和LAYB345<0:7>进行解码，并且因此可以输出列选择信号CYI<0:7>。使能控制器230可以响应于预解码信号组LAY67<0:3>或LAY89<0:3>来选择性地控制每个列选择信号发生电路210或220的使能状态。

由于列选择信号发生电路210和220除了具有不同的输入信号和不同的输出信号这个事实之外，它们可以在结构上彼此实质相同，因此为了便于描述和说明性的目的，本公开的实施例仅示例性地公开了第一列选择信号发生电路210和最后的列选择信号发生电路220。

列选择信号发生电路210可以驱动第一预解码信号LAY345<0>和LAYB345<0>，并且因此可以输出第一列选择信号CYI<0>。列选择信号发生电路220可以驱动最后的预解码信号LAY345<7>和LAYB345<7>，并且因此可以输出最后的列选择信号CYI<7>。列选择信号发生电路210可以包括驱动器211和输出驱动器212。

驱动器211可以将预解码信号LAY345<0>驱动到内部电压VPERI的电平，并且因此可以输出所得到的预解码信号LAY345<0>。在这种情况下，内部电压VPERI可以表示外围电路电压(在下文中，称为“外围电压(peri-voltage)”)，并且可以从半导体器件的内部来产生。内部电压VPERI可以被设置为比电源电压VDD2高预定电平的电压。

尽管本公开的该实施例已经示例性地公开了驱动器211的内部电压VPERI被设置为外围电压电平，但是本公开的范围或精神不限于此。即，内部电压也可以被设置为核心电压VCORE、内部电源电压VDDI等。

驱动器211可以包括作为上拉驱动元件的PMOS晶体管P1和作为下拉驱动元件的NMOS晶体管N1，所述PMOS晶体管P1和NMOS晶体管N1串联耦接在内部电压VPERI的输入端子与使能控制器230的输出端子之间。PMOS晶体管P1和NMOS晶体管N1可以通过公共栅极端子来接收预解码信号LAY345<0>。PMOS晶体管P1和NMOS晶体管N1可以通过公共漏极端子耦接到输出驱动器212。

PMOS晶体管P1可以通过块体端子来接收位线均衡电压VBLEQ，并且NMOS晶体管N1可以接收接地电压VSS。位线均衡电压VBLEQ可以表示用于均衡位线的电压电平，并且位线均衡电压VBLEQ的电平可以比电源电压VDD的电平高。

输出驱动器212可以包括作为上拉驱动元件的PMOS晶体管P2和作为下拉驱动元件的NMOS晶体管N2，所述PMOS晶体管P2和NMOS晶体管N2串联耦接在电源电压VDD2的输入端子与接地电压VSS的输入端子之间。

PMOS晶体管P2可以通过其栅极端子来接收驱动器211的输出信号。NMOS晶体管N2可以通过其栅极端子来接收预解码信号LAYB345<0>。

PMOS晶体管P2和NMOS晶体管N2可以通过公共漏极端子来输出列选择信号CYI<0>。PMOS晶体管P2可以通过块体端子来接收位线均衡电压VBLEQ，并且NMOS晶体管N2可以接收接地电压VSS。

列选择信号发生电路220可以包括驱动器221和输出驱动器222。

驱动器221可以将预解码信号LAY345<7>驱动到内部电压VPERI的电平，并且可以因此输出所得到的预解码信号LAY345<7>。

驱动器221可以包括作为上拉驱动元件的PMOS晶体管P3和作为下拉驱动元件的NMOS晶体管N3，所述PMOS晶体管P3和NMOS晶体管N3串联耦接在内部电压VPERI的输入端子与使能控制器230的输出端子之间。

PMOS晶体管P3和NMOS晶体管N3可以通过公共栅极端子来接收预解码信号LAY345<7>。PMOS晶体管P3和NMOS晶体管N3可以通过公共漏极端子而耦接到输出驱动器222。PMOS晶体管P3可以通过块体端子来接收位线均衡电压VBLEQ，并且NMOS晶体管N3可以接收接地电压VSS。

输出驱动器222可以包括作为上拉驱动元件的PMOS晶体管P4和作为下拉驱动元件的NMOS晶体管N4，所述PMOS晶体管P4和NMOS晶体管N4串联耦接在电源电压VDD2输入端子与接地电压VSS输入端子之间。在这种情况下，PMOS晶体管P4可以通过其栅极端子来接收驱动器221的输出信号。NMOS晶体管N4可以通过其栅极端子来接收预解码信号LAYB345<7>。

PMOS晶体管P4和NMOS晶体管N4可以通过公共漏极端子来输出列选择信号CYI<7>。PMOS晶体管P4可以通过块体端子来接收位线均衡电压VBLEQ，并且NMOS晶体管N4可以接收接地电压VSS。

使能控制器230可以在预解码信号LAY67<0:3>与预解码信号LAY89<0:3>之间执行逻辑运算，并且可以将逻辑运算结果输出到驱动器211和221中的每一个。使能控制器230可以包括NAND(与非)门ND1，其被配置为在预解码信号LAY67<J>与预解码信号LAY89<K>之间执行NAND运算。在这种情况下，由于作为输入到使能控制器230的输入信号的预解码信号LAY67<0:3>和LAY89<0:3>的组合可以被改变，所以预解码信号LAY67<0:3>在下文中将由“J”来表示，并且预解码信号LAY89<0:3>在下文中将由“K”来表示，如图3所示。

当预解码信号LAY67<J>和预解码信号LAY89<K>被激活为高电平时，使能控制器230可以将低电平电压输出到驱动器211的NMOS晶体管N1的源极端子和驱动器221的NMOS晶体管N3的源极端子。

在下文中将描述包括上述组成元件的列解码器200的操作。

由于列解码器200的第一列选择信号发生电路210和最后的列选择信号发生电路220除了具有不同的输入信号和不同的输出信号这个事实之外，它们在结构和操作上彼此实质相同，因此为了便于描述和更好地理解本公开，在下文中将仅描述列选择信号发生电路210的操作。

当单元阵列300的读取操作或写入操作被执行时，预解码信号LAY345<0>处于高电平。当高电平预解码信号LAY345<0>被施加到列解码器200时，PMOS晶体管P1可以被关断并且NMOS晶体管N1可以被导通。当NMOS晶体管N1被导通时，驱动器211可以输出低电平输出信号。

在这种情况下，预解码信号LAYB345<0>处于低电平，使得NMOS晶体管N2可以被关断。当驱动器211输出低电平输出信号时，PMOS晶体管P2被导通，使得列选择信号CYI<0>以高电平被输出。

同时，当单元阵列300不执行半导体存储器件的读取操作或写入操作时，预解码信号LAY345<0>处于低电平。

当低电平预解码信号LAY345<0>被施加到驱动器211时，PMOS晶体管P2可以被导通并且NMOS晶体管N1可以被关断。当PMOS晶体管P1被导通时，驱动器211可以输出高电平输出信号。

当驱动器211的输出信号处于高电平时，PMOS晶体管P2可以被关断。由于预解码信号LAYB345<0>为预解码信号LAY345<0>的反相信号，所以当预解码信号LAYB345<0>处于高电平时，NMOS晶体管N2被导通。结果，列选择信号CYI<0>以低电平被输出。

当列选择信号CYI<0>以低电平被输出时，泄漏电流可以通过NMOS晶体管N2而发生在接地端子中。此外，根据存储器件的容量可以存在成千上万的输出驱动器212，使得在MOS晶体管被关断时产生的泄漏电流会占存储器件的总工作电流的很大比例。

具体地，负栅极偏压(NGB)可以用来减小PMOS晶体管P2的关断泄漏电流。当使用负栅极偏压(NGB)时，施加到PMOS晶体管P2的栅极端子的电压电平比PMOS晶体管P2的源极端子的电压电平高，导致关断泄漏电流的减小。

然而，当PMOS晶体管P2的栅极端子共同耦接到NMOS晶体管N2的栅极端子时，施加到NMOS晶体管N2的栅极端子的电压电平可能增大。结果，NMOS晶体管N2的栅极泄漏电流会增大。当不控制关断晶体管的泄漏电流时，总电流消耗会不可避免地增加，并且会使操作特性劣化。

因此，本公开的该实施例可以将施加到PMOS晶体管P2的栅极端子的信号与施加到NMOS晶体管N2的栅极端子的信号彼此隔离。即，PMOS晶体管P2的栅极端子可以不共同耦接到NMOS晶体管N2的栅极端子，并且NMOS晶体管N2可以通过其栅极端子接收为预解码信号LAY345<0>的反相信号的预解码信号LAYB345<0>。

在这种情况下，PMOS晶体管P2的栅极端子可以接收内部电压VPERI减去阈值电压的电压电平(VPERI-VT)，使得比电源电压VDD2高的电压被施加到PMOS晶体管P2的栅极端子，导致负栅极偏压(NGB)维持。NMOS晶体管N2的栅极端子可以接收比内部电压VPERI低的电源电压VDD2。因此，通过NMOS晶体管N2产生的泄漏电流可以减小，使得列选择信号CYI<0>可以被稳定地输出。

从以上描述显而易见的是，根据实施例的地址解码器及包括该地址解码器的半导体存储器件可以通过使在解码电路中包括的MOS晶体管的栅极输入隔离来减小栅极泄漏电流。

本领域技术人员将理解的是，在不脱离本公开的精神和必要特征的情况下，可以以除了本文所阐述的那些之外的其他特定方式来实施这些实施例。因此，上述实施例在所有方面都应被解释为说明性的而非限制性的。本公开的范围应由所附权利要求及其合法等同物来确定，而不是由以上描述来确定。此外，在所附权利要求的含义和等同范围内出现的所有变化都旨在包含在其中。另外，对于本领域技术人员显而易见的是，在所附权利要求中未明确彼此引用的权利要求可以作为实施例组合地呈现，或者在提交申请之后通过随后的修改被包括为新的权利要求。

尽管已经描述了许多说明性的实施例，但是应该理解，本领域技术人员可以设计出将落入本公开的原理的精神和范围内的许多其他修改和实施例。特别地，在本公开内容、附图和所附权利要求的范围内的组成部件和/或布置可以进行多种变化和修改。除了组成部件和/或布置的变化和修改之外，替代的使用对于本领域技术人员而言也将是显而易见的。

图中每个元件的符号

DEC：地址解码器

300：单元阵列

100：预解码器

200：列解码器

Claims (20)

1.一种地址解码器，包括：

预解码器，其被配置为通过对列地址进行解码来将多个预解码信号划分为至少一个列地址组，输出针对每个组的所述预解码信号，并且输出第二预解码信号组，所述第二预解码信号组为来自所述多个预解码信号之中的第一预解码信号组的反相信号；以及

列解码器，其被配置为通过以由所述第一预解码信号组和所述第二预解码信号组来控制MOS晶体管的操作的方式对所述多个预解码信号进行解码来输出列选择信号，其中MOS指金属氧化物半导体。

2.根据权利要求1所述的地址解码器，其中，所述预解码器被配置为一旦接收到来自所述多个预解码信号之中的第三预解码信号组和第四预解码信号组，就选择性地激活所述列解码器的操作。

3.根据权利要求1所述的地址解码器，其中，所述预解码器包括：

第一解码器，其被配置为通过对第一列地址组进行解码来输出所述第一预解码信号组，并且通过对所述第一预解码信号组进行解码来输出所述第二预解码信号组。

4.根据权利要求3所述的地址解码器，其中，所述预解码器包括：

第二解码器，其被配置为通过对第二列地址组进行解码来输出第三预解码信号组；以及

第三解码器，其被配置为通过对第三列地址组进行解码来输出第四预解码信号组。

5.根据权利要求1所述的地址解码器，其中，所述预解码器使用电源电压作为源电压来被驱动。

6.根据权利要求1所述的地址解码器，其中，所述列解码器包括：

多个列选择信号发生电路，其被配置为响应于所述第一预解码信号组和所述第二预解码信号组来输出多个列选择信号；以及

使能控制器，其被配置为响应于第三预解码信号组和第四预解码信号组来选择性地控制所述多个列选择信号发生电路的激活状态。

7.根据权利要求6所述的地址解码器，其中，所述多个列选择信号发生电路中的每一个包括：

驱动器，其被配置为将所述第一预解码信号组驱动到内部电压的电平；以及

输出驱动器，其被配置为响应于所述第二预解码信号组来控制所述列选择信号，并且将每个MOS晶体管的栅极端子驱动到所述内部电压的电平或电源电压的电平。

8.根据权利要求7所述的地址解码器，其中，所述内部电压的电平比所述电源电压的电平高。

9.根据权利要求7所述的地址解码器，其中，所述驱动器包括：

第一上拉驱动元件和第一下拉驱动元件，其串联耦接在所述内部电压的输入端子与所述使能控制器的输出端子之间，

其中，所述第一上拉驱动元件和所述第一下拉驱动元件通过公共栅极端子来接收所述第一预解码信号组，并且通过公共漏极端子而耦接到所述输出驱动器。

10.根据权利要求9所述的地址解码器，其中，所述第一上拉驱动元件通过块体端子接收比电源电压高的位线均衡电压。

11.根据权利要求9所述的地址解码器，其中，所述第一下拉驱动元件通过块体端子接收接地电压。

12.根据权利要求7所述的地址解码器，其中，所述输出驱动器包括：

第二上拉驱动元件，其耦接在所述电源电压的输入端子与所述列选择信号的输出端子之间，并且被配置为通过栅极端子来接收所述驱动器的输出信号；以及

第二下拉驱动元件，其耦接在所述列选择信号的输出端子与接地电压端子之间，并且被配置为通过栅极端子来接收所述第二预解码信号组。

13.根据权利要求12所述的地址解码器，

其中，所述第二上拉驱动元件被配置为通过块体端子来接收比所述电源电压高的位线均衡电压，

其中，所述第二下拉驱动元件被配置为通过块体端子来接收接地电压。

14.根据权利要求12所述的地址解码器，其中，所述输出驱动器对施加到所述第二上拉驱动元件的所述栅极端子的电压使能以将其控制在所述内部电压的电平，并且对使用所述电源电压作为源电压的所述第二预解码信号组使能，以将其施加到所述第二下拉驱动元件的所述栅极端子。

15.根据权利要求6所述的地址解码器，其中，所述使能控制器被配置为当所述第三预解码信号组和所述第四预解码信号组两者都被激活时输出低电平电压。

16.一种半导体存储器件，包括：

地址解码器，其被配置为通过对列地址进行解码来输出列选择信号，并且允许各个MOS晶体管的操作不仅由第一预解码信号组而且由第二预解码信号组来以不同的电压电平控制，所述第二预解码信号组为来自通过对所述列地址进行解码而获得的多个预解码信号之中的所述第一预解码信号组的反相信号，其中MOS指金属氧化物半导体；以及

单元阵列，其被配置为访问由所述列选择信号选中的单元数据。

17.根据权利要求16所述的半导体存储器件，其中，所述地址解码器包括：

预解码器，其被配置为通过对所述列地址进行解码来将所述多个预解码信号划分为至少一个列地址组，并且输出所述第一预解码信号组和所述第二预解码信号组；以及

列解码器，其被配置为通过以由所述第一预解码信号组和所述第二预解码信号组来控制所述各个MOS晶体管的操作的方式对所述多个预解码信号进行解码来输出所述列选择信号。

18.根据权利要求17所述的半导体存储器件，其中，所述列解码器包括：

多个列选择信号发生电路，其被配置为响应于所述第一预解码信号组和所述第二预解码信号组来输出多个列选择信号；以及

使能控制器，其被配置为响应于第三预解码信号组和第四预解码信号组来选择性地控制所述多个列选择信号发生电路的激活状态。

19.根据权利要求18所述的半导体存储器件，其中，所述多个列选择信号发生电路中的每一个包括：

驱动器，其被配置为将所述第一预解码信号组驱动到内部电压的电平；以及

输出驱动器，其被配置为响应于所述第二预解码信号组来控制所述列选择信号，并且将每个MOS晶体管的栅极端子驱动到所述内部电压的电平或比所述内部电压小的电源电压的电平。

20.一种地址解码器，包括：

预解码器，其适用于产生彼此相反的第一预解码信号和第二预解码信号；

驱动器，其被配置为接收第一预解码信号，以及上拉驱动第一上拉驱动元件和下拉驱动第一下拉驱动元件；以及

输出驱动器，其被配置为基于所述驱动器的输出而上拉驱动第二上拉驱动元件和下拉驱动第二下拉驱动元件，以产生列选择信号，

其中，所述输出驱动器通过使用所述第二预解码信号来驱动所述第二下拉驱动元件。