CN103377692B - 用于双功率存储器的预解码器及双功率存储器 - Google Patents

Abstract

本发明提供一种用于双功率存储器的预解码器及双功率存储器。预解码器用于提供脉冲信号至双功率轨道字符线驱动器。预解码器包括时钟发生器、地址锁存与解码器、电平转换器以及处理单元。时钟发生器根据时钟产生第一信号，其中第一信号通过第一供应电压供电。地址锁存与解码器，根据第一信号解码地址以获得第二信号。电平转换器，根据第一信号产生第三信号，其中第三信号通过高于第一供应电压的第二供应电压供电。处理单元，根据第二信号和第三信号产生脉冲信号，其中脉冲信号通过第二供应电压供电。本发明所提出的用于双功率存储器的预解码器及双功率存储器，由于电平转换器设置在预解码器中，可使时钟周期不受影响。

Description

用于双功率存储器的预解码器及双功率存储器

技术领域

本发明是有关于一种双功率存储器，特别是有关于用于双功率存储器的预解码器以及双功率存储器。

背景技术

由于工艺技术（例如深亚微米工艺技术（deepsub-micronprocess））缩减尺寸，片上系统(systemonchip,SOC)的布局面积已被很大程度地减小。然而，由于低供电电压、工艺变化（processvariation）引起的阈值电压失配等等，尺寸大大减小的SOC中的存储器(例如，静态随机存储器(SRAM))的可靠性将变得更加恶化。举例来说，存储器的阈值电压失配对于65nm之工艺大约为35mV/sigma。此外，上述存储器的阈值电压失配很难通过SPICE(SimulationProgramonICEmphasis，集成电路仿真软件)转角模型估计或模拟，例如这些模型可以是SS(低速PMOS低速NMOS)、TT(普通PMOS普通NMOS)、FF(高速PMOS高速NMOS)、SF(低速PMOS高速NMOS)或FS(高速PMOS低速NMOS)模型。

一般说来，10M比特存储器或更大存储容量的存储器在SOC中很常见。若SOC的存储器操作于低供应电压，则因为存储器单元（cell）之间的阈值电压失配，将发生读/写失败。此外，当供应电压下降时，读/写失败的缺陷密度（defectdensity）将会增加。

图1为SRAM110的示意图，其中SRAM110实现于集成电路100。集成电路100进一步包括通过供应电压VDD供电的随机逻辑120。SRAM110包括具有多个存储器单元的存储器阵列111、电平转换器112、用于解码地址信号以获得预解码信号的字符线(WL)解码器113、用于控制读/写操作的控制单元114以及用于在SRAM110和随机逻辑120之间接收和传送数据的输入/输出(I/O)单元115。此外，在控制单元114和随机逻辑120之间可以有地址、时钟以及读/写控制信号的流动。为了避免SRAM110的读/写失败，存储器阵列111通过高于供应电压VDD的供应电压CVDD供电。在字符线解码器113和存储器阵列111之间设置电平转换器112，用于将字符线解码器113产生的信号的电压电平从供应电压VDD的电平改变为供应电压CVDD的电平，以驱动存储器阵列111。

图2为具有多个双功率轨道驱动器的字符线驱动器阵列200的示意图，其中字符线驱动器阵列200耦接于通过供应电压VDD供电的字符线解码器202和通过供应电压CVDD供电的存储器阵列204之间，字符线驱动器阵列200至少包括字符线驱动器210、220、230。字符线解码器202提供脉冲信号XPC表明SRAM中对应于地址信号的部分已被选择。字符线解码器202进一步根据地址信号ADD提供多个预解码信号(例如，predecode[0]、predecode[1]、predecode[2]等)至字符线驱动器阵列200。字符线驱动器阵列200的每一个双功率轨道驱动器根据对应的预解码信号和脉冲信号XPC产生字符线信号。举例来说，当脉冲信号XPC被设置(assert)时，字符线驱动器210根据预解码信号predecode[0]产生字符线信号WL[0]，字符线驱动器220根据预解码信号predecode[1]产生字符线信号WL[1]，字符线驱动器230根据预解码信号predecode[2]产生字符线信号WL[2]等等。在字符线驱动器阵列200中，每一个字符线驱动器具有电平转换器，例如字符线驱动器210的电平转换器212，字符线驱动器220的电平转换器222或字符线驱动器230的电平转换器232，其中每一个电平转换器设置于数据传输路径中。因此布局面积和关键时机路径（criticaltimingpath）中的额外栅极延迟将增加，降低了存储器阵列的存取速度。

图3为另一个具有多个双功率轨道驱动器的字符线驱动器阵列300的示意图，其中字符线驱动器阵列300耦接于通过供应电压VDD供电的字符线解码器302供电和通过供应电压CVDD供电的存储器阵列304。与图2所示的字符线驱动器阵列200相比，字符线驱动器阵列300中的每一个字符线驱动器的数据传输路径中不存在电平转换器，因此字符线驱动器阵列300的布局面积小于图2所示的字符线驱动器阵列200的布局面积。然而在脉冲信号传输路径中设置电平转换器306，用于将字符线解码器302产生的脉冲信号XPC的电压电平从供应电压VDD的电平改变至供应电压CVDD的电平。因此，在关键时机路径中增加了额外栅极延迟，降低了存储器阵列的存取速度。

图4为传统的单一功率轨道预解码器400的示意图。单一功率轨道预解码器400可以实现于图2所示的字符线解码器202中。单一功率轨道预解码器400包括地址锁存与解码器410，时钟发生器420，与非门430和反相器440。时钟发生器420根据时钟CLK产生脉冲信号WLP，以及提供脉冲信号WLP至地址锁存与解码器410和与非门430。地址锁存与解码器410根据地址ADD和脉冲信号WLP产生解码信号PRC。与非门430根据解码信号PRC和脉冲信号WLP产生信号XPCB。反相器440反相信号XPCB以获得信号XPC。信号XPC为表明存储器阵列对应于地址ADD的部分已被选择的脉冲信号。

图5为存储器阵列的理想时序图。建立时间T_setup是时钟CLK的上升沿之前地址ADD保持稳定需要的时间的最小量，以便地址ADD通过时钟CLK可靠地采样。存取时间T_access是响应地址ADD而采用存储器阵列传送数据DO的时间。因此根据建立时间T_setup和存取时间T_access，通过如下方程得到最小时钟周期T_clock:

T_clock=T_setup+T_access

图6为传统的双功率轨道预解码器500的示意图。双功率轨道预解码器500可以在图3所示的字符线解码器302中实现。与图4所示的预解码器400相比，双功率轨道预解码器500进一步包括电平转换器510，其中电平转换器510接收通过供应电压VDD供电的信号XPC以提供通过供应电压CVDD供电的信号XPC_LS。因此，增加关于存取时间T_access的额外栅极延迟T_level_shifter，以由此增加了时钟周期T_clock。通过如下方程得到增加的时钟周期T_clock：

T_clock=T_setup+T_access_new

=T_setup+T_access+T_level_shifter

因此希望在不影响时钟周期T_clock的情况下于关键时机路径中插入电平转换器。

发明内容

有鉴于此，本发明提出一种用于双功率存储器的预解码器及双功率存储器。

依据本发明第一实施方式，提供一种预解码器。该预解码器用于提供脉冲信号至双功率轨道字符线驱动器。该预解码器包括时钟发生器、地址锁存与解码器、电平转换器以及处理单元。该时钟发生器根据时钟产生第一信号，其中该第一信号通过第一供应电压供电。该地址锁存与解码器，根据该第一信号解码地址以获得第二信号。该电平转换器，根据该第一信号产生第三信号，其中该第三信号通过高于该第一供应电压的第二供应电压供电。该处理单元，根据该第二信号和该第三信号产生该脉冲信号，其中该脉冲信号通过该第二供应电压供电。

依据本发明第二实施方式，提供一种双功率存储器。该存储器包括存储器阵列、字符线解码器、多个双功率轨道字符线驱动器以及公共晶体管。该字符线解码器，解码地址以获得多个预解码信号。该多个双功率轨道字符线驱动器，其中每一个双功率轨道字符线驱动器根据各自的该预解码信号驱动该存储器阵列的字符线。该公共晶体管，具有用于接收脉冲信号的栅极，耦接于地的第一终端以及耦接于该多个双功率轨道字符线驱动器的第二终端。其中，该字符线解码器包括预解码器，该预解码器根据该地址和时钟提供该脉冲信号。该预解码器包括：时钟发生器，根据该时钟产生第一信号，其中该第一信号通过第一供应电压供电；地址锁存与解码器，根据该第一信号解码该地址以获得第二信号；电平转换器，根据该第一信号产生第三信号，其中该第三信号通过高于该第一供应电压的第二供应电压供电；以及处理单元，根据该第二信号以及该第三信号产生该脉冲信号，其中该脉冲信号通过该第二供应电压供电。

本发明所提出的用于双功率存储器的预解码器及双功率存储器，由于电平转换器设置在预解码器中，可使时钟周期不受影响。

附图说明

图1为SRAM的示意图。

图2为具有多个双功率轨道驱动器的字符线驱动器阵列的示意图。

图3为另一个具有多个双功率轨道驱动器的字符线驱动器阵列的示意图。

图4为传统的单一的供电轨道预解码器的示意图。

图5为存储器阵列的理想时序图。

图6为传统的双功率轨道预解码器的示意图。

图7为根据本发明实施方式的双功率存储器的示意图。

图8为根据本发明实施方式的预解码器的示意图。

图9为根据本发明实施方式的时钟发生器的示意图。

图10为图9所示的时钟发生器的波形图。

具体实施方式

以下描述为本发明的最较实施方式。此较佳实施方式仅用于解释本发明的基本原理，而并非以此作为本发明的限制。本发明的保护范围应当通过参考权利要求的涵盖范围来界定。

图7为根据本发明实施方式的双功率存储器600的示意图。双功率存储器600可以在片上系统(SOC)中实现。双功率存储器600包括多个双功率轨道字符线驱动器610₀-610_n，公共NMOS晶体管N2，字符线(wordline,WL)解码器620以及存储器阵列640，其中，公共NMOS晶体管N2具有用于接收脉冲信号XPC_LS的栅极，并且公共NMOS晶体管N2的漏极耦接于双功率轨道字符线驱动器610₀-610_n以及公共NMOS晶体管N2的源极耦接于地。也就是说，双功率轨道字符线驱动器610₀-610_n共用相同的公共NMOS晶体管N2。字符线解码器620包括预解码器630。字符线解码器620解码地址以获得多个预解码信号predecode[0]-predecode[n]。即根据地址ADD和时钟CLK，字符线解码器620分别提供多个预解码信号predecode[0]-predecode[n]至双功率轨道字符线驱动器610₀-610_n，以及字符线解码器620可以使用预解码器630提供脉冲信号XPC_LS至公共NMOS晶体管N2的栅极，其中预解码信号predecode[0]-predecode[n]通过供应电压VDD供电以及脉冲信号XPC_LS通过高于供应电压VDD的供应电压CVDD供电。双功率轨道字符线驱动器610₀-610_n中的每一个根据各自的预解码信号驱动存储器阵列640的字符线。举例来说，双功率轨道字符线驱动器610₀-610_n中的每一个从字符线解码器620接收各自的预解码信号并提供各自的字符线信号以驱动存储器阵列640中的对应的字符线。以双功率轨道字符线驱动器610₀举例来说，双功率轨道字符线驱动器610₀从字符线解码器620接收预解码信号predecode[0]并提供字符线信号WL[0]以驱动存储器阵列640中的对应的字符线。此外，双功率轨道字符线驱动器610₀-610_n中的每一个分别包括反相器612，信号缓冲单元614，NMOS晶体管N1以及PMOS晶体管P1。信号缓冲单元614耦接于对应的字符线和节点618之间，其中信号缓冲单元614包括PMOS晶体管P2和反相器616。信号缓冲单元614通过字符线提供对应于预解码信号predecode[0]-predecode[n]的字符线信号WL[0]-WL[n]至存储器阵列640。信号缓冲单元614可以是锁存器，半锁存器，缓冲器，或能够缓冲或驱动信号的任意元件。PMOS晶体管P2的源极耦接于供应电压CVDD以及PMOS晶体管P2的漏极耦接于节点618，并且PMOS晶体管P2的栅极耦接于对应的字符线。反相器616耦接于对应的字符线和节点618之间，并且反相器616通过供应电压CVDD供电。根据本发明的实施方式，信号缓冲单元614仅用于解释本发明，并非作为本发明的限制条件。PMOS晶体管P1的源极耦接于供应电压CVDD以及PMOS晶体管P1的漏极耦接于节点618，并且PMOS晶体管P1的栅极用于接收脉冲信号XPC_LS。脉冲信号XPC_LS为用于字符线解码操作的全局的脉冲信号。由于脉冲信号WLP_LS通过供应电压CVDD供电，可以通过脉冲信号XPC_LS完全关断PMOS晶体管P1。NMOS晶体管N1的漏极耦接于节点618以及NMOS晶体管N1的源极耦接于公共NMOS晶体管N2，NMOS晶体管N1通过对应的预解码信号predecode[0]-predecode[n]控制，并且NMOS晶体管N1的栅极耦接至反相器612。反相器612耦接于字符线解码器620，反相器612从字符线解码器620接收对应的预解码信号并根据与对应的预解码信号相反的信号控制NMOS晶体管N1的接通或关断，其中反相器612通过供应电压VDD供电。公共NMOS晶体管N2的漏极耦接于NMOS晶体管N1以及公共NMOS晶体管N2的源极耦接于地GND，并且公共NMOS晶体管N2的栅极用于接收脉冲信号XPC_LS。根据本发明的实施方式，预解码器630可以由字符线解码器620外部的其他电路来实现。

图8为根据本发明实施方式的预解码器700的示意图。预解码器700包括地址锁存与解码器710，时钟发生器720，电平转换器730以及处理单元740。地址锁存与解码器710根据地址ADD和脉冲信号WLP产生解码信号PRC。时钟发生器720根据时钟CLK产生脉冲信号WLP，并提供脉冲信号WLP至地址锁存与解码器710和电平转换器730。电平转换器730接收通过供应电压VDD供电的脉冲信号WLP以提供通过供应电压CVDD供电的脉冲信号WLP_LS。处理单元740包括信号缓冲单元750，上拉单元780以及下拉单元790，其中处理单元740根据来自地址锁存与解码器710的解码信号PRC以及来自电平转换器730的脉冲信号WLP_LS产生脉冲信号XPC_LS。根据本发明的实施方式，处理单元740作为与逻辑。信号缓冲单元750，耦接于双功率轨道字符线驱动器6100-610n和节点760之间。举例来说，信号缓冲单元750耦接于节点760和图7所示的公共NMOS晶体管N2的栅极。信号缓冲单元750包括反相器770，其中，反相器770耦接于节点760和双功率轨道字符线驱动器610₀-610_n之间，即，反相器770耦接于节点760和公共NMOS晶体管N2的栅极之间。反相器770通过供应电压CVDD供电。根据本发明的实施方式，信号缓冲单元750可以进一步包括PMOS晶体管P4，其中PMOS晶体管P4的源极耦接于供应电压CVDD以及PMOS晶体管P4的漏极耦接于节点760，并且PMOS晶体管P4的栅极耦接至反相器770的输出。上拉单元780耦接于节点760和供应电压CVDD之间，其中上拉单元通过脉冲信号WLP_LS控制。具体来说，上拉单元780包括PMOS晶体管P3，其中PMOS晶体管P3的源极耦接于供应电压CVDD以及PMOS晶体管P3的漏极耦接于节点760，PMOS晶体管P3的栅极用于接收脉冲信号WLP_LS。由于脉冲信号WLP_LS通过供应电压CVDD供电，可以通过脉冲信号WLP_LS完全关断PMOS晶体管P3。下拉单元790耦接于节点760和地GND之间，其中，下拉单元790通过解码信号PRC和脉冲信号WLP_LS控制。下拉单元790包括串联连接的NMOS晶体管N3和NMOS晶体管N4。NMOS晶体管N3的漏极耦接于节点760以及NMOS晶体管N3的源极耦接于NMOS晶体管N4，并且NMOS晶体管N3的栅极用于从地址锁存与解码器710接收解码信号PRC，即NMOS晶体管N3通过解码信号PRC控制。NMOS晶体管N4的漏极耦接于NMOS晶体管N3以及NMOS晶体管N4的源极耦接于地GND，并具有用于接收脉冲信号WLP_LS的栅极。当上拉单元780通过脉冲信号WLP_LS关断以及下拉单元790通过解码信号PRC以及脉冲信号WLP_LS接通时，信号缓冲单元750提供脉冲信号XPC_LS至双功率轨道字符线驱动器610₀-610_n，即信号缓冲单元750提供脉冲信号XPC_LS至图7所示的公共NMOS晶体管N2的栅极。根据本发明的实施方式，双功率轨道字符线驱动器610₀-610_n驱动存储器阵列640中的对应的字符线，电平转换器730设置于时钟信号路径而并非设置于地址信号路径，因此减少了存储器阵列640的建立时间T_setup并增加了存储器阵列640的存取时间T_access。因此通过如下方程得到不具有时间的延迟影响的时钟周期T_clock的最小值：

T_clock=T_setup_new+T_access_new

=(T_setup-T_level_shifter)+(T_access+T_level_shifter)

=T_setup+T_access

图9为根据本发明实施方式的时钟发生器800的示意图。时钟发生器800根据选择信号选择性地延迟脉冲信号WLP，以微调存取时间T_access和建立时间T_setup。举例来说，时钟发生器800可以提供可变的脉冲信号WLP至图8所示的电平转换器730和地址锁存与解码器710，以微调存取时间T_access和建立时间T_setup。时钟发生器800包括用于脉冲信号WLP的延迟计时的控制单元810和用于调节脉冲信号WLP的占空比的调节单元820。控制单元810包括开关830和开关840，延迟单元860以及反相器850。开关830通过选择信号SEL控制，以及开关840通过与选择信号SEL互补的选择信号SELB控制。因此，当开关840关断时开关830接通，以及当开关840接通时开关830关断。反相器850根据选择信号SEL产生选择信号SELB。延迟单元860耦接于开关830和开关840之间，其中延迟单元860包括串联连接的反相器862和反相器864。根据本发明的实施方式，延迟单元860可以为电平转换器，延迟单元或缓冲器单元。此外，调节单元820接收通过控制单元810提供的内部时钟信号CLKin以产生脉冲信号WLP，其中脉冲信号WLP和时钟信号CLKin具有不同的占空比。图10为图9所示的时钟发生器800的波形图。请一并参考图9和图10，若开关830接通并且开关840关断，则时钟CLK可以直接作为内部时钟信号CLKin，以及调节单元820可以根据内部时钟信号CLKin提供脉冲信号WLP，其中脉冲信号WLP具有适合存储器存取的占空比。若开关840接通并且开关830关断，时钟CLK可以被延迟以获得内部时钟信号CLKin，并且调节单元820可以根据延迟的内部时钟信号CLKin提供脉冲信号WLP。相似地，对应于延迟的内部时钟信号CLKin的脉冲信号WLP具有适合存储器存取的占空比。

虽然本发明以较佳实施方式揭露如上，然而此较佳实施方式并非用以限定本发明，本领域技术人员不脱离本发明的精神和范围内，凡依本发明申请专利范围所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种预解码器，用于提供脉冲信号至双功率轨道字符线驱动器，其特征在于，该预解码器包括：

时钟发生器，根据时钟产生第一信号，其中该第一信号由第一供应电压供电；

地址锁存与解码器，根据该第一信号解码地址以获得第二信号；

电平转换器，根据该第一信号产生第三信号，其中该第三信号由高于该第一供应电压的第二供应电压供电；以及

处理单元，根据该第二信号和该第三信号产生该脉冲信号，其中该脉冲信号由该第二供应电压供电；其中，该处理单元包括：

信号缓冲单元，耦接于该双功率轨道字符线驱动器和节点之间；

下拉单元，耦接于该节点和地之间，其中该下拉单元通过该第二信号和该第三信号控制；以及

上拉单元，耦接于该节点和该第二供应电压之间，其中该上拉单元通过该第三信号控制，

其中，当该上拉单元通过该第三信号关断以及该下拉单元通过该第二信号以及该第三信号接通时，该信号缓冲单元提供该脉冲信号至该双功率轨道字符线驱动器。

2.根据权利要求1所述的预解码器，其特征在于，

该下拉单元包括：

第一晶体管，耦接于该节点，其中该第一晶体管通过该第二信号控制；以及

第二晶体管，耦接于该第一晶体管和地之间，且该第二晶体管的栅极用于接收该第三信号；以及

该上拉单元包括：

第三晶体管，耦接于该节点和该第二供应电压之间，并且该第三晶体管的栅极用于接收该第三信号。

3.根据权利要求1所述的预解码器，其特征在于，该信号缓冲单元包括：

反相器，耦接于该节点和该双功率轨道字符线驱动器之间，其中该反相器通过该第二供应电压供电。

4.根据权利要求3所述的预解码器，其特征在于，该信号缓冲单元进一步包括：

第四晶体管，耦接于该第二供应电压和该节点之间，并且该第四晶体管的栅极耦接于该反相器的输出。

5.根据权利要求1所述的预解码器，其特征在于，该双功率轨道字符线驱动器驱动存储器阵列的字符线，并且该电平转换器增加该存储器阵列的存取时间以及减少该存储器阵列的建立时间。

6.根据权利要求5所述的预解码器，其特征在于，该时钟发生器进一步根据选择信号选择性地延迟该第一信号，以微调该存取时间和该建立时间。

7.一种双功率存储器，其特征在于，包括：

存储器阵列；

字符线解码器，解码地址以获得多个预解码信号；

多个双功率轨道字符线驱动器，其中每一个双功率轨道字符线驱动器根据各自的预解码信号驱动该存储器阵列的字符线；以及

公共晶体管，具有用于接收脉冲信号的栅极，耦接于地的第一终端以及耦接于该多个双功率轨道字符线驱动器的第二终端；

其中，该字符线解码器包括预解码器，该预解码器根据该地址和时钟提供该脉冲信号，该预解码器包括：

时钟发生器，根据该时钟产生第一信号，其中该第一信号通过第一供应电压供电；

地址锁存与解码器，根据该第一信号解码该地址以获得第二信号；

电平转换器，根据该第一信号产生第三信号，其中该第三信号通过高于该第一供应电压的第二供应电压供电；以及

处理单元，根据该第二信号以及该第三信号产生该脉冲信号，其中该脉冲信号通过该第二供应电压供电；其中，该处理单元包括：

第一信号缓冲单元，耦接于该公共晶体管的该栅极和第一节点之间；

下拉单元，耦接于该第一节点和地之间，其中该下拉单元通过该第二信号和该第三信号控制；以及

上拉单元，耦接于该第一节点和该第二供应电压之间，其中该上拉单元通过该第三信号控制，

其中，当该上拉单元通过该第三信号关断以及该下拉单元通过该第二信号以及该第三信号接通时，该第一信号缓冲单元提供该脉冲信号至该公共晶体管的该栅极。

8.根据权利要求7所述的双功率存储器，其特征在于，该下拉单元包括：

第一晶体管，耦接于该第一节点，其中该第一晶体管通过该第二信号控制；以及

第二晶体管，耦接于该第一晶体管和地之间，并且该第二晶体管具有用于接收该第三信号的栅极；以及

该上拉单元包括：

第三晶体管，耦接于该第一节点和该第二供应电压之间，并且该第三晶体管具有用于接收该第三信号的栅极。

9.根据权利要求7所述的双功率存储器，其特征在于，该第一信号缓冲单元包括：

第一反相器，耦接于该第一节点和该公共晶体管的该栅极之间，其中该第一反相器通过该第二供应电压供电。

10.根据权利要求9所述的双功率存储器，其特征在于，该第一信号缓冲单元进一步包括：

第四晶体管，耦接于该第二供应电压和该第一节点之间，并且该第四晶体管具有耦接于该第一反相器的输出的栅极。

11.根据权利要求7所述的双功率存储器，其特征在于，该电平转换器增加该存储器阵列的存取时间以及减少该存储器阵列的建立时间。

12.根据权利要求11所述的双功率存储器，其特征在于，该时钟发生器进一步根据选择信号选择性地延迟该第一信号，以微调整该存取时间和该建立时间。

13.根据权利要求7所述的双功率存储器，其特征在于，该多个双功率轨道字符线驱动器的每一个双功率轨道字符线驱动器分别包括：

第二信号缓冲单元，耦接于该字符线和第二节点之间；

第五晶体管，耦接于该公共晶体管的该第二终端和该第二节点之间，其中该第五晶体管通过该预解码信号控制；以及

第六晶体管，耦接于该第二节点和该第二供应电压之间，该第六晶体管具有用于接收该脉冲信号的栅极，

其中，该第二信号缓冲单元通过该字符线提供各自的该预解码信号的字符线信号至该存储器阵列。

14.根据权利要求13所述的双功率存储器，其特征在于，该多个双功率轨道字符线驱动器的每一个双功率轨道字符线驱动器进一步包括：

第二反相器，耦接于该第五晶体管的栅极和该字符线解码器之间，根据各自的该预解码信号控制该第五晶体管接通或关断，其中该第二反相器通过该第一供应电压供电。

15.根据权利要求14所述的双功率存储器，其特征在于，该第二信号缓冲单元包括：

第七晶体管，耦接于该第二供应电压和该第二节点之间，该第七晶体管具有耦接于该字符线的栅极；以及

第三反相器，耦接于该第二节点以及该字符线之间，其中该第三反相器通过该第二供应电压供电。