KR102184740B1 - 전자 장치 및 그를 포함하는 전자 시스템 - Google Patents

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Abstract

소오스 전압을 이용하는 전자 장치 및 그를 포함하는 전자 시스템에 관한 것으로, 소오스 전압의 파워 업(power-up) 구간에서 파워 업 신호를 생성하기 위한 파워 업 신호 생성 회로부; 상기 파워 업 신호를 순차적으로 지연하여 복수의 지연신호를 생성하기 위한 지연 회로부; 및 상기 파워 업 신호와 상기 복수의 지연신호에 응답하여 순차적으로 초기화되는 복수의 내부 회로부를 포함하는 전자 장치가 제공된다.

Description

전자 장치 및 그를 포함하는 전자 시스템{ELECTRONIC DEVICE AND ELECTRONIC SYSTEM WITH THE SAME}
본 발명은 전압을 이용하는 전자 장치 및 그를 포함하는 전자 시스템에 관한 것이다.
일반적으로, 전자 장치를 포함하는 전자 시스템은 상기 전자 장치의 구동에 필요한 전압을 생성 및 공급하기 위한 전압 생성 장치를 포함한다. 이때, 전압 생성 장치와 전자 장치는 1대 다수의 관계로 구성될 수 있다.
한편, 전자 장치에는 수많은 로직 회로들이 포함되어 있다. 통상적으로, 로직 회로들은 전자 장치의 안정적인 동작을 위하여 초기 동작시 초기화 동작이 필요하다.
도 1에는 종래기술에 따른 전자 시스템이 도시되어 있다.
도 1을 참조하면, 전자 시스템(100)은 전원전압(VDD)과 접지전압(VSS)을 생성하기 위한 전압 생성 장치(110)와, 전원전압(VDD)과 접지전압(VSS)을 이용하여 예정된 동작을 수행하고 전원전압(VDD)의 생성 초기 구간, 즉 파워 업(power-up) 구간에 초기화되는 제1 내지 제n 전자 장치(120_1 ~ 120_n)를 포함한다.
여기서, 제1 내지 제n 전자 장치(120_1 ~ 120_n)는 모두 동일한 구성을 가지므로, 이하에서는 제1 전자 장치(120_1)만을 대표적으로 설명한다. 이때, 제1 전자 장치(120_1)는 디램(DRAM)과 같은 메모리 장치를 예로 들어 설명한다.
도 2에는 도 1에 도시된 제1 전자 장치(120_1)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 제1 전자 장치(120_1)는 데이터를 저장 및 제공하기 위한 제1 내지 제4 메모리부(120_11 ~ 120_14)와, 전원전압(VDD)의 파워 업 구간에서 활성화되는 파워 업 신호(PWR_UP1)를 생성하기 위한 파워 업 신호 생성 회로부(120_15)와, 제1 내지 제4 메모리부(120_11 ~ 120_14)와 1대 1로 구비되며 파워 업 신호(PWR_UP1)에 응답하여 제1 내지 제4 메모리부(120_11 ~ 120_14)를 리페어(repair)하기 위한 제1 내지 제4 퓨즈 회로부(120_16 ~ 120_19)를 포함한다.
제1 내지 제4 메모리부(120_11 ~ 120_14)는 각각 뱅크를 포함한다.
파워 업 신호 생성 회로부(120_15)는 전원전압(VDD)이 0[V]로부터 시작하여 일정한 기울기를 가지고 타겟 레벨(VDD)까지 상승하는 파워 업 구간에서 펄싱하는 파워 업 신호(PWR_UP1)를 생성한다. 다시 말해, 파워 업 신호 생성 회로부(120_15)는 전원전압(VDD)이 파워 업될 때 파워 업 신호(PWR_UP1)를 활성화하며 전원전압(VDD)이 예정된 레벨 이상 되면 파워 업 신호(PWR_UP1)를 비활성화한다.
제1 내지 제4 퓨즈 회로부(120_16 ~ 120_19)는 제1 내지 제4 메모리부(120_11 ~ 120_14)에 포함된 불량 메모리 셀이 리던던시(redundancy) 메모리 셀로 대체될 때 필요한 불량 메모리 셀의 어드레스를 저장한다. 특히, 제1 내지 제4 퓨즈 회로부(120_16 ~ 120_19)는 도면에 잘 도시되지 않았지만, 래치부를 포함하며, 그 래치부는 파워 업 신호(PWR_UP1)에 의해 초기화되어 초기값에 대응하는 예정된 논리 레벨을 래치한다.
이하, 상기와 같은 구성을 가지는 전자 시스템(100)의 동작을 설명한다.
전압 생성 장치(110)로부터 전원전압(VDD)이 생성되면, 제1 내지 제n 전자 장치(120_11 ~ 120_14)는 전원전압(VDD)의 파워 업 구간에서 동시에 초기화된다. 제1 전자 장치(120_11)의 초기화 동작만을 대표적으로 설명하면 다음과 같다.
파워 업 신호 생성 회로부(120_15)는 전원전압(VDD)이 파워 업될 때 파워 업 신호(PWR_UP1)를 활성화하며 전원전압(VDD)이 예정된 레벨 이상 되면 파워 업 신호(PWR_UP1)를 비활성화한다.
제1 내지 제4 퓨즈 회로부(120_16 ~ 120_19)는 파워 업 신호(PWE_UP1)에 응답하여 동시에 초기화된다. 예컨대, 제1 내지 제4 퓨즈 회로부(120_16 ~ 120_19)는 내부에 포함된 래치부가 초기값에 대응하는 논리 레벨을 래치한다.
그러나, 상기와 같은 구성을 가지는 전자 장치(100)는 다음과 같은 문제점이 있다.
제1 내지 제n 전자 장치(120_1 ~ 120_n)는 전원전압(VDD)이 동시에 입력됨에 따라 파워 업 구간이 겹치므로, 제1 내지 제n 전자 장치(120_1 ~ 120_n)는 동시에 초기화동작을 실시한다. 이때, 제1 내지 제n 전자 장치(120_1 ~ 120_n) 각각에 포함된 제1 내지 제4 퓨즈회로들이 파워 업 구간에서 동시에 초기화될 것이므로, 전자 시스템(100)은 도 3에 도시된 바와 같이 초기화 동작에 따른 피크 전류(peak current)(P)가 발생하는 문제점이 있다.
본 발명은 로직 회로들이 초기화되는 타이밍을 분산시킨 전자 장치 및 그를 포함하는 전자 시스템을 제공하는 것이다.
또한, 본 발명은 전자 장치들이 초기화되는 타이밍을 분산시킨 전자 시스템을 제공하는 것이다.
본 발명의 일 측면에 따르면, 전자 장치는 소오스 전압의 파워 업(power-up) 구간에서 파워 업 신호를 생성하기 위한 파워 업 신호 생성 회로부; 상기 파워 업 신호를 순차적으로 지연하여 복수의 지연신호를 생성하기 위한 지연 회로부; 및 상기 파워 업 신호와 상기 복수의 지연신호에 응답하여 순차적으로 초기화되는 복수의 내부 회로부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전자 시스템은 소오스 전압을 생성하기 위한 전압 생성 장치; 상기 소오스 전압에 응답하여, 상기 소오스 전압의 파워 업(power-up) 구간이 순차적으로 지연된 복수의 지연 전압을 생성하기 위한 지연 장치; 및 상기 소오스 전압 또는 상기 복수의 지연 전압 중 어느 하나에 응답하여 순차적으로 초기화 동작을 수행하는 복수의 전자 장치를 포함할 수 있다.
본 발명의 실시예는 로직 회로들이 초기화되는 타이밍을 분산시키면서도 상기 로직 회로들을 각각 포함하는 전자 장치들이 초기화되는 타이밍을 분산시킴으로써 전자 시스템의 초기화 동작시 피크 전류(peak current)를 줄일 수 있는 효과가 있다.
도 1은 종래기술에 따른 전자 시스템의 블록 구성도이다.
도 2는 도 1에 도시된 제1 전자 장치의 내부 구성도이다.
도 3은 도 1에 도시된 전자 시스템의 문제점을 설명하기 위한 그래프이다.
도 4는 본 발명의 실시예에 따른 전자 시스템의 블록 구성도이다.
도 5는 도 4에 도시된 제1 단위 지연 회로부의 일예를 보인 내부 구성도이다.
도 6은 도 4에 도시된 제1 전자 장치의 일예를 보인 내부 구성도이다.
도 7은 도 6에 도시된 제1 퓨즈 회로부의 일예를 보인 내부 구성도이다.
도 8 및 도 9는 본 발명의 실시예에 따른 전자 시스템의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 실시예에 따른 전자 시스템에 발생하는 피크 전류(peak current)를 보인 그래프이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 디램(DRAM)과 같은 메모리 장치를 전자 장치로써 예를 들어 설명하고, 전자 장치에 포함된 내부 회로 중 퓨즈 회로를 예로 들어 설명하기로 한다.
도 4에는 본 발명의 실시예에 따른 전자 시스템(200)이 도시되어 있다.
도 4를 참조하면, 전자 시스템(200)은 전원전압(VDD)과 접지전압(VSS)을 생성하기 위한 전압 생성 장치(210)와, 전원전압(VDD)에 응답하여 전원전압(VDD)의 파워 업(power-up) 구간이 순차적으로 지연된 제1 내지 제n-1 지연 전압(VDD1 ~ VDDn-1)을 생성하기 위한 지연 장치(220)와, 전원전압(VDD) 및 접지전압(VSS)을 이용하여 예정된 동작을 수행하며 전원전압(VDD) 또는 제1 내지 제n-1 지연 전압(VDD1 ~ VDDn-1) 중 어느 하나에 응답하여 순차적으로 초기화 동작을 수행하는 제1 내지 제n 전자 장치(230_1 ~ 230_n)를 포함할 수 있다.
전압 생성 장치(210)는 전원전압(VDD)을 생성할 때 전원전압(VDD)이 0[V]로부터 시작하여 일정한 기울기를 가지고 타겟 레벨(VDD)까지 상승하는 파워 업 구간을 가질 수 있다. 전압 생성 장치(200)는 공지공용의 기술이므로 그에 대한 자세한 설명은 생략하도록 한다.
지연 장치(220)는 클럭(CLK, CLKB)을 생성하기 위한 클럭 생성부(221)와, 클럭(CLK, CLKB)에 응답하여 제1 내지 제n-1 지연 전압(VDD1 ~ VDDn-1)을 생성하기 위한 제1 내지 제n-1 단위 지연 회로부(223_1 ~ 223_n-1)를 포함할 수 있다. 예컨대, 클럭 생성부(221)는 오실레이터(oscillator)를 포함할 수 있다. 제1 내지 제n-1 단위 지연 회로부(223_1 ~ 223_n-1)는 직렬로 연결되며 전원전압(VDD) 또는 앞 단의 단위 지연 회로부로부터 출력되는 제1 내지 제n-2 지연 전압(VDD1, …, VDDn-2) 중 어느 하나의 파워 업 구간을 예정된 제1 단위 지연량만큼 지연시켜 제1 내지 제n-1 지연 전압(VDD1 ~ VDDn-1)을 출력할 수 있다. 제1 내지 제n-1 단위 지연 회로부(223_1 ~ 223_n-1)는 모두 동일한 구성을 가질 수 있으므로, 이하에서는 제1 단위 지연 회로부(223_1)만을 대표적으로 설명한다.
도 5에는 제1 단위 지연 회로부(223_1)의 일예를 보인 내부 구성도가 도시되어 있다.
도 5를 참조하면, 제1 단위 지연 회로부(223_1)는 자신으로부터 출력되는 제1 지연 전압(VDD1)에 응답하여 클럭(CLK, CLKB)의 토글링 구간을 제한하기 위한 제1 클럭 제한부(223_11)와, 제1 클럭 제한부(223_11)로부터 출력되는 제1 제한 클럭(CLK_OUT1, CLKB_OUT1)에 응답하여, 전원전압(VDD)의 파워 업 구간을 제1 단위 지연량만큼 지연시켜 제1 지연 전압(VDD1)을 출력하기 위한 제1 전압 지연부(223_13)를 포함할 수 있다.
제1 클럭 제한부(223_11)는 제1 지연 전압(VDD1)이 예정된 레벨 이하인 제1 구간 동안 클럭(CLK, CLKB)에 대응하여 토글링하는 제1 제한 클럭(CLK_OUT1, CLKB_OUT1)을 출력할 수 있고, 제1 지연 전압(VDD1)이 상기 예정된 레벨 이상인 제2 구간 동안 예정된 논리 레벨로 고정된 제1 제한 클럭(CLK_OUT1, CLKB_OUT1)을 출력할 수 있다.
제1 전압 지연부(223_13)는 BBD(Bucket Brigade Device)를 포함하여 구성될 수 있다. BBD는 공지공용의 기술이므로 그에 대한 자세한 설명은 생략하도록 한다. 단, 제1 전압 지연부(223_13)에 포함된 홀수 번째 스위칭 소자들과 짝수 번째 스위칭 소자들은 제1 제한 클럭(CLK_OUT1, CLKB_OUT1)에 응답하여, 상기 제1 구간 동안 교대로 단락(short)되고 상기 제2 구간 동안 모두 단락될 수 있다. 이에 따라, 제1 전압 지연부(223_13)는 상기 제2 구간에서 제1 제한 클럭(CLK_OUT1, CLKB_OUT1)이 토글링하지 않기 때문에, 제1 제한 클럭(CLK_OUT1, CLKB_OUT1)이 토글링함에 따라 발생하는 노이즈를 방지할 수 있다.
다시 도 4를 참조하면, 제1 내지 제n 전자 장치(230_1 ~ 230_n)는 순차적으로 발생하는 전원전압(VDD) 및 제1 내지 제n-1 지연 전압(VDD1 ~ VDDn-1)의 파워 업 구간에 따라 순차적으로 초기화될 수 있다. 제1 내지 제n 전자 장치(230_1 ~ 230_n)는 모두 동일한 구성을 가질 수 있다. 다만, 제1 내지 제n 전자 장치(230_1 ~ 230_n)는 전원전압(VDD) 또는 제1 내지 제n-1 지연 전압(VDD1 ~ VDDn-1) 중 어느 하나를 인가받을 수 있다. 이하에서는 제1 전자 장치(230_1)만을 대표적으로 설명한다.
도 6에는 제1 전자 장치(230_1)의 일예를 보인 내부 구성도가 도시되어 있다.
도 6을 참조하면, 제1 전자 장치(230_1)는 데이터를 저장 및 제공하기 위한 제1 내지 제4 메모리부(230_11 ~ 230_14)와, 전원전압(VDD)의 파워 업 구간에서 파워 업 신호(PWR_UP1)를 생성하기 위한 파워 업 신호 생성 회로부(230_15)와, 파워 업 신호(PWR_UP1)를 순차적으로 지연하여 제1 내지 제3 지연신호(PWR_UP11, PWR_UP12, PWR_UP13)를 생성하기 위한 지연 회로부(230_16)와, 파워 업 신호(PWR_UP1)와 제1 내지 제3 지연신호(PWR_UP11, PWR_UP12, PWR_UP13)에 응답하여 순차적으로 초기화되는 제1 내지 제4 퓨즈 회로부(230_17 ~ 230_20)를 포함할 수 있다.
여기서, 제1 내지 제4 메모리부(230_11 ~ 230_14), 지연 회로부(230_16) 및 제1 내지 제4 퓨즈 회로부(230_17 ~ 230_20)는 코어 영역(CA)에 구비될 수 있고, 파워 업 신호 생성 회로부(230_15)와 지연 회로부(230_16)는 주변 영역(PA)에 구비될 수 있다.
제1 내지 제4 메모리부(230_11 ~ 230_14)는 각각 뱅크를 포함할 수 있다. 그러나, 제1 내지 제4 메모리부(230_11 ~ 230_14)는 반드시 뱅크에만 한정되는 것은 아니며, 뱅크보다 작은 메모리 단위 또는 뱅크보다 큰 메모리 단위에도 적용될 수 있음은 당연하다.
파워 업 신호 생성 회로부(230_15)는 전원전압(VDD)이 0[V]로부터 시작하여 일정한 기울기를 가지고 타겟 레벨(VDD)까지 상승하는 파워 업 구간에서 펄싱하는 파워 업 신호(PWR_UP1)를 생성한다. 다시 말해, 파워 업 신호 생성 회로부(120_15)는 전원전압(VDD)이 파워 업될 때 파워 업 신호(PWR_UP1)를 활성화하며 전원전압(VDD)이 예정된 레벨 이상 되면 파워 업 신호(PWR_UP1)를 비활성화한다. 파워 업 신호 생성 회로부(230_15)는 공지공용의 기술이므로 그에 대한 자세한 설명은 생략하도록 한다.
지연 회로부(230_16)는 제1 내지 제3 지연신호(PWR_UP11, PWR_UP12, PWR_UP13)를 생성하기 위한 제1 내지 제3 단위 지연부(230_161 ~ 230_163)를 포함할 수 있다. 제1 내지 제3 단위 지연부(230_161 ~ 230_163)는 직렬로 연결되어 입력되는 신호(PWR_UP1, PWR_UP11, PWR_UP12)를 예정된 제2 단위 지연량만큼 지연시켜 제1 내지 제3 지연신호(PWR_UP11, PWR_UP12, PWR_UP13)로써 출력할 수 있다. 예컨대, 제1 내지 제3 단위 지연부(230_161 ~ 230_163)는 인버터 체인(도면에 미도시)을 포함하여 구성될 수 있다.
제1 내지 제4 퓨즈 회로부(230_17 ~ 230_20)는 제1 내지 제4 메모리부(230_11 ~ 230_14)와 1대 1로 구비되며, 제1 내지 제4 메모리부(230_11 ~ 230_14)에 포함된 불량 메모리 셀이 리던던시(redundancy) 메모리 셀로 대체될 때 필요한 불량 메모리 셀의 어드레스를 저장할 수 있다. 그리고, 제1 내지 제4 퓨즈 회로부(230_17 ~ 230_20)는 파워 업 신호(PWR_UP1) 또는 제1 내지 제3 지연신호(PWR_UP11, PWR_UP12, PWR_UP13) 중 어느 하나에 의해 초기화될 수 있다. 본 발명의 실시예에서는 퓨즈 회로부를 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 제1 내지 제4 메모리부(230_11 ~ 230_14)와 유기적인 동작을 수행하며 초기화 동작이 필요한 내부 회로부라면 본 발명이 적용 가능하다. 한편, 제1 내지 제4 퓨즈 회로부(230_17 ~ 230_20)는 모두 동일한 구성을 가질 수 있으므로, 이하에서는 제1 퓨즈 회로부(230_17)만을 대표적으로 설명한다.
도 7에는 제1 퓨즈 회로부(230_17)의 일예를 보인 내부 구성도가 도시되어 있다.
도 7을 참조하면, 제1 퓨즈 회로부(230_17)는 퓨즈(F) 상태에 대응하는 퓨즈상태신호(F0)를 생성하기 위한 퓨즈부(230_171)와, 퓨즈상태신호(F0)를 래치하기 위한 래치부(230_172)와, 파워 업 신호(PWR_UP1)에 응답하여 퓨즈상태신호(F0)의 논리 레벨을 접지전압(VSS) 레벨로 초기화하기 위한 초기화부(230_173)을 포함할 수 있다.
예컨대, 퓨즈부(230_171)는 퓨즈(F)와, 파워 업 신호(PWR_UP1)에 응답하여 퓨즈(F)의 프로그램 여부에 따라 퓨즈상태신호(F0)의 출력 노드를 전원전압(VDD)으로 구동하기 위한 PMOS 트랜지스터를 포함할 수 있다.
그리고, 래치부(230_172)는 퓨즈상태신호(F0)를 반전하여 반전된 퓨즈상태신호(FS0)를 출력하기 위한 인버터와, 반전된 퓨즈상태신호(FS0)의 출력 노드에 게이트가 접속되고 퓨즈상태신호(F0)의 출력 노드와 접지전압(VSS) 단 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
또한, 초기화부(230_173)는 파워 업 신호(PWR_UP1)를 게이트 입력으로 하며 퓨즈상태신호(F0)의 출력 노드와 접지전압(VSS) 단 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 전자 시스템(200)의 동작을 도 8 내지 도 10을 참조하여 설명한다.
도 8에는 전자 시스템(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 8을 참조하면, 전압 생성 장치(210)로부터 전원전압(VDD)이 생성되면, 전원전압(VDD)은 파워 업 구간 동안 0[V]로부터 시작하여 일정한 기울기를 가지고 타겟 레벨(VDD)까지 상승할 수 있다.
이때, 지연 장치(220)는 전원전압(VDD)의 파워 업 구간을 예정된 제1 단위 지연량(D1)만큼 순차적으로 지연시켜 제1 내지 제n-1 지연 전압(VDD1 ~ VDDn-1)을 생성할 수 있다. 예컨대, 제1 단위 지연 회로부(220_1)는 클럭(CLK, CLKB)에 응답하여 전원전압(VDD)의 파워 업 구간을 예정된 제1 단위 지연량(D1)만큼 지연시켜 제1 지연 전압(VDD1)을 생성할 수 있고, 제2 단위 지연 회로부(220_2)는 클럭(CLK, CLKB)에 응답하여 제1 지연 전압(VDD1)의 파워 업 구간을 상기 제1 단위 지연량(D1)만큼 지연시켜 제1 지연 전압(VDD2)을 생성할 수 있고, …… 중략 ……, 제n-1 단위 지연 회로부(223_n-1)는 클럭(CLK, CLKB)에 응답하여 제n-2 지연 전압(VDDn-2)의 파워 업 구간을 상기 제1 단위 지연량(D1)만큼 지연시켜 제n-1 지연 전압(VDDn-1)을 생성할 수 있다.
한편, 제1 내지 제n 전자 장치(230_1 ~ 230_n)는 전원전압(VDD)과 제1 내지 제n-1 지연 전압(VDD1 ~ VDDn-1)에 응답하여 순차적으로 초기화 동작을 수행할 수 있다. 예컨대, 제1 전자 장치(230_1)는 전원전압(VDD)의 파워 업 구간에서 생성되는 파워 업 신호(PWR_UP1)에 응답하여 초기화될 수 있고, 제2 전자 장치(230_2)는 제1 지연 전압(VDD1)의 파워 업 구간에서 생성되는 파워 업 신호(PWR_UP2)에 응답하여 초기화될 수 있고, …… 중략 ……, 제n 전자 장치(230_n)는 제n-1 지연 전압(VDDn-1)의 파워 업 구간에서 생성되는 파워 업 신호(PWR_UPn)에 응답하여 초기화될 수 있다. 제1 내지 제n 전자 장치(230_1 ~ 230_n)의 초기화 동작은 모두 동일하므로, 제1 전자 장치(230_1)의 초기화 동작만을 대표적으로 설명한다.
도 9에는 제1 전자 장치(230_1)의 초기화 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 9를 참조하면, 파워 업 신호 생성부(230_15)는 전원전압(VDD)이 파워 업될 때 파워 업 신호(PWR_UP1)를 활성화하며 전원전압(VDD)이 예정된 레벨 이상 되면 파워 업 신호(PWR_UP1)를 비활성화한다.
지연 회로부(240_16)는 파워 업 신호(PWR_UP1)를 제2 단위 지연량(D2)만큼 순차적으로 지연시켜 제1 내지 제3 지연신호(PWR_UP11, PWR_UP12, PWR_UP13)를 출력할 수 있다. 예컨대, 제1 단위 지연부(230_161)는 파워 업 신호(PWR_UP1)를 제2 단위 지연량(D2)만큼 지연시켜 제1 지연신호(PWR_UP11)를 출력할 수 있고, 제2 단위 지연부(230_162)는 제1 지연신호(PWR_UP11)를 제2 단위 지연량(D2)만큼 지연시켜 제2 지연신호(PWR_UP12)를 출력할 수 있고, 제3 단위 지연부(230_163)는 제2 지연신호(PWR_UP12)를 제2 단위 지연량(D2)만큼 지연시켜 제3 지연신호(PWR_UP13)를 출력할 수 있다.
제1 퓨즈 회로부(230_17)는 파워 업 신호(PWR_UP1)에 응답하여 초기화될 수 있다. 예컨대, 초기화부(230_173)는 파워 업 신호(PWR_UP1)에 응답하여 퓨즈상태신호(F0)의 출력 노드를 접지전압(VSS) 레벨로 초기화하면, 래치부(230_172)는 접지전압(VSS) 레벨의 퓨즈상태신호(F0)를 래치함으로써, 퓨즈상태신호(F0)의 초기 레벨이 설정될 수 있다. 제2 내지 제4 퓨즈 회로부(230_18, 230_19, 230_20)의 초기화 동작은 제1 퓨즈 회로부(230_17)의 초기화 동작과 동일하므로, 그에 대한 설명은 생략하도록 한다. 다만, 제2 내지 제4 퓨즈 회로부(230_18, 230_19, 230_20)는 제1 내지 제3 지연신호(PWR_UP11, PWR_UP12, PWR_UP13)에 응답하여 순차적으로 초기화 동작을 수행할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 퓨즈 회로들이 초기화되는 동작 타이밍을 분산시킬 수 있기 때문에, 도 9에 도시된 바와 같이 종래에 비하여 각각의 전자 장치에 발생하는 피크 전류(P)를 감소시킬 수 있는 이점이 있다. 더욱이, 전자 장치들이 초기화되는 동작 타이밍을 분산시킬 수 있기 때문에, 전자 시스템에 발생하는 피크 전류 또한 감소시킬 수 있을 것이다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 퓨즈 회로들을 순차적으로 초기화하는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 초기화 동작이 필요한 로직 회로들에도 본 발명이 적용 가능하다.
200 : 전자 시스템 210 : 전압 생성 장치
220 : 지연 장치 221 : 클럭 생성부
223_1 ~ 223_n-1 : 제1 내지 제n-1 단위 지연 회로부
233_11 : 제1 클럭 제한부 233_13 : 제1 전압 지연부
230_1 ~ 230_n : 제1 내지 제n 전자 장치
230_11 ~ 230_14 : 제1 내지 제4 퓨즈 회로부
230_15 : 파워 업 신호 생성 회로부 230_16 : 지연 회로부(230_16)
230_161 ~ 230_163 : 제1 내지 제3 단위 지연부
230_17 ~ 230_20 : 제1 내지 제4 퓨즈 회로부
230_171 : 퓨즈부 230_172 : 래치부
230_173 : 초기화부

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 소오스 전압을 생성하기 위한 전압 생성 장치;
    상기 소오스 전압에 응답하여, 상기 소오스 전압의 파워 업(power-up) 구간이 순차적으로 지연된 복수의 지연 전압을 생성하기 위한 지연 장치; 및
    상기 소오스 전압 또는 상기 복수의 지연 전압 중 어느 하나에 응답하여 순차적으로 초기화 동작을 수행하는 복수의 전자 장치를 포함하고,
    상기 지연 장치는,
    클럭을 생성하기 위한 클럭 생성부; 및
    직렬로 접속되며, 상기 클럭에 응답하여 상기 복수의 지연 전압을 생성하기 위한 복수의 단위 지연 회로부를 포함하고,
    상기 복수의 단위 지연 회로부 각각은,
    자신으로부터 출력되는 각각의 지연 전압에 응답하여 상기 클럭의 토글링 구간을 제한하기 위한 클럭 제한부; 및
    상기 클럭 제한부로부터 출력되는 제한 클럭에 응답하여, 상기 소오스 전압의 파워 업 구간 또는 앞 단의 단위 지연 회로부로부터 출력되는 지연 전압의 파워 업 구간을 예정된 지연량만큼 지연시켜 상기 각각의 지연 전압을 출력하기 위한 전압 지연부를 포함하는 전자 시스템.
  9. 제8항에 있어서,
    상기 소오스 전압은 전원전압(VDD)을 포함하는 전자 시스템.
  10. 삭제
  11. 삭제
  12. 제8항에 있어서,
    상기 클럭 제한부는 상기 각각의 지연 전압이 예정된 레벨 이하인 구간 동안 상기 클럭에 대응하여 토글링하는 상기 제한 클럭을 출력하고, 상기 각각의 지연 전압이 상기 예정된 레벨 이상인 구간 동안 예정된 논리 레벨로 고정된 상기 제한 클럭을 출력하는 전자 시스템.
  13. 제8항에 있어서,
    상기 전압 지연부는 BBD(Bucket Brigade Device)를 포함하는 전자 시스템.
  14. 제8항에 있어서,
    상기 복수의 전자 장치는,
    상기 소오스 전압 또는 상기 복수의 지연 전압 중 어느 하나의 파워 업(power-up) 구간에서 파워 업 신호를 생성하기 위한 파워 업 신호 생성 회로부;
    상기 파워 업 신호를 순차적으로 지연하여 복수의 지연신호를 생성하기 위한 지연 회로부; 및
    상기 파워 업 신호와 상기 복수의 지연신호에 응답하여 순차적으로 초기화되는 복수의 내부 회로부를 각각 포함하는 전자 시스템.
  15. 제14항에 있어서,
    상기 복수의 전자 장치는 각각 복수의 메모리부를 더 포함하며,
    상기 복수의 내부 회로부는 상기 복수의 메모리부와 1대 1로 구비되며, 상기 복수의 메모리부와 유기적으로 동작하는 전자 시스템.
  16. 제15항에 있어서,
    상기 복수의 내부 회로부는 각각 상기 복수의 메모리 영역을 리페어하기 위한 퓨즈 회로부를 포함하는 전자 시스템.
  17. 제16항에 있어서,
    상기 퓨즈 회로부는,
    복수의 퓨즈 상태에 대응하는 복수의 퓨즈상태신호를 생성하기 위한 복수의 퓨즈부;
    상기 복수의 퓨즈상태신호를 래치하기 위한 복수의 래치부; 및
    상기 파워 업 신호 또는 각각의 지연신호에 응답하여 상기 복수의 퓨즈상태신호의 논리 레벨을 초기화하기 위한 복수의 초기화부를 포함하는 전자 시스템.
  18. 제15항에 있어서,
    상기 복수의 메모리부는 각각 뱅크(BANK)를 포함하는 전자 시스템.
  19. 제15항에 있어서,
    상기 복수의 메모리부, 상기 지연 회로부 및 상기 복수의 내부 회로부는 코어 영역에 구비되고,
    상기 파워 업 신호 생성 회로부는 주변 영역에 구비되는 전자 시스템.
  20. 제14항에 있어서,
    상기 지연 회로부는 상기 복수의 지연신호를 생성하기 위한 복수의 단위 지연 회로부를 포함하는 전자 시스템.
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