KR102612418B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102612418B1
KR102612418B1 KR1020180149346A KR20180149346A KR102612418B1 KR 102612418 B1 KR102612418 B1 KR 102612418B1 KR 1020180149346 A KR1020180149346 A KR 1020180149346A KR 20180149346 A KR20180149346 A KR 20180149346A KR 102612418 B1 KR102612418 B1 KR 102612418B1
Authority
KR
South Korea
Prior art keywords
signal
transistor
word line
decode
semiconductor device
Prior art date
Application number
KR1020180149346A
Other languages
English (en)
Other versions
KR20190065137A (ko
Inventor
고이찌 다께다
다까시 이와세
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20190065137A publication Critical patent/KR20190065137A/ko
Application granted granted Critical
Publication of KR102612418B1 publication Critical patent/KR102612418B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

소비 전력을 증대시키지 않고 신뢰성을 향상시키는 것이 가능한 구동 회로, 그것을 구비한 반도체 장치, 및, 구동 회로의 제어 방법을 제공하는 것이다.
일 실시 형태에 따르면, 워드선 드라이버(12_1)는, 전원 전압 VDD1에 의해 구동되며, 디코드 신호 D1을 반전시켜 출력하는 인버터 INV1과, 전원 전압 VDD2에 의해 구동되며, 디코드 신호 D1을 반전시켜 출력하는 인버터 INV2와, 인버터 INV2의 출력 신호에 기초하여 온/오프 제어되는 PMOS 트랜지스터 MP3과, 인버터 INV1의 출력 신호에 기초하여 온/오프 제어되는 NMOS 트랜지스터 MN3과, 전원 전압 VDD2가 공급되는 전원 전압 단자와, PMOS 트랜지스터 MP3의 게이트 사이에 설치되며, 디코드 신호 D1의 하강에 동기하여 일시적으로 온되는 PMOS 트랜지스터 MP4를 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 구동 회로, 그것을 구비한 반도체 장치, 및, 구동 회로의 제어 방법에 관한 것이며, 예를 들어 소비 전력을 증대시키지 않고 신뢰성을 향상시키는 데 적합한 구동 회로, 그것을 구비한 반도체 장치, 및, 구동 회로의 제어 방법에 관한 것이다.
일반적으로, 메모리 셀 어레이의 워드선을 구동하는 워드선 드라이버는, 고속 동작성이나 저소비 전력성이 우수한 CMOS 게이트를 사용하여 구성되어 있다.
여기서, 워드선 드라이버는, DRAM(Dynamic Random Access Memory)이나 불휘발성 메모리 등의 워드선을 구동하는 경우, 메모리 셀에 기억된 데이터를 정확하게 판독하기 위해, 워드선에 대하여 가능한 한 높은 전압을 인가할 필요가 있다. 따라서, 워드선 드라이버는, DRAM이나 불휘발성 메모리 등의 워드선을 구동하는 경우, 정격 전압보다도 높은 전원 전압에 의해 구동됨으로써, 당해 워드선에 대하여 고전압을 인가하고 있다.
그러나, CMOS 게이트를 사용하여 구성된 워드선 드라이버에서는, 특정한 복수의 MOS 트랜지스터에 정상적으로 고전압이 인가되기 때문에, 이들 MOS 트랜지스터가 절연 파괴되어 버릴 가능성이 있다. 그것에 의해, 이 워드선 드라이버가 탑재된 반도체 장치는, 신뢰성을 저하시켜 버린다는 문제가 있었다.
이와 같은 문제에 대한 해결책이, 특허문헌 1에 개시되어 있다. 특허문헌 1에 개시된 드라이버는, 출력단 인버터와, 고전압 VDH에 의해 구동되며, 출력단 인버터에 설치된 PMOS 트랜지스터의 게이트에 대하여 입력 신호 Vin의 반전 신호를 출력하는 제1 인버터와, 저전압 VDL(<고전압 VDH)에 의해 구동되며, 출력단 인버터에 설치된 NMOS 트랜지스터의 게이트에 대하여 입력 신호 Vin의 반전 신호를 출력하는 제2 인버터를 구비한다.
여기서, 제2 인버터가 저전압 VDL에 의해 구동되고 있기 때문에, 제2 인버터를 구성하는 각 MOS 트랜지스터에는, 정상적으로 고전압이 인가되는 일은 없다. 그 때문에, 제2 인버터를 구성하는 각 MOS 트랜지스터가 절연 파괴될 가능성은 낮다. 그것에 의해, 특허문헌 1에 개시된 드라이버는, 절연 파괴되는 MOS 트랜지스터의 수를 저감시킬 수 있기 때문에, 신뢰성을 향상시킬 수 있다.
일본 특허 공개 평11-163713호 공보
그러나, 특허문헌 1에 개시된 드라이버에서는, 제1 인버터의 구동 전압(고전압 VDH)과, 제2 인버터의 구동 전압(저전압 VDL)이 상이하기 때문에, 제1 인버터의 출력 신호의 상승에 요하는 시간과, 제2 인버터의 출력 신호의 상승에 요하는 시간이 상이해 버린다. 그것에 의해, 출력단의 인버터를 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터가 의도치 않게 동시에 온되어 버리기 때문에, 관통 전류가 증대되고, 그 결과, 소비 전력이 증대되어 버린다는 문제가 있었다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 따르면, 구동 회로는, 제1 전원 전압에 의해 구동되며, 제1 입력 신호를 반전시켜 출력하는 제1 인버터와, 상기 제1 전원 전압보다도 높은 제2 전원 전압에 의해 구동되며, 상기 제1 입력 신호를 반전시켜 출력하는 제2 인버터와, 상기 제2 인버터의 출력 신호에 기초하여, 상기 제2 전원 전압이 공급되는 전원 전압 단자로부터 외부 출력 단자에 흐르는 전류를 제어하는 제1 PMOS 트랜지스터와, 상기 제1 인버터의 출력 신호에 기초하여, 상기 외부 출력 단자로부터 기준 전압 단자에 흐르는 전류를 제어하는 제1 NMOS 트랜지스터와, 상기 제2 전원 전압이 공급되는 전원 전압 단자와, 상기 제1 PMOS 트랜지스터의 게이트 사이에 설치되며, 상기 제1 입력 신호의 하강에 동기하여 일시적으로 온되는 제2 PMOS 트랜지스터를 구비한다.
다른 실시 형태에 따르면, 구동 회로의 제어 방법은, 제1 전원 전압에 의해 구동되는 제1 인버터를 사용하여, 제1 입력 신호를 반전시켜 출력하고, 상기 제1 전원 전압보다도 높은 제2 전원 전압에 의해 구동되는 제2 인버터를 사용하여, 상기 제1 입력 신호를 반전시켜 출력하고, 상기 제2 인버터의 출력 신호에 기초하여, 상기 제2 전원 전압이 공급되는 전원 전압 단자와 외부 출력 단자 사이에 설치된 제1 PMOS 트랜지스터에 흐르는 전류를 제어하고, 상기 제1 인버터의 출력 신호에 기초하여, 상기 외부 출력 단자와 기준 전압 단자 사이에 설치된 제1 NMOS 트랜지스터에 흐르는 전류를 제어하고, 상기 제2 전원 전압이 공급되는 전원 전압 단자와, 상기 제1 PMOS 트랜지스터의 게이트 사이에 설치된 제2 PMOS 트랜지스터를, 상기 제1 입력 신호의 하강에 동기하여 일시적으로 온된다.
상기 일 실시 형태에 따르면, 소비 전력을 증대시키지 않고 신뢰성을 향상시키는 것이 가능한 구동 회로, 그것을 구비한 반도체 장치, 및, 구동 회로의 제어 방법을 제공할 수 있다.
도 1은 실시 형태 1에 따른 반도체 장치의 구성예를 도시하는 블록도.
도 2는 도 1에 도시한 펄스 신호 생성부의 구체적인 구성예를 도시하는 회로도.
도 3은 도 2에 도시한 펄스 신호 생성부의 동작을 나타내는 타이밍 차트.
도 4는 도 1에 도시한 반도체 장치에 설치된 워드선 드라이버의 구체적인 구성예를 도시하는 회로도.
도 5는 도 4에 도시한 워드선 드라이버의 동작을 나타내는 타이밍 차트.
도 6은 실시 형태 2에 관한 반도체 장치에 설치된 워드선 드라이버의 구체적인 구성예를 도시하는 회로도.
도 7은 도 6에 도시한 워드선 드라이버의 동작을 나타내는 타이밍 차트.
도 8은 실시 형태 3에 따른 반도체 장치의 구성예를 도시하는 블록도.
도 9는 도 8에 도시한 반도체 장치에 설치된 어드레스 디코더의 구성예를 도시하는 도면.
도 10은 실시 형태 4에 따른 반도체 장치에 설치된 워드선 드라이버의 구체적인 구성예를 도시하는 회로도.
도 11은 바이어스 생성 회로의 구성예를 도시하는 도면.
도 12는 실시 형태에 이르기 전의 구상에 관한 반도체 장치의 구성예를 도시하는 블록도.
도 13은 도 12에 도시한 반도체 장치에 설치된 워드선 드라이버의 구체적인 구성예를 도시하는 회로도.
도 14는 도 13에 도시한 워드선 드라이버의 동작을 나타내는 타이밍 차트.
도 15는 실시 형태에 이르기 전의 구상에 관한 반도체 장치에 설치된 워드선 드라이버의 구체적인 구성예를 도시하는 회로도.
도 16은 도 15에 도시한 워드선 드라이버의 동작을 나타내는 타이밍 차트.
설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화가 이루어져 있다. 또한, 다양한 처리를 행하는 기능 블록으로서 도면에 기재되는 각 요소는, 하드웨어적으로는, CPU, 메모리, 그 밖의 회로로 구성할 수 있고, 소프트웨어적으로는, 메모리에 로드된 프로그램 등에 의해 실현된다. 따라서, 이들 기능 블록이 하드웨어만, 소프트웨어만, 또는 그들의 조합에 의해 다양한 형태로 실현할 수 있는 것은 당업자에게는 이해되는 바이며, 어느 것에 한정되는 것은 아니다. 또한, 각 도면에 있어서, 동일한 요소에는 동일한 부호가 붙여져 있고, 중복 설명은 적절히 생략되어 있다.
또한, 상술한 프로그램은, 다양한 타입의 비일시적인 컴퓨터 판독 가능 매체를 사용하여 저장되어, 컴퓨터에 공급할 수 있다. 비일시적인 컴퓨터 판독 가능 매체는, 다양한 타입의 실체가 있는 기록 매체를 포함한다. 비일시적인 컴퓨터 판독 가능 매체의 예는, 자기 기록 매체(예를 들어 플렉시블 디스크, 자기 테이프, 하드디스크 드라이브), 광자기 기록 매체(예를 들어 광자기 디스크), CD-ROM(Read Only Memory), CD-R, CD-R/W, 반도체 메모리(예를 들어, 마스크 ROM, PROM(Programmable ROM), EPROM(Erasable PROM), 플래시 ROM, RAM(Random Access Memory))를 포함한다. 또한, 프로그램은, 다양한 타입의 일시적인 컴퓨터 판독 가능 매체에 의해 컴퓨터에 공급되어도 된다. 일시적인 컴퓨터 판독 가능 매체의 예는, 전기 신호, 광신호 및 전자파를 포함한다. 일시적인 컴퓨터 판독 가능 매체는, 전선 및 광 파이버 등의 유선 통신로, 또는 무선 통신로를 통해, 프로그램을 컴퓨터에 공급할 수 있다.
<발명자들에 의한 사전 검토>
실시 형태 1에 따른 반도체 장치의 상세에 대하여 설명하기 전에, 본 발명자들이 사전 검토한 반도체 장치에 대하여 설명한다.
도 12는 실시 형태에 이르기 전의 구상에 관한 반도체 장치(5)의 구성예를 도시하는 블록도이다. 반도체 장치(5)는, 예를 들어 DRAM이나 불휘발성 메모리 등이며, 메모리 셀 어레이를 구성하는 복수의 메모리 셀 중, 어드레스 신호에 의해 지정된 어드레스의 메모리 셀에 기억된 데이터를 판독하여 출력한다.
구체적으로는, 반도체 장치(5)는 어드레스 디코더(51)와, n(n은 자연수)행의 워드선 WL1 내지 WLn에 대응하여 설치된 n개의 워드선 드라이버(52)와, 메모리 셀 어레이(53)와, 센스 앰프(54)를 적어도 구비한다. 또한, 이하의 설명에서는, n개의 워드선 드라이버(52)를, 각각 워드선 드라이버(52_1 내지 52_n)라고도 칭한다.
어드레스 디코더(51)는 어드레스 신호 AD1을 디코드하여 n개의 디코드 신호 D1 내지 Dn을 생성한다. 워드선 드라이버(52_1 내지 52_n)는, 각각, 디코드 신호 D1 내지 Dn을 드라이브하여 워드선 WL1 내지 WLn에 대하여 출력한다. 이하, 워드선 WL1 내지 WLn에 대하여 출력된 신호를, 각각 워드선 신호 W1 내지 Wn이라 칭한다.
메모리 셀 어레이(53)는, 예를 들어 n행×m열(n, m은 자연수)의 행렬 형상으로 배치된 복수의 메모리 셀을 포함하고 있다. 데이터 판독 시, n개의 워드선 WL1 내지 WLn 중, 어드레스 신호 AD1에 의해 지정된 워드선이 활성화된다(즉, H 레벨을 나타낸다). 또한, 그 이외의 모든 워드선이 비활성화된다(즉, L 레벨을 나타낸다). 그것에 의해, 활성화된 워드선에 대응하여 설치된 m열의 메모리 셀에 기억된 데이터는, 각각, m개의 비트선을 전반한다.
센스 앰프(54)는, m개의 비트선을 전반하는 데이터 중, 어드레스 신호 AD1에 의해 지정(선택)된 비트선을 전반하는 데이터를 증폭하여, 판독 데이터로서 출력한다.
(워드선 드라이버(52)의 구체적인 구성예)
도 13은 워드선 드라이버(52)의 구체적인 구성예를 도시하는 회로도이다. 도 13의 예에서는, 워드선 드라이버(52)가 1행째의 워드선 드라이버(52_1)인 경우에 대하여 설명하지만, 워드선 드라이버(52_2 내지 52_n)의 경우도 마찬가지이다.
도 13에 도시한 바와 같이, 워드선 드라이버(52_1)는, 고속 동작성이나 저소비 전력성이 우수한 CMOS 게이트를 사용하여 구성되어 있다. 여기서, DRAM이나 불휘발성 메모리 등에서는, 메모리 셀에 기억된 데이터를 정확하게 판독하기 위해, 워드선에 대하여 가능한 한 높은 전압을 인가할 필요가 있다. 그 때문에, 워드선 드라이버(52_1)는, 정격 전압인 전원 전압 VDD1보다도 높은 전원 전압 VDD2에 의해 구동됨으로써, 워드선 WL1에 대하여 고전압을 인가하고 있다.
구체적으로는, 워드선 드라이버(52_1)는, PMOS 트랜지스터 MP0, MP3과, NMOS 트랜지스터 MN0, MN3을 구비한다. 트랜지스터 MP0, MN0에 의해 전단의 인버터가 구성된다. 트랜지스터 MP3, MN3에 의해 후단의 인버터가 구성된다.
트랜지스터 MP0에서는, 전원 전압 VDD2가 공급되는 전원 전압 단자(이하, 전원 전압 단자 VDD2라 칭함)에 소스가 접속되고, 노드 N51에 드레인이 접속되고, 기준 전압 VSS 내지 전원 전압 VDD1의 전압 범위를 나타내는 디코드 신호 D1이 공급되는 입력 단자 IN1에 게이트가 접속되어 있다.
트랜지스터 MN0에서는, 기준 전압 VSS가 공급되는 기준 전압 단자(이하, 기준 전압 단자 VSS라 칭함)에 소스가 접속되고, 노드 N51에 드레인이 접속되고, 입력 단자 IN1에 게이트가 접속되어 있다.
트랜지스터 MP3에서는, 소스가 전원 전압 VDD2에 접속되고, 드레인이 출력 단자 OUT1에 접속되고, 게이트에 노드 N51의 전압(즉, 전단의 인버터 출력)이 인가된다. 트랜지스터 MN3에서는, 소스가 기준 전압 VSS에 접속되고, 드레인이 출력 단자 OUT1에 접속되고, 게이트에 노드 N51의 전압(즉, 전단의 인버터 출력)이 인가된다. 그리고, 출력 단자 OUT1의 전압이, 워드선 신호 W1로서 출력된다.
이와 같이, 워드선 드라이버(52_1)는, 전원 전압 VDD1보다도 높은 전원 전압 VDD2에 의해 구동되고 있다. 그것에 의해, 워드선 드라이버(52_1)는, 디코드 신호 D1의 활성화를 받아 워드선 신호 W1을 활성화하는 경우, 워드선 WL1에 대하여 전원 전압 VDD1보다도 높은 전원 전압 VDD2를 워드선 신호 W1로서 인가할 수 있다.
(워드선 드라이버(52)의 동작)
도 14는 워드선 드라이버(52)의 동작을 나타내는 타이밍 차트이다. 도 14의 예에서는, 워드선 드라이버(52)가 1행째의 워드선 드라이버(52_1)인 경우에 대하여 설명하지만, 워드선 드라이버(52_2 내지 52_n)의 경우도 마찬가지이다.
데이터의 판독 동작이 행해지는 경우, 어드레스 디코더(51)로부터 출력된 n개의 디코드 신호 D1 내지 Dn 중 어느 것이 상승한다. 도 14의 예에서는, 디코드 신호 D1이 상승한다(시각 t51). 그것에 의해, 워드선 신호 W1이 활성화된다. 즉, 워드선 신호 W1이 상승한다(시각 t52). 데이터의 판독 동작이 완료되면, 디코드 신호 D1은 하강한다(시각 t53). 그것에 의해, 워드선 신호 W1이 비활성화된다. 즉, 워드선 신호 W1이 하강한다(시각 t54). 또한, 디코드 신호 D1이 활성화되어 있는 기간 중(시각 t51 내지 t53), 트랜지스터 MP0은, 게이트-소스간의 전위차가 VDD2-VDD1이 되기 때문에 완전히는 오프되지 않는다. 그 때문에, 트랜지스터 MP0, MN0에는 약간의 관통 전류가 흐른다. 그러나, 전원 전압 VDD2가, 전원 전압 VDD1에 PMOS 트랜지스터의 역치 전압(절댓값)을 가한 전압값 이내이면, 당해 관통 전류는 작아진다. 또한, 디코드 신호 D1이 활성화되어 있는 기간은 한정적이다. 따라서, 여기서는, 당해 관통 전류는 무시할 수 있을 만큼 작은 것으로 한다.
여기서, 워드선 드라이버(52)에는, 고속 동작성 및 저소비 전력성이 요구됨과 함께, 고신뢰성이 요구된다. 이하, 고속 동작성, 저소비 전력성 및 고신뢰성의 각각에 영향을 주는 요인에 대하여 구체적으로 설명한다.
먼저, 고속 동작성에 영향을 주는 요인으로서는, 선택 워드선 드라이버가 워드선을 활성화시키는 데 수반되는 지연, 및, 선택 워드선 드라이버가 워드선을 비활성화시키는 데 수반되는 지연의 2개를 들 수 있다. 전자는, 메모리 셀 어레이에의 액세스 시간(어드레스 신호나 클럭 신호 등의 액세스 신호를 송신하고 나서 기억 데이터가 판독될 때까지의 시간) 및 액세스 주기(어떤 액세스 신호를 송신하고 나서 다음 액세스 신호를 송신할 때까지의 시간)에 영향을 주고, 후자는, 메모리 셀 어레이에의 액세스 주기에 영향을 준다.
다음에, 저소비 전력성에 영향을 주는 요인으로서는, 주로, 선택 워드선 드라이버에 의한 워드선의 부하 용량에의 충방전의 전류, 및, 선택 워드선 드라이버에 있어서 발생하는 관통 전류의 2개를 들 수 있다.
또한, 고신뢰성에 영향을 주는 요인으로서는, TDDB(Time dependent dielectric breakdown)를 들 수 있다. TDDB란, 비선택 워드선 드라이버에 설치된 트랜지스터에 정상적으로 고전압이 인가됨으로써, 당해 트랜지스터가 절연 파괴되는 현상이다. TDDB는, 인가 전압의 상승 및 고전압이 인가되는 트랜지스터의 사이즈의 확대에 의해, 발생하기 쉬워진다.
여기서, 비선택의 워드선 상에 설치된 각 워드선 드라이버(52)의 트랜지스터 MP0, MN3에서는, 각각의 게이트-소스간에 고전압의 전원 전압 VDD2가 정상적으로 인가되기 때문에, TDDB가 발생할 가능성이 높아진다. 그 결과, 반도체 장치(5)는 신뢰성을 저하시켜 버린다는 문제가 있었다. 이 문제는, 메모리 셀 전류를 높이기 위해, 또한, 워드선 드라이버(52)의 구동 능력을 높이기 위해, 전원 전압 VDD2의 값을 크게 할수록 현저해진다.
또한, 트랜지스터 MP0, MN3의 사이즈를 축소하면, TDDB의 발생은 억제되지만, 활성화 상태의 워드선을 비활성화시키는 데 요하는 지연 시간이 증대되기 때문에, 데이터의 판독 사이클이 길어져 버린다.
이와 같은 문제를 해결하기 위해, 발명자들은 다음에 워드선 드라이버(62)를 검토하였다.
(워드선 드라이버(62)의 구체적인 구성예)
도 15는 실시 형태에 이르기 전의 구상에 관한 반도체 장치(6)에 설치된 워드선 드라이버(62)의 구체적인 구성예를 도시하는 회로도이다. 도 15의 예에서는, 워드선 드라이버(62)가 1행째의 워드선 드라이버(62_1)인 경우에 대하여 설명하지만, 워드선 드라이버(62_2 내지 62_n)의 경우도 마찬가지이다.
도 15에 도시한 바와 같이, 워드선 드라이버(62_1)는, PMOS 트랜지스터 MP1 내지 MP3과, NMOS 트랜지스터 MN1 내지 MN3을 구비한다. 트랜지스터 MP1, MN1에 의해, 인버터 INV1이 구성된다. 트랜지스터 MP2, MN2에 의해, 인버터 INV2가 구성된다.
인버터 INV1을 구성하는 트랜지스터 MP1에서는, 전원 전압 VDD1이 공급되는 전원 전압 단자(이하, 전원 전압 단자 VDD1이라 칭함)에 소스가 접속되고, 노드 N61에 드레인이 접속되고, 디코드 신호 D1이 공급되는 입력 단자 IN1에 게이트가 접속되어 있다. 트랜지스터 MN1에서는, 기준 전압 단자 VSS에 소스가 접속되고, 노드 N61에 드레인이 접속되고, 입력 단자 IN1에 게이트가 접속되어 있다.
인버터 INV2를 구성하는 트랜지스터 MP2에서는, 전원 전압 단자 VDD2에 소스가 접속되고, 노드 N62에 드레인이 접속되며, 입력 단자 IN1에 게이트가 접속되어 있다. 트랜지스터 MN2에서는, 기준 전압 단자 VSS에 소스가 접속되고, 노드 N62에 드레인이 접속되며, 입력 단자 IN1에 게이트가 접속되어 있다.
트랜지스터 MP3은, 풀 업 소자이며, 인버터 INV2의 출력 전압에 기초하여, 전원 전압 단자 VDD2로부터 출력 단자 OUT1에 흐르는 전류를 제어한다. 구체적으로는, 트랜지스터 MP3에서는, 소스가 전원 전압 단자 VDD2에 접속되고, 드레인이 출력 단자 OUT1에 접속되고, 게이트가 인버터 INV2의 출력에 접속되어 있다.
트랜지스터 MN3은, 풀 다운 소자이며, 인버터 INV1의 출력 전압에 기초하여, 출력 단자 OUT1로부터 기준 전압 단자 VSS에 흐르는 전류를 제어한다. 구체적으로는, 트랜지스터 MN3에서는, 소스가 기준 전압 단자 VSS에 접속되고, 드레인이 출력 단자 OUT1에 접속되며, 게이트가 인버터 INV1의 출력에 접속되어 있다.
여기서, 상술한 바와 같이, 워드선 드라이버(52)에서는, 2개의 트랜지스터 MP0, MN3 중 어느 것에도 TDDB가 발생할 가능성이 있었다. 그것에 반해, 워드선 드라이버(62)에서는, 인버터 INV1이 전원 전압 VDD1에 의해 구동되고 있기 때문에, 비선택 시, 게이트-소스간에 전원 전압 VDD2가 정상적으로 인가되는 것은, 트랜지스터 MP2만이다. 즉, 워드선 드라이버(62)에서는, TDDB가 발생할 가능성이 있는 것은 트랜지스터 MP2만이며, 트랜지스터 MN3은 제외된다. 그 때문에, 워드선 드라이버(62)는 워드선 드라이버(52)의 경우보다도, TDDB의 발생을 저감시킬 수 있다.
또한, 일반적으로, 트랜지스터 MN3의 게이트 사이즈는, 트랜지스터 MP2의 게이트 사이즈의 3배 이상이다. 따라서, 워드선 드라이버(62)는 트랜지스터 MN3을 TDDB의 발생 대상으로부터 제외함으로써, TDDB의 발생 확률을 대폭 저감시킬 수 있다. 그 결과, 반도체 장치(6)는 신뢰성을 향상시킬 수 있다.
또한, TDDB의 발생 확률이 저하되기 때문에, 워드선 드라이버(62)는 워드선 드라이버(52)의 경우보다도 전원 전압 VDD2의 값을 크게 설정하여 구동 능력을 높이는 것도 가능해진다.
그러나, 워드선 드라이버(62)에서는, 인버터 INV1, INV2의 각각에 공급되는 구동 전압이 상이하기 때문에, 인버터 INV1의 출력 신호의 상승에 요하는 시간과, 인버터 INV2의 출력 신호의 상승에 요하는 시간이 상이해 버린다. 그것에 의해, 출력단에 설치된 트랜지스터 MP3 및 트랜지스터 MN3이 의도치 않게 동시에 온되어 버리기 때문에, 관통 전류가 증대되고, 그 결과, 소비 전력이 증대되어 버린다는 문제가 있었다.
(워드선 드라이버(62)의 동작)
도 16은 워드선 드라이버(62)의 동작을 나타내는 타이밍 차트이다. 도 16의 예에서는, 워드선 드라이버(62)가 1행째의 워드선 드라이버(62_1)인 경우에 대하여 설명하지만, 워드선 드라이버(62_2 내지 62_n)의 경우도 마찬가지이다.
데이터의 판독 동작에서는, 먼저, 디코드 신호 D1이 상승한다(시각 t61). 그것에 의해, 인버터 INV1, INV2의 각각의 출력 신호가 하강한다(시각 t62). 그것에 의해, 트랜지스터 MP3이 온되고, 트랜지스터 MN3이 오프되기 때문에, 워드선 신호 W1이 활성화된다. 즉, 워드선 신호 W1이 상승한다(시각 t63).
그 후, 데이터의 판독 동작이 완료되면, 디코드 신호 D1은 하강한다(시각 t64). 그것에 의해, 인버터 INV1, INV2의 각각의 출력 신호가 상승을 개시한다(시각 t65). 인버터 INV1, INV2의 각각의 출력 신호가 상승하면(시각 t66, 시각 t67), 트랜지스터 MP3이 오프되고, 트랜지스터 MN3이 온되기 때문에, 워드선 신호 W1이 비활성화된다. 즉, 워드선 신호 W1이 하강한다(시각 t68).
여기서, 인버터 INV1은 전원 전압 VDD1에 의해 구동되고, 인버터 INV2는 전원 전압 VDD1보다 높은 전원 전압 VDD2에 의해 구동되고 있다. 그 때문에, 인버터 INV2의 출력 신호가 전원 전압 VDD2 레벨에까지 상승하는 시각(시각 t67)은, 인버터 INV1의 출력 신호가 전원 전압 VDD1 레벨에까지 상승하는 시각(시각 t66)보다도 늦어진다. 그것에 의해, 트랜지스터 MP3이 오프되기 전에, 트랜지스터 MN3이 풀 온되어 버린다. 그것에 의해, 인버터 INV1의 출력 신호가 전원 전압 VDD1 레벨에까지 상승함으로써 트랜지스터 MN3이 풀 온되고 나서, 인버터 INV2의 출력 신호가 전원 전압 VDD2 레벨에까지 상승함으로써 트랜지스터 MP3이 오프될 때까지의 기간(시각 t66 내지 t67), 트랜지스터 MP3, MN3이 동시에 온되어 버리기 때문에, 관통 전류가 증대되고, 그 결과, 소비 전력이 증대되어 버린다.
또한, 트랜지스터 MP2의 사이즈를 확대하면, 트랜지스터 MP3이 오프되는 시각(시각 t67)을, 트랜지스터 MN3이 풀 온되는 시각(시각 t66) 부근까지 앞당길 수 있기 때문에, 관통 전류의 증대는 억제된다. 그러나, 트랜지스터 MP2의 사이즈를 확대하는 것은, 트랜지스터 MP2에 있어서의 TDDB의 발생 확률을 상승시켜 버린다.
혹은, 트랜지스터 MP1의 사이즈를 축소하면, 트랜지스터 MN3이 풀 온되는 시각(시각 t66)을, 트랜지스터 MP3이 오프되는 시각(시각 t67) 부근까지 늦출 수 있기 때문에, 관통 전류의 증대는 억제된다. 그러나, 트랜지스터 MP1의 사이즈를 축소하는 것은, 워드선 드라이버(62)의 동작 속도를 느리게 해 버린다.
따라서, 소비 전력의 증대를 억제하면서, 신뢰성을 향상시키는 것이 가능한, 실시 형태 1에 따른 반도체 장치(1)를 알아냈다.
<실시 형태 1>
도 1은 실시 형태 1에 따른 반도체 장치(1)의 구성예를 도시하는 블록도이다. 반도체 장치(1)는, 예를 들어 DRAM이나 불휘발성 메모리 등이며, 메모리 셀 어레이를 구성하는 복수의 메모리 셀 중, 어드레스 신호에 의해 지정된 어드레스의 메모리 셀에 기억된 데이터를 판독하여 출력한다.
구체적으로는, 반도체 장치(1)는 어드레스 디코더(11)와, n(n은 자연수)개의 워드선 드라이버(12)와, 메모리 셀 어레이(13)와, 센스 앰프(14)와, n개의 펄스 신호 생성부(15)를 적어도 구비한다. n개의 워드선 드라이버(12) 및 n개의 펄스 신호 생성부(15)는 모두, n행의 워드선 WL1 내지 WLn에 대응하여 설치되어 있다. 이하의 설명에서는, n개의 워드선 드라이버(12)를 각각 워드선 드라이버(12_1 내지 12_n)라고도 칭한다. 또한, n개의 펄스 신호 생성부(15)를 각각 펄스 신호 생성부(15_1 내지 15_n)라고도 칭한다.
어드레스 디코더(11)는 어드레스 신호 AD1을 디코드하여 n개의 디코드 신호 D1 내지 Dn을 생성한다.
펄스 신호 생성부(15_1 내지 15_n)는, 각각, 디코드 신호 D1 내지 Dn의 하강에 동기하여, 일시적으로 하강하는 펄스 신호 P1 내지 Pn을 생성한다. 이들 펄스 신호 P1 내지 Pn은, 각각, 워드선 드라이버(12_1 내지 12_n)에 공급된다.
(펄스 신호 생성부(15)의 구체적인 구성)
도 2는 펄스 신호 생성부(15)의 구체적인 구성예를 도시하는 회로도이다. 도 2의 예에서는, 펄스 신호 생성부(15)가 1행째의 펄스 신호 생성부(15_1)인 경우에 대하여 설명하지만, 펄스 신호 생성부(15_2 내지 15_n)의 경우도 마찬가지이다.
도 2에 도시한 바와 같이, 펄스 신호 생성부(15_1)는, 지연 소자(151)와, 논리합 회로(이하, OR 회로라 칭함)(152)를 구비한다. 지연 소자(151)는 디코드 신호 D1의 반전 신호를 출력한다. OR 회로(152)는 디코드 신호 D1과, 지연 소자(151)의 출력 신호의 논리합을 펄스 신호 P1로서 출력한다.
도 3은 펄스 신호 생성부(15_1)의 동작을 나타내는 타이밍 차트이다.
도 3에 도시한 바와 같이, 디코드 신호 D1이 상승하면(시각 t21), 그것에 지연되어 지연 소자(151)의 출력 신호가 하강한다(시각 t22). 이때, 펄스 신호 P1은 H 레벨로 유지된다. 그 후, 디코드 신호 D1이 하강하면(시각 t23), 그것에 지연되어 지연 소자(151)의 출력 신호가 상승한다(시각 t25). 이때, 펄스 신호 P1은, 디코드 신호 D1의 하강에 따라서 하강하고(시각 t24), 또한, 지연 소자(151)의 출력 신호의 상승에 따라서 상승한다(시각 t26). 즉, 펄스 신호 P1은, 일시적으로 하강한다(시각 t24 내지 t26).
도 1로 되돌아가서 설명을 계속한다.
워드선 드라이버(12_1 내지 12_n)는, 각각, 디코드 신호 D1 내지 Dn을 드라이브하여 워드선 WL1 내지 WLn에 대하여 출력한다. 이하, 워드선 WL1 내지 WLn에 대하여 출력된 신호를, 각각 워드선 신호 W1 내지 Wn이라 칭한다.
메모리 셀 어레이(13)는, 예를 들어 n행×m열(n, m은 자연수)의 행렬 형상으로 배치된 복수의 메모리 셀을 포함하고 있다. 데이터 판독 시, n개의 워드선 WL1 내지 WLn 중, 어드레스 신호 AD1에 의해 지정된 워드선이 활성화되고(H 레벨을 나타내고), 그 이외의 모든 워드선이 비활성화된다(L 레벨을 나타낸다). 그것에 의해, 활성화된 워드선에 대응하여 설치된 m열의 메모리 셀에 기억된 데이터는, 각각, m개의 비트선을 전반한다.
센스 앰프(14)는, m개의 비트선을 전반하는 데이터 중, 어드레스 신호 AD1에 의해 지정(선택)된 비트선을 전반하는 데이터를 증폭하여, 판독 데이터로서 출력한다.
(워드선 드라이버(12)의 구체적인 구성)
도 4는 워드선 드라이버(12)의 구체적인 구성예를 도시하는 회로도이다. 도 4의 예에서는, 워드선 드라이버(12)가 1행째의 워드선 드라이버(12_1)인 경우에 대하여 설명하지만, 워드선 드라이버(12_2 내지 12_n)의 경우에서도 마찬가지이다.
도 4에 도시한 바와 같이, 워드선 드라이버(12_1)는, PMOS 트랜지스터 MP1 내지 MP4와, NMOS 트랜지스터 MN1 내지 MN3을 구비한다. 트랜지스터 MP1, MN1에 의해, 인버터 INV1이 구성된다. 트랜지스터 MP2, MN2에 의해, 인버터 INV2가 구성된다.
인버터 INV1을 구성하는 트랜지스터 MP1에서는, 전원 전압 단자 VDD1에 소스가 접속되고, 노드 N11에 드레인이 접속되고, 디코드 신호 D1이 공급되는 입력 단자 IN1에 게이트가 접속되어 있다. 트랜지스터 MN1에서는, 기준 전압 단자 VSS에 소스가 접속되고, 노드 N11에 드레인이 접속되고, 입력 단자 IN1에 게이트가 접속되어 있다.
인버터 INV2를 구성하는 트랜지스터 MP2에서는, 전원 전압 단자 VDD2에 소스가 접속되고, 노드 N12에 드레인이 접속되고, 입력 단자 IN1에 게이트가 접속되어 있다. 트랜지스터 MN2에서는, 기준 전압 단자 VSS에 소스가 접속되고, 노드 N12에 드레인이 접속되고, 입력 단자 IN1에 게이트가 접속되어 있다.
트랜지스터 MP3은, 풀 업 소자이며, 인버터 INV2의 출력 전압에 기초하여, 전원 전압 단자 VDD2로부터 출력 단자 OUT1에 흐르는 전류를 제어한다. 구체적으로는, 트랜지스터 MP3에서는, 소스가 전원 전압 단자 VDD2에 접속되고, 드레인이 출력 단자 OUT1에 접속되고, 게이트가 인버터 INV2의 출력에 접속되어 있다.
트랜지스터 MN3은, 풀 다운 소자이며, 인버터 INV1의 출력 전압에 기초하여, 출력 단자 OUT1로부터 기준 전압 단자 VSS에 흐르는 전류를 제어한다. 구체적으로는, 트랜지스터 MN3에서는, 소스가 기준 전압 단자 VSS에 접속되고, 드레인이 출력 단자 OUT1에 접속되고, 게이트가 인버터 INV1의 출력에 접속되어 있다.
트랜지스터 MP4는, 트랜지스터 MP3의 오프 조작을 빠르게 하기 위해 설치된 풀 업 소자이며, 디코드 신호 D1의 하강에 동기하여 일시적으로 하강하는 펄스 신호 P1에 의해 일시적으로 온된다. 구체적으로는, 트랜지스터 MP4에서는, 소스가 전원 전압 단자 VDD2에 접속되고, 드레인이 트랜지스터 MP3의 게이트에 접속되고, 게이트가, 펄스 신호 P1이 공급되는 입력 단자 IN2에 접속되어 있다.
여기서, 워드선 드라이버(12_1)에서는, 인버터 INV1이 전원 전압 VDD1에 의해 구동되고 있기 때문에, 비선택 시, 게이트-소스간에 전원 전압 VDD2가 정상적으로 인가되는 것은, 트랜지스터 MP2만이다. 즉, 워드선 드라이버(12_1)에서는, TDDB가 발생할 가능성이 있는 것은 트랜지스터 MP2만이며, 트랜지스터 MN3은 제외된다. 그 때문에, 워드선 드라이버(12_1)는, 워드선 드라이버(52_1)의 경우보다도, TDDB의 발생을 저감시킬 수 있다.
또한, 일반적으로, 트랜지스터 MN3의 게이트 사이즈는, 트랜지스터 MP2의 게이트 사이즈의 3배 이상이다. 따라서, 워드선 드라이버(12_1)는, 트랜지스터 MN3을 TDDB의 발생 대상으로부터 제외함으로써, TDDB의 발생 확률을 대폭 저감시킬 수 있다. 그 결과, 반도체 장치(1)는 신뢰성을 향상시킬 수 있다.
또한, TDDB의 발생 확률이 저하되기 때문에, 워드선 드라이버(12_1)는, 워드선 드라이버(52_1)의 경우보다도 전원 전압 VDD2의 값을 크게 설정하여 구동 능력을 높이는 것도 가능해진다.
(워드선 드라이버(12)의 동작)
도 5는 워드선 드라이버(12)의 동작을 나타내는 타이밍 차트이다. 도 5의 예에서는, 워드선 드라이버(12)가 1행째의 워드선 드라이버(12_1)인 경우를 예로 설명하지만, 워드선 드라이버(12_2 내지 12_n)의 경우도 마찬가지이다.
데이터의 판독 동작이 행해지는 경우, 어드레스 디코더(11)로부터 출력된 n개의 디코드 신호 D1 내지 Dn 중 어느 것이 상승한다. 도 5의 예에서는, 디코드 신호 D1이 상승한다(시각 t11). 그것에 의해, 인버터 INV1, INV2의 각각의 출력 신호가 하강한다(시각 t12). 그것에 의해, 트랜지스터 MP3이 온되고, 트랜지스터 MN3이 오프되기 때문에, 워드선 신호 W1이 활성화된다. 즉, 워드선 신호 W1이 상승한다(시각 t13).
그 후, 데이터의 판독 동작이 완료되면, 디코드 신호 D1이 하강한다(시각 t14). 그것에 의해, 인버터 INV1, INV2의 각각의 출력 신호가 상승을 개시한다(시각 t15). 인버터 INV1, INV2의 각각의 출력 신호가 상승하면(시각 t16), 트랜지스터 MP3이 오프되고, 트랜지스터 MN3이 온되기 때문에, 워드선 신호 W1이 비활성화된다. 즉, 워드선 신호 W1이 하강한다(시각 t17). 또한, 디코드 신호 D1이 활성화되어 있는 기간 중(시각 t11 내지 t14), 트랜지스터 MP4, MP2는, 모두 게이트-소스간의 전위차가 VDD2-VDD1이 되기 때문에 완전히는 오프되지 않는다. 그 때문에, 트랜지스터 MP4, MN2 및 트랜지스터 MP2, MN2에는 모두 약간의 관통 전류가 흐른다. 그러나, 전원 전압 VDD2가, 전원 전압 VDD1에 PMOS 트랜지스터의 역치 전압(절댓값)을 가한 전압값 이내이면, 당해 관통 전류는 작아진다. 또한, 디코드 신호 D1이 활성화되어 있는 기간은 한정적이다. 따라서, 여기서는, 당해 관통 전류는 무시할 수 있을 만큼 작은 것으로 한다. 또한, 워드선 신호 W1이 비활성화된 후(시각 t17 이후)에도, 트랜지스터 MP4는 완전히는 오프되지 않는다. 그러나, 이때는, 트랜지스터 MP2가 온되어 트랜지스터 MP3의 게이트 전압(노드(12)의 전압)이 전원 전압 VDD2 레벨까지 상승한 상태이기 때문에, 트랜지스터 MP4가 완전히 오프되어 있지 않아도 문제없다.
여기서, 인버터 INV1은 전원 전압 VDD1에 의해 구동되고, 인버터 INV2는 전원 전압 VDD1보다 높은 전원 전압 VDD2에 의해 구동되고 있다. 그 때문에, 아무런 대책도 세우지 않으면, 인버터 INV2의 출력 신호가 전원 전압 VDD2 레벨에까지 상승하는 시각(시각 t16')은, 인버터 INV1의 출력 신호가 전원 전압 VDD1 레벨에까지 상승하는 시각(시각 t16)보다도 늦어진다. 그것에 의해, 트랜지스터 MP3이 오프되기 전에, 트랜지스터 MN3이 풀 온되어 버린다. 그것에 의해, 트랜지스터 MN3이 풀 온되고 나서 트랜지스터 MP3이 오프될 때까지의 기간(시각 t16 내지 t16'), 트랜지스터 MP3, MN3이 동시에 온되어 버리기 때문에, 관통 전류가 증대되고, 그 결과, 소비 전력이 증대되어 버린다.
따라서, 본 실시 형태에 관한 워드선 드라이버(12_1)에서는, 트랜지스터 MP4가, 디코드 신호 D1의 하강에 동기하여 일시적으로 하강하는 펄스 신호 P1에 의해, 일시적으로 온된다. 그것에 의해, 전원 전압 단자 VDD2로부터 트랜지스터 MP4를 통해 트랜지스터 MP3의 게이트에 대하여 급속하게 전하가 축적되어, 당해 트랜지스터 MP3의 게이트 전압이 급속하게 상승하기 때문에, 당해 트랜지스터 MP3은 빠르게 온으로부터 오프로 전환된다.
그것에 의해, 트랜지스터 MP3이 오프되는 시각을, 트랜지스터 MN3이 풀 온되는 시각(시각 t16) 부근까지 앞당길 수 있다. 그것에 의해, 트랜지스터 MN3이 풀 온되고 나서 트랜지스터 MP3이 오프될 때까지의 기간을 짧게 할(이상적으로는 없앨) 수 있기 때문에, 관통 전류의 증대가 억제되고, 그 결과, 소비 전력의 증대가 억제된다.
또한, 펄스 신호 P1은, 트랜지스터 MP3의 게이트 전압이 충분히 상승한 후, L 레벨로부터 H 레벨(전원 전압 VDD1 레벨)로 변화된다. 그것에 의해, 트랜지스터 MP4의 게이트-소스간에 전원 전압 VDD2가 정상적으로 인가되는 것을 방지할 수 있다. 그 결과, 트랜지스터 MP3에 있어서 TDDB가 발생하는 것을 방지할 수 있다.
또한, 펄스 신호 P1의 하강 시각은, 디코드 신호 D1의 하강 시각에 가능한 한 가까운(이상적으로는 일치하고 있는) 것이 바람직하다. 예를 들어, 펄스 신호 P1의 하강 시각이 디코드 신호 D1의 하강 시각보다 빨라질수록, 트랜지스터 MN2가 오프되기 전에 트랜지스터 MP4가 온되어 버리기 때문에, 트랜지스터 MP4, MN2에 흐르는 관통 전류가 증대되어 버린다. 한편, 펄스 신호 P1의 하강 시각이 디코드 신호 D1의 하강 시각보다 늦어질수록, 트랜지스터 MP를 빠르게 오프할 수 없게 되기 때문에, 트랜지스터 MP3, MN3에 흐르는 관통 전류가 증대되어 버린다.
또한, 관통 전류의 증대가 억제되기 때문에, 트랜지스터 MP2의 사이즈를 확대하거나, 트랜지스터 MP1의 사이즈를 축소하거나 할 필요는 없어진다. 그 때문에, 고신뢰성 및 고속 동작성은 유지된다.
이와 같이, 본 실시 형태에 관한 반도체 장치(1)는, 각 워드선 드라이버가, 전원 전압 단자 VDD2와 출력단의 트랜지스터 MP3의 게이트 사이에 설치되고, 또한, 디코드 신호의 하강에 동기하여 일시적으로 온되는, 트랜지스터 MP4를 구비한다. 그것에 의해, 본 실시 형태에 관한 반도체 장치(1)는, 출력단의 트랜지스터 MP3을 빠르게 오프시킬 수 있기 때문에, 출력단의 트랜지스터 MP3, MN3이 동시에 온되는 기간을 단축시킬 수 있고, 그 결과, 출력단의 트랜지스터 MP3, MN3에 흐르는 관통 전류의 증대를 억제할 수 있다. 즉, 본 실시 형태에 관한 반도체 장치(1)는 소비 전력을 증대시키지 않고, 신뢰성을 향상시킬 수 있다.
<실시 형태 2>
도 6은 실시 형태 2에 관한 반도체 장치(2)에 설치된 워드선 드라이버(22)의 구성예를 도시하는 도면이다. 또한, 워드선 드라이버(22)는 반도체 장치(1)의 워드선 드라이버(12)에 대응한다. 도 6의 예에서는, 워드선 드라이버(22)가 1행째의 워드선 드라이버(22_1)인 경우에 대하여 설명하지만, 워드선 드라이버(22_2 내지 22_n)의 경우에서도 마찬가지이다.
도 6에 도시한 바와 같이, 워드선 드라이버(22_1)는, 워드선 드라이버(12_1)와 비교하여, N채널 MOS 트랜지스터 MN4를 더 구비한다. 워드선 드라이버(22_1)의 그 밖의 구성에 대해서는, 워드선 드라이버(12_1)와 마찬가지이기 때문에, 그 설명을 생략한다.
트랜지스터 MN4는, 출력 단자 OUT1의 전하의 방출을 빠르게 하기 위해 설치된 풀 다운 소자이며, 디코드 신호 D1의 하강에 동기하여 일시적으로 상승하는 펄스 신호 P1b에 의해 일시적으로 온된다. 펄스 신호 P1b는, 예를 들어 펄스 신호 P1의 반전 신호이다. 구체적으로는, 트랜지스터 MN4에서는, 소스가 기준 전압 단자 VSS에 접속되고, 드레인이 출력 단자 OUT1에 접속되고, 게이트가, 펄스 신호 P1b가 공급되는 입력 단자 IN3에 접속되어 있다.
또한, 트랜지스터 MN4, MN3의 사이즈비는 특별히 한정되지 않지만, 트랜지스터 MN3의 사이즈는, 트랜지스터 MN4의 사이즈보다도 작은 것이 바람직하다. 구체적으로는, 트랜지스터 MN3의 사이즈는, 트랜지스터 MN4의 사이즈의 3분의 1 정도이다.
(워드선 드라이버(22)의 동작)
도 7은 워드선 드라이버(22)의 동작을 나타내는 타이밍 차트이다. 도 7의 예에서는, 워드선 드라이버(22)가 1행째의 워드선 드라이버(22_1)인 경우를 예로 설명하지만, 워드선 드라이버(22_2 내지 22_n)의 경우도 마찬가지이다.
데이터의 판독 동작이 행해지는 경우, 어드레스 디코더(11)로부터 출력된 n개의 디코드 신호 D1 내지 Dn 중 어느 것이 상승한다. 도 7의 예에서는, 디코드 신호 D1이 상승한다(시각 t31). 그것에 의해, 인버터 INV1, INV2의 각각의 출력 신호가 하강한다(시각 t32). 그것에 의해, 트랜지스터 MP3이 온되고, 트랜지스터 MN3이 오프되기 때문에, 워드선 신호 W1이 활성화된다. 즉, 워드선 신호 W1이 상승한다(시각 t33).
그 후, 데이터의 판독 동작이 완료되면, 디코드 신호 D1은 하강한다(시각 t34). 그것에 의해, 인버터 INV1, INV2의 각각의 출력 신호가 상승을 개시한다(시각 t35). 인버터 INV1, INV2의 각각의 출력 신호가 상승하면(시각 t36), 트랜지스터 MP3이 오프되고, 트랜지스터 MN3이 온되기 때문에, 워드선 신호 W1이 비활성화된다. 즉, 워드선 신호 W1이 하강한다(시각 t37).
여기서, 본 실시 형태에 관한 워드선 드라이버(22_1)에서는, 트랜지스터 MP4가, 디코드 신호 D1의 하강에 동기하여 일시적으로 하강하는 펄스 신호 P1에 의해, 일시적으로 온된다. 그것에 의해, 전원 전압 단자 VDD2로부터 트랜지스터 MP4를 통해 트랜지스터 MP3의 게이트에 대하여 급속하게 전하가 축적되어, 당해 트랜지스터 MP3의 게이트 전압이 급속하게 상승하기 때문에, 당해 트랜지스터 MP3은 빠르게 온으로부터 오프로 전환된다.
그것에 의해, 트랜지스터 MP3이 오프되는 시각을, 트랜지스터 MN3이 풀 온되는 시각(시각 t36) 부근까지 앞당길 수 있다. 그것에 의해, 트랜지스터 MN3이 풀 온되고 나서 트랜지스터 MP3이 오프될 때까지의 기간을 짧게 할(이상적으로는 없앨) 수 있기 때문에, 관통 전류의 증대가 억제되고, 그 결과, 소비 전력의 증대가 억제된다.
또한, 실제로는, 트랜지스터 MP3이 오프되는 시각을 트랜지스터 MN3이 풀 온되는 시각에 완전히 일치시키는 것은 곤란한 경우가 있다. 따라서, 본 실시 형태에 관한 워드선 드라이버(22_1)에서는, 트랜지스터 MN4가, 디코드 신호 D1의 하강에 동기하여 일시적으로 상승하는 펄스 신호 P1b에 의해, 일시적으로 온된다. 그것에 의해, 출력 단자 OUT1의 전하가, 트랜지스터 MN3뿐만 아니라 트랜지스터 MN4를 통해서도 방출된다. 그것에 의해, 관통 전류가 흐르는 트랜지스터 MN3의 사이즈를 작게 할 수 있기 때문에, 관통 전류가 저감된다. 예를 들어, 트랜지스터 MN3의 사이즈가 트랜지스터 MN4의 사이즈의 3분의 1인 경우, 관통 전류는 약 4분의 1로 저감된다.
<실시 형태 3>
도 8은 실시 형태 3에 따른 반도체 장치(3)의 구성예를 도시하는 블록도이다. 반도체 장치(3)에서는, 반도체 장치(1)와 비교하여, 어드레스 디코더의 구조가 상이함과 함께, 펄스 신호 생성부(15)의 수가 상이하다. 이하, 구체적으로 설명한다.
구체적으로는, 반도체 장치(3)는, 어드레스 디코더(31)와, n개의 워드선 드라이버(12)와, 메모리 셀 어레이(13)와, 센스 앰프(14)와, p(p는 n보다 작은 자연수)개의 펄스 신호 생성부(15)를 적어도 구비한다.
이하의 설명에서는, p개의 펄스 신호 생성부(15)를 각각 펄스 신호 생성부(15_1 내지 15_p)라고도 칭한다. 또한, n개의 워드선 드라이버(12) 중, 펄스 신호 생성부(15_i)(i는 1 내지 p의 자연수)로부터의 펄스 신호 Pi가 공급되는 q(q는 n/p)개의 워드선 드라이버(12)를, 워드선 드라이버(12_i_1 내지 12_i_q)라고도 칭한다. 또한, 워드선 드라이버(12_1_1)는, 워드선 드라이버(12_1)에 상당하고, 워드선 드라이버(12_p_q)는, 워드선 드라이버(12_n)에 상당한다.
(어드레스 디코더(31)의 구체적인 구성예)
도 9는 어드레스 디코더(31)의 구체적인 구성예를 도시하는 도면이다. 또한, 도 9에는, 어드레스 디코더(31)에 더하여 p개의 펄스 신호 생성부(15_1 내지 15_p)도 도시되어 있다.
도 9에 도시한 바와 같이, 어드레스 디코더(31)는 프리디코더(311, 312)와, p개의 논리곱 회로군(313_1 내지 313_p)을 구비한다.
프리디코더(311)는, 예를 들어 어드레스 신호 AD1을 구성하는 복수의 비트 중, 상위의 비트를 포함한 어드레스 신호(이하, 상위 어드레스 신호라 칭함)를 디코드하여 프리디코드 신호 Dh_1 내지 Dh_p를 출력한다. 프리디코더(312)는, 예를 들어 어드레스 신호 AD1을 구성하는 복수의 비트 중, 나머지 하위 비트를 포함한 어드레스 신호(이하, 하위 어드레스 신호라 칭함)를 디코드하여 프리디코드 신호 Dl_1 내지 Dl_q를 출력한다.
각 논리곱 회로군(313_1 내지 313_p)은, q개의 AND 회로를 포함하고 있다. 논리곱 회로군(313_i)(i는 1 내지 p의 자연수)은, 프리디코더(311)로부터 출력된 프리디코드 신호 Dh_i를, 프리디코더(312)로부터 출력된 프리디코드 신호 Dl_1 내지 Dl_q에 곱하여, 각각 디코드 신호 D1_i_1 내지 D1_i_q로서 출력한다. 또한, 디코드 신호 D1_1_1은, 디코드 신호 D1에 상당하고, 디코드 신호 D1_p_q는, 디코드 신호 Dn에 상당한다.
프리디코더(311)로부터 출력된 프리디코드 신호 Dh_1 내지 Dh_p는, 각각 펄스 신호 생성부(15_1 내지 15_p)에도 공급된다.
도 8로 되돌아가서 설명을 계속한다.
펄스 신호 생성부(15_1 내지 15_p)는, 각각 프리디코드 신호 Dh_1 내지 Dh_p의 하강에 동기하여 일시적으로 하강하는 펄스 신호 P1 내지 Pp를 출력한다. 펄스 신호 Pi(i는 1 내지 p의 자연수)는, q개의 워드선 드라이버(12_i_1 내지 12_i_q)에 공급된다.
워드선 드라이버(12_i_1 내지 12_i_q)는, 각각, 디코드 신호 D1_i_1 내지 D1_i_q를 드라이브하여, 워드선 WL1_i_1 내지 WL1_i_q에 대하여 출력한다. 또한, 워드선 WL1_1_1은, 워드선 WL1에 상당하고, 워드선 WL1_p_q는, 워드선 WLn에 상당한다.
반도체 장치(3)의 그 밖의 구성에 대해서는, 반도체 장치(1)의 경우와 마찬가지이기 때문에, 그 설명을 생략한다.
이와 같이, 본 실시 형태에 관한 반도체 장치(3)는, 어드레스 신호 AD1을 디코드함으로써 생성된 n개의 디코드 신호에 기초하여 n개의 펄스 신호 P1 내지 Pn을 생성하는 것 대신에, 상위 어드레스 신호를 디코드함으로써 생성된 p비트 폭분(p<n)의 프리디코드 신호에 기초하여 p비트 폭분의 펄스 신호 P1 내지 Pp만을 생성하고 있다. 그것에 의해, 본 실시 형태에 관한 반도체 장치(3)는, 펄스 신호 생성부(15)의 수를 저감시킬 수 있기 때문에, 회로 규모의 증대를 억제할 수 있다.
또한, 본 실시 형태에 관한 반도체 장치(3)에서는, 디코드 신호 D1 내지 Dn과, 펄스 신호 P1 내지 Pp가 모두, 상위 어드레스 신호를 디코드함으로써 생성된 p비트 폭분의 프리디코드 신호에 기초하여 생성되어 있다. 그것에 의해, 디코드 신호 D1 내지 Dn의 하강 타이밍과, 펄스 신호 P1 내지 Pp의 하강 타이밍을 일치시키기 쉬워지기 때문에, 각 워드선 드라이버(12)에 설치된 트랜지스터 MP3, MN3에 흐르는 관통 전류의 증대는 억제된다.
본 실시 형태에서는, 반도체 장치(3)가 워드선 드라이버(12_1 내지 12_n)를 구비한 경우를 예로 설명하였지만 이것에 한정되지 않고, 반도체 장치(3)는 워드선 드라이버(22_1 내지 22_n)를 구비하고 있어도 된다.
<실시 형태 4>
도 10은 실시 형태 4에 관한 반도체 장치(4)에 설치된 워드선 드라이버(42)의 구성예를 도시하는 도면이다. 또한, 워드선 드라이버(42)는, 반도체 장치(1)의 워드선 드라이버(12)에 대응한다. 도 10의 예에서는, 워드선 드라이버(42)가 1행째의 워드선 드라이버(42_1)인 경우에 대하여 설명하지만, 워드선 드라이버(42_2 내지 42_n)의 경우에서도 마찬가지이다.
도 10에 도시한 바와 같이, 워드선 드라이버(42_1)는, 워드선 드라이버(12_1)와 비교하여, 인버터 INV2 대신에 인버터 INV2a를 구비한다. 인버터 INV2a에서는, 트랜지스터 MP2의 게이트가, 바이어스 신호 B1이 공급되는 입력 단자 IN4에 접속되어 있다. 인버터 INV2a의 그 밖의 구성에 대해서는, 인버터 INV2의 경우와 마찬가지이기 때문에, 그 설명을 생략한다.
바이어스 신호 B1은, 예를 들어 스탠바이 모드로부터 통상 동작 모드로 모드가 전환됨으로써 내부 전원 회로가 기동한 경우에, 활성화된다.
도 11은 바이어스 생성 회로 BG1의 구성예를 도시하는 도면이다. 또한, 도 11에는 인버터 INV2a도 도시되어 있다.
도 11에 도시한 바와 같이, 바이어스 생성 회로 BG1은, P채널 MOS 트랜지스터 MP5와, 정전류원 I1을 구비한다. 트랜지스터 MP5에서는, 소스가 전원 전압 단자 VDD2에 접속되고, 드레인 및 게이트가 바이어스 생성 회로 BG1의 출력 단자에 접속되어 있다. 정전류원 I1의 입력 단자는, 바이어스 생성 회로 BG1의 출력 단자에 접속되고, 정전류원 I1의 출력 단자는, 기준 전압 단자 VSS에 접속되어 있다.
여기서, 바이어스 생성 회로 BG1에 설치된 트랜지스터 MP5와, 인버터 INV2a에 설치된 트랜지스터 MP2는, 커런트 미러 접속되어 있다. 그 때문에, 트랜지스터 MP2의 소스 및 드레인간에는, 트랜지스터 MP5의 소스 및 드레인간에 흐르는 전류(정전류원 I1에 흐르는 전류)에 비례하는 전류가 상시 흐른다.
그것에 반해, 트랜지스터 MN2의 소스-드레인간에 흐르는 전류는, 입력 신호 D1의 전압 레벨에 따라 상이하다. 예를 들어, 입력 신호 D1이 활성화되어 H 레벨을 나타내는 경우, 트랜지스터 MN2의 소스-드레인간에는 일정한 전류가 흐른다. 이때, 노드 N12(트랜지스터 MP3의 게이트)는, 트랜지스터 MN2에 의해 방전되기 때문에, L 레벨을 나타낸다. 또한, 안정 동작성 및 고속 동작성을 유지하기 위해, 트랜지스터 MP2의 소스-드레인간에 흐르는 전류는, 트랜지스터 MN2의 소스-드레인간에 흐르는 전류보다도 충분히 작아지도록 조정되어 있다.
한편, 입력 신호 D1이 비활성화되어 L 레벨을 나타내는 경우, 트랜지스터 MN2의 소스-드레인간에 흐르는 전류는 정지된다. 이때, 노드 N12(트랜지스터 MP3의 게이트)는, 구동 능력이 큰 트랜지스터 MP4에 의해 충전되기 때문에, H 레벨을 나타낸다. 또한, 노드 N12의 충전 완료 후, 트랜지스터 MP4는 오프되지만, 트랜지스터 MP3은 고저항으로 온되어 있기 때문에, 노드 N12는 H 레벨로 유지된다.
여기서, 바이어스 생성 회로 BG1에 설치된 트랜지스터 MP5의 게이트-소스간에는, 트랜지스터 MP5의 역치 전압이 인가되는 것에 지나지 않고, 고전압의 전원 전압 VDD2가 정상적으로 인가되는 일은 없다. 마찬가지로, 각 워드선 드라이버의 인버터 INV2a에 설치된 트랜지스터 MP2의 게이트-소스간에는, 트랜지스터 MP5의 역치 전압이 인가되는 것에 지나지 않고, 고전압의 전원 전압 VDD2가 정상적으로 인가되는 일은 없다. 그 때문에, 트랜지스터 MP5, MP2에 있어서의 TDDB의 발생이 억제된다.
또한, 바이어스 생성 회로 BG1은, 복수의 워드선 드라이버에 의해 공용될 수 있기 때문에, 소비 전류의 증대에 미치는 영향은 적다.
이상과 같이, 상기 실시 형태 1 내지 4에 관한 반도체 장치(1 내지 4)에서는, 각 워드선 드라이버가, 전원 전압 단자 VDD2와 출력단의 트랜지스터 MP3의 게이트 사이에 설치되고, 또한, 디코드 신호의 하강에 동기하여 일시적으로 온되는, 트랜지스터 MP4를 구비한다. 그것에 의해, 상기 실시 형태 1 내지 4에 관한 반도체 장치(1 내지 4)는, 출력단의 트랜지스터 MP3을 빠르게 오프시킬 수 있기 때문에, 출력단의 트랜지스터 MP3, MN3이 동시에 온되는 기간을 단축시킬 수 있고, 그 결과, 출력단의 트랜지스터 MP3, MN3에 흐르는 관통 전류의 증대를 억제할 수 있다. 즉, 상기 실시 형태 1 내지 4에 관한 반도체 장치(1 내지 4)는 소비 전력을 증대시키지 않고, 신뢰성을 향상시킬 수 있다.
이때, 관통 전류의 증대를 억제하기 위해, 트랜지스터 MP2의 사이즈를 확대하거나, 트랜지스터 MP1의 사이즈를 축소하거나 할 필요는 없다. 그 때문에, 반도체 장치(1 내지 3)의 고신뢰성 및 고속 동작성은 유지된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 이미 설명한 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능한 것은 물론이다.
예를 들어, 상기의 실시 형태에 관한 반도체 장치에서는, 반도체 기판, 반도체층, 확산층(확산 영역) 등의 도전형(p형 혹은 n형)을 반전시킨 구성으로 해도 된다. 그 때문에, n형 및 p형 중 한쪽의 도전형을 제1 도전형이라 하고, 다른 쪽의 도전형을 제2 도전형이라 한 경우, 제1 도전형을 p형, 제2 도전형을 n형으로 할 수도 있고, 반대로 제1 도전형을 n형, 제2 도전형을 p형으로 할 수도 있다.
1 내지 4 : 반도체 장치
11 : 어드레스 디코더
12 : 워드선 드라이버
12_1 내지 12_n : 워드선 드라이버
13 : 메모리 셀 어레이
14 : 센스 앰프
15 : 펄스 신호 생성부
15_1 내지 15_n : 펄스 신호 생성부
22 : 워드선 드라이버
31 : 어드레스 디코더
42 : 워드선 드라이버
151 : 지연 소자
152 : 논리합 회로(OR 회로)
311, 312 : 프리디코더
313_1 내지 313_a : 논리곱 회로군
BG1 : 바이어스 생성 회로
I1 : 정전류원
INV1, INV2 : 인버터
INV2a : 인버터
MP1 내지 MP5 : PMOS 트랜지스터
MN1 내지 MN4 : NMOS 트랜지스터

Claims (15)

  1. 어드레스 신호를 디코드하여 복수의 디코드 신호를 생성하는 어드레스 디코더와,
    상기 복수의 디코드 신호의 각각을 드라이브하여 복수의 워드선에 대하여 출력하는 복수의 구동 회로와,
    상기 복수의 워드선, 및, 복수의 비트선의 각각의 활성화 상태에 기초하여, 지정된 어드레스의 메모리 셀에 기억된 데이터가 판독되는 메모리 셀 어레이
    를 구비한 반도체 장치로서,
    각 상기 구동 회로는,
    제1 전원 전압에 의해 구동되며, 대응하는 상기 디코드 신호를 반전시켜 출력하는 제1 인버터와,
    상기 제1 전원 전압보다도 높은 제2 전원 전압에 의해 구동되며, 상기 디코드 신호를 반전시켜 출력하는 제2 인버터와,
    상기 제2 인버터의 출력 신호에 기초하여, 상기 제2 전원 전압이 공급되는 전원 전압 단자로부터 외부 출력 단자에 흐르는 전류를 제어하는 제1 PMOS 트랜지스터와,
    상기 제1 인버터의 출력 신호에 기초하여, 상기 외부 출력 단자로부터 기준 전압 단자에 흐르는 전류를 제어하는 제1 NMOS 트랜지스터와,
    상기 제2 전원 전압이 공급되는 전원 전압 단자와, 상기 제1 PMOS 트랜지스터의 게이트 사이에 설치되며, 상기 디코드 신호의 하강에 동기하여 일시적으로 온되는 제2 PMOS 트랜지스터
    를 구비하고,
    상기 어드레스 디코더는,
    상기 어드레스 신호를 구성하는 복수 비트 중 상위 비트에 의해 표시되는 상위 어드레스 신호를 디코드하여 복수의 제1 프리디코드 신호를 생성하는 제1 프리디코더와,
    상기 어드레스 신호를 구성하는 상기 복수 비트 중 나머지 비트에 의해 표시되는 하위 어드레스 신호를 디코드하여 복수의 제2 프리디코드 신호를 생성하는 제2 프리디코더와,
    상기 복수의 제1 프리디코드 신호와, 상기 복수의 제2 프리디코드 신호에 기초하여 상기 복수의 디코드 신호를 생성하는 디코드 신호 생성부를 갖고,
    상기 반도체 장치는,
    상기 복수의 제1 프리디코드 신호의 각각의 하강에 동기하여 일시적으로 하강하는 복수의 제2 입력 신호를 생성하는 복수의 신호 생성 회로를 더 구비하고,
    상기 복수의 구동 회로의 각각에 설치된 복수의 상기 제2 PMOS 트랜지스터의 게이트에는, 상기 복수의 디코드 신호의 하강에 동기하여 일시적으로 하강하는 복수의 제2 입력 신호가 각각 공급되고,
    공통의 상기 제1 프리디코드 신호에 기초하여 생성된 복수의 상기 디코드 신호가 입력되는 복수의 상기 구동 회로에는, 공통의 상기 제2 입력 신호가 입력되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 신호 생성 회로의 각각은,
    상기 디코드 신호의 반전 신호를 지연시켜 출력하는 지연 회로와,
    상기 디코드 신호와, 상기 지연 회로의 출력 신호의 논리합을 상기 제2 입력 신호로서 출력하는 논리합 회로를 갖는, 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 구동 회로의 각각은,
    상기 제1 NMOS 트랜지스터에 병렬로 설치되며, 상기 디코드 신호의 하강에 동기하여 일시적으로 온되는 제2 NMOS 트랜지스터를 더 구비한, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 NMOS 트랜지스터의 사이즈는, 상기 제2 NMOS 트랜지스터의 사이즈보다도 작은, 반도체 장치.
  5. 제3항에 있어서,
    상기 복수의 구동 회로의 각각에 설치된 복수의 상기 제2 NMOS 트랜지스터의 게이트에는, 상기 복수의 디코드 신호의 하강에 동기하여 일시적으로 상승되는 복수의 제3 입력 신호가 공급되는, 반도체 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
KR1020180149346A 2017-12-01 2018-11-28 반도체 장치 KR102612418B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2017-231556 2017-12-01
JP2017231556A JP6963480B2 (ja) 2017-12-01 2017-12-01 半導体装置

Publications (2)

Publication Number Publication Date
KR20190065137A KR20190065137A (ko) 2019-06-11
KR102612418B1 true KR102612418B1 (ko) 2023-12-12

Family

ID=64402005

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180149346A KR102612418B1 (ko) 2017-12-01 2018-11-28 반도체 장치

Country Status (5)

Country Link
US (1) US10665271B2 (ko)
EP (1) EP3493210B1 (ko)
JP (1) JP6963480B2 (ko)
KR (1) KR102612418B1 (ko)
CN (1) CN109873633A (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658026B2 (en) 2017-05-26 2020-05-19 Taiwan Semiconductor Manufacturing Company Limited Word line pulse width control circuit in static random access memory
US11257538B2 (en) * 2018-10-03 2022-02-22 Micron Technology, Inc. Systems and methods for improved reliability of components in dynamic random access memory (DRAM)
US10847207B2 (en) 2019-04-08 2020-11-24 Micron Technology, Inc. Apparatuses and methods for controlling driving signals in semiconductor devices
US10910027B2 (en) 2019-04-12 2021-02-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854272B1 (en) 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854273B1 (en) 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word drivers
US10937476B2 (en) 2019-06-24 2021-03-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854274B1 (en) 2019-09-26 2020-12-01 Micron Technology, Inc. Apparatuses and methods for dynamic timing of row pull down operations
US11205470B2 (en) 2020-04-20 2021-12-21 Micron Technology, Inc. Apparatuses and methods for providing main word line signal with dynamic well
JP2022154909A (ja) 2021-03-30 2022-10-13 ラピステクノロジー株式会社 半導体装置、および半導体装置の制御方法
US11990175B2 (en) 2022-04-01 2024-05-21 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090085639A1 (en) 2007-09-28 2009-04-02 Kabushiki Kaisha Toshiba Output buffer circuit
US20100301902A1 (en) * 2008-03-24 2010-12-02 Renesas Technology Corp. Decoder circuit
US20110292754A1 (en) 2010-05-25 2011-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Memory word-line driver having reduced power consumption

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5087746A (ko) * 1973-12-07 1975-07-15
JPS5440067A (en) * 1977-09-06 1979-03-28 Toshiba Corp State change detecting circuit
JPS5711536A (en) * 1980-06-24 1982-01-21 Nec Corp High-voltage mos inverter and its driving method
JP2735221B2 (ja) * 1987-05-22 1998-04-02 株式会社日立製作所 半導体装置
US5081374A (en) * 1990-02-22 1992-01-14 National Semiconductor Corporation Output buffer circuit with signal feed forward for reducing switching induced noise
JPH111637A (ja) 1997-04-14 1999-01-06 Kanegafuchi Chem Ind Co Ltd 粉体塗料用樹脂組成物
JPH11163713A (ja) 1997-11-25 1999-06-18 Hitachi Ltd 半導体集積回路装置
KR100316713B1 (ko) * 1999-06-26 2001-12-12 윤종용 반도체 메모리 장치 및 이에 적합한 구동신호 발생기
JP3102428B2 (ja) * 1999-07-12 2000-10-23 株式会社日立製作所 半導体装置
JP2001338490A (ja) * 2000-05-25 2001-12-07 Nec Corp 半導体記憶装置
US6426914B1 (en) * 2001-04-20 2002-07-30 International Business Machines Corporation Floating wordline using a dynamic row decoder and bitline VDD precharge
JP3866594B2 (ja) * 2002-03-15 2007-01-10 Ｎｅｃエレクトロニクス株式会社 遅延回路と半導体記憶装置及び半導体記憶装置の制御方法
KR100560653B1 (ko) * 2003-02-10 2006-03-16 삼성전자주식회사 듀얼 절연막 체계를 갖는 반도체 집적 회로 장치
US7283406B2 (en) * 2005-07-11 2007-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage wordline driver with a three stage level shifter
JP2008152845A (ja) * 2006-12-15 2008-07-03 Toshiba Corp 半導体記憶装置
KR100906647B1 (ko) * 2007-03-30 2009-07-07 주식회사 하이닉스반도체 전력 소비를 줄일 수 있는 반도체 메모리 장치
JP5090083B2 (ja) * 2007-06-29 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
US7872907B2 (en) * 2007-12-28 2011-01-18 Renesas Electronics Corporation Semiconductor device
US20090243705A1 (en) 2008-03-28 2009-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Tolerative Driver Circuit
KR101559909B1 (ko) * 2009-02-06 2015-10-15 삼성전자주식회사 워드라인 구동회로 및 그의 구동방법
JP5410318B2 (ja) * 2010-02-05 2014-02-05 株式会社日立製作所 出力ドライバ回路
US9875783B2 (en) * 2014-03-03 2018-01-23 Intel Corporation High voltage tolerant word-line driver
KR102534821B1 (ko) * 2016-10-31 2023-05-22 에스케이하이닉스 주식회사 전원 제어장치 및 이를 포함하는 반도체 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090085639A1 (en) 2007-09-28 2009-04-02 Kabushiki Kaisha Toshiba Output buffer circuit
US20100301902A1 (en) * 2008-03-24 2010-12-02 Renesas Technology Corp. Decoder circuit
US20110292754A1 (en) 2010-05-25 2011-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Memory word-line driver having reduced power consumption

Also Published As

Publication number Publication date
EP3493210A2 (en) 2019-06-05
KR20190065137A (ko) 2019-06-11
EP3493210B1 (en) 2021-03-17
CN109873633A (zh) 2019-06-11
JP2019102962A (ja) 2019-06-24
US20190172503A1 (en) 2019-06-06
EP3493210A3 (en) 2019-08-14
US10665271B2 (en) 2020-05-26
JP6963480B2 (ja) 2021-11-10

Similar Documents

Publication Publication Date Title
KR102612418B1 (ko) 반도체 장치
JP6161482B2 (ja) 半導体記憶装置
US10068641B2 (en) Semiconductor storage device
US9842642B2 (en) Two phase write scheme to improve low voltage write ability in dedicated read and write port SRAM memories
US9087564B2 (en) Semiconductor storage having different operation modes
US9071235B2 (en) Apparatuses and methods for changing signal path delay of a signal path responsive to changes in power
KR102212814B1 (ko) 가변 지연 워드 라인 인에이블
US10789994B2 (en) Memory architecture having first and second voltages
US7660176B2 (en) Semiconductor memory device and method for driving the same
KR20140139265A (ko) 블록 선택 회로 및 이를 포함하는 반도체 장치
JP2012123877A (ja) 半導体記憶装置
US8942049B2 (en) Channel hot carrier tolerant tracking circuit for signal development on a memory SRAM
US20130308398A1 (en) Memory device having control circuitry configured for clock-based write self-time tracking
US9245594B2 (en) Switching circuit
US9685225B2 (en) Semiconductor storage device for controlling word lines independently of power-on sequence
CN109920458B (zh) 地址解码器及包括其的半导体存储器件
JP6469764B2 (ja) 半導体記憶装置及びそのテスト方法
US8400856B2 (en) Memory device with data prediction based access time acceleration
US9165674B1 (en) Semiconductor devices and semiconductor systems
JP2014164777A (ja) Ｓｒａｍ
KR102471413B1 (ko) 반도체 장치
KR101586850B1 (ko) 스태틱 랜덤 액세스 메모리
KR101586848B1 (ko) 스태틱 랜덤 액세스 메모리
KR20120053263A (ko) 외부 펌핑 전압을 이용한 워드라인 부스팅 회로
JP2013020675A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant