KR101586848B1 - 스태틱 랜덤 액세스 메모리 - Google Patents

스태틱 랜덤 액세스 메모리 Download PDF

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Abstract

본 발명의 소비전력절감 제어부(150)는 클록 신호(CLK) 및 칩 이네이블 신호(CEN)를 입력으로 하여 펄스신호를 발생시키는 펄스발생기와, 전원 단(VCC)과 접지 단(GND) 사이에 접속되며 1개의 P채널 MOSFET(Q1)와 3개의 N채널 MOSFET(Q2, Q3, Q4)로 이루어지는 방전수단과, MOSFET(Q1)의 일단의 전위를 반전시켜서 출력하는 인버터(INV3)로 이루어지는 출력단(TP)과, 출력단(TP)의 출력을 일정시간 유지하는 유지부와, 유지부에 의해 일정시간 유지된 출력단(TP)의 전위를 피드백하여 반전시키는 반전부로 구성된다.

Description

스태틱 랜덤 액세스 메모리{STATIC RANDOM ACCESS MEMORY}
본 발명은 스태틱 랜덤 액세스 메모리(이하, SRAM이라 한다)에 관한 것으로, 특히, SRAM의 모든 동작과정에서 소비전력을 절감하기 위한 소비전력 절감회로를 갖는 SRAM에 관한 것이다.
SRAM은 전원이 투입되어 있는 동안은 기억 데이터를 유지할 수 있는 반도체 메모리장치이며, 입력되는 어드레스신호에 대응하는 워드 라인을 일정 시간 선택레벨로 구동하여, 선택된 워드 라인에 접속된 메모리 셀의 비트 라인에 판독된 미소 전위를 센스앰프에서 증폭하여 출력하는 구성으로 하고 있다.
SRAM에서는 프로세스의 불균일이나 주위 온도의 변화 등에 의한 판독시간의 불균일의 문제를 해결하기 위해, 예를 들어 워드 라인을 선택하는 워드 라인 구동신호와 같이 당해 SRAM을 동작시키는 여러 구동신호의 폭에 충분한 마진을 가지도록 하고 있으나, 이에 의해 워드 라인 선택시간 등이 필요 이상으로 길어지는 경우가 있으며, 이는 소비전력의 증가로 이어진다는 문제가 있다.
이와 같은 문제를 해결하여 소비전력을 절감할 수 있는 기술로 특허문헌 1에 기재된 기술이 있다. 도 1은 종래기술의 SRAM의 회로 구성도이다.
도 1 (a)에 나타내는 것과 같이, 종래기술의 SRAM은 서로 교차하는 방향으로 배치된 복수의 워드 라인(MWL) 및 복수의 비트 라인 쌍(BL, BLB)과, 워드 라인(MWL)과 비트 라인 쌍(BL, BLB)이 교차하는 교차부에 대응해서 배치된 복수의 메모리 셀(MC)로 이루어지는 메모리 셀 어레이(10)와, 상기 복수의 워드 라인을 선택하는 선택신호를 형성하는 디코더(11)와, 디코더(11)에 의해 디코드 된 신호에 의거하여 복수의 워드 라인 중 어느 하나의 워드 라인을 소정의 레벨로 선택 구동하는 드라이버회로(12)와, 선택된 비트 라인 쌍(BL, BLB)의 신호를 증폭하는 센스앰프(SA)와, 메모리 셀 어레이(10) 내의 워드 라인이 선택 구동될 때에 동시에 선택 구동되어 소정의 판독신호를 출력하는 복수의 더미 메모리 셀(DMC)을 구비한다.
더미 메모리 셀(DMC)은 동일한 열에 속하는 메모리 셀(MC)의 개수와 동일한 개수만큼 설치되며, 각 더미 메모리 셀(DMC)의 입출력단자는 더미 비트 라인 쌍(DBL, DBLB)에 접속되고, 더미 비트 라인 쌍(DBL, DBLB) 중 어느 하나에 레벨 검출용 인버터(INV1)가 접속된다.
제어신호(YS)를 하이 레벨(high level)로 하여 열 선택스위치(Qy)를 온 하고 센스 앰프(SA)를 비활성화한 상태에서, 워드 라인(MWL)의 전위의 상승에 호응하여 이퀄라이즈 신호(EQ)를 로 레벨(low level)로 하여 비트 라인 쌍(BL, BLB) 사이의 이퀄라이즈 MOSFET(Qe)와 프리 차지 MOSFET(Qp1, Qp2)를 온 한다(도 1 (b)의 타이밍 t1). 또, 프리 차지기간(Tpo)에 비트 라인 쌍(BL, BLB) 및 더미 비트 라인 쌍(DBL, DBLB)은 Vdd로 충전되고, 레벨 검출용 인버터(INV1)의 출력은 로 레벨이 되며, 드라이버회로(12)는 디코더(11)로부터의 신호에 의해 워드 라인을 선택 구동할 수 있는 상태가 된다.
이어서, 이퀄라이즈 MOSFET(Qe)와 프리 차지 MOSFET(Qp1, Qp2)의 선택된 메모리 셀(MC)의 기억데이터에 따라서 비트 라인 쌍(BL, BLB)의 전위의 변화가 시작되고, 더미 비트 라인(DBL) 측이 로 레벨이 되도록 전위가 변화하기 시작하며, 비트 라인 쌍(BL, BLB)의 전위가 어느 정도 열린 때(타이밍 t2)에 제어신호(YS)를 하강시켜서 열 선택스위치(Qy)를 오프해서 센스앰프(SA)를 활성화하여 비트 라인 쌍(BL, BLB)의 전위차를 증폭하는 동시에, 다음의 판독동작을 위한 준비를 한다.
이때, 더미 비트 라인(DBL)의 전위가 레벨 검출용 인버터(INV1)의 문턱 전압보다 낮아지면 레벨 검출용 인버터(INV1)의 출력이 로 레벨로 반전하여 드라이버회로(12)의 NOR 게이트 (G1)은 디코더(11)로부터의 신호의 유무에 관계없이 그 출력이 로 레벨로 변화하므로 워드 라인은 비활성화상태로 변화한다.
따라서, 도 1 (b)와 같이 점선으로 표시된 것에 비해 실선으로 표시된 만큼의 소비전력 절감의 효과를 얻는다.
그러나 SRAM에서는 행 디코더에 의한 워드 라인의 선택 시만이 아니라 열 디코더에 의한 비트 라인의 선택 시, 센스앰프의 선택동작 시 등 복수의 다양한 선택동작이 이루어지는 모든 과정에서 전력을 소비하고 있으나, 상기 종래기술에서는 워드 라인 구동 시의 소비전력의 절감만을 타깃으로 하고 있어서 그 적용범위가 극히 제한적이며, 이에 따른 소비전력의 절감효과도 크지 않다.
상기 특허문헌 1 이외에도, 예를 들어 특허문헌 2에는 더미 메모리 셀에 워드 라인의 선택 구동에 맞춰서 센스앰프를 동작시키는 기술이 기재되어 있으나, 이 기술 역시 센스앰프만을 대상으로 하고 있으므로 특허문헌 1과 동일한 문제가 있다.
특허문헌 1 : 일본 특개평 11-339476호 공보(1999. 12. 10. 공개) 특허문헌 1 : 일본 특개 2002-367377호 공보(2002. 12. 20. 공개)
본 발명은 상기 종래기술의 문제점을 감안하여 이루어진 것으로, SRAM이 동작하는 사실상의 전 과정에서의 소비전력의 절감이 가능한 SRAM을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 SRAM은, 복수의 워드 라인과 복수의 비트 라인 쌍이 교차하는 교차영역에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 워드 라인과 평행한 방향으로 배열되며, 복수의 더미 메모리 셀을 갖는 워드 라인 더미 메모리 셀 어레이와, 상기 비트 라인 쌍과 평행한 방향으로 배열되며, 복수의 더미 메모리 셀을 갖는 칼럼 라인 더미 메모리 셀 어레이와, 복수의 워드 라인 중 어느 하나를 선택 구동하는 행 선택 디코더와, 복수의 비트 라인 쌍 중 어느 하나의 비트 라인 쌍을 선택 구동하는 열 선택 디코더와, 복수의 비트 라인 쌍 중 선택된 비트 라인 쌍의 전위를 증폭하여 출력하는 센스앰프 및 입출력회로와, 상기 행 선택 디코더와 상기 열 선택 디코더 및 상기 센스앰프 및 입출력회로의 동작을 제어하는 제어전위를 출력하는 제어부를 포함하고, 상기 제어부는 상기 복수의 메모리 셀 모두의 동작을 보증하는 시간에 대응하는 시간에만 상기 제어 전위를 출력한다.
바람직하게는, 상기 워드 라인 더미 메모리 셀 어레이는 상기 메모리 셀 어레이의 행 방향의 메모리 셀의 개수와 동일한 개수의 더미 메모리 셀을 가지고, 상기 칼럼 라인 더미 메모리 셀 어레이는 상기 메모리 셀 어레이의 열 방향의 메모리 셀의 개수와 동일한 개수의 더미 메모리 셀을 갖는다.
바람직하게는, 상기 제어부는, 클록 신호 및 칩 이네이블 신호를 입력으로 하여 펄스신호를 발생시키는 펄스발생기와, 전원 단과 접지 단 사이에서 방전통로를 형성하는 방전수단과, 상기 방전수단의 일단의 전위를 반전시켜서 출력하는 출력단과, 상기 출력단의 출력 전위를 일정시간 유지하는 유지부와, 상기 유지부에 의해 일정시간 유지된 상기 출력단의 전위를 피드백하여 반전시키는 반전부를 포함한다.
바람직하게는, 상기 펄스발생기는 반전된 클록 신호와 비 반전의 클록 신호 및 반전된 칩 이네이블 신호를 입력으로 하여, 입력신호의 전위 레벨에 따라서 펄스신호를 생성하여 출력한다.
바람직하게는, 상기 복수의 메모리 셀 모두의 동작을 보증하는 시간에 대응하는 시간은 상기 워드 라인 더미 메모리 셀 어레이 및 상기 칼럼 라인 더미 메모리 셀 어레이의 복수의 더미 메모리 셀의 동작을 보증하는 시간이며, 상기 유지부는 상기 출력단의 출력을 상기 워드 라인 더미 메모리 셀 어레이 및 상기 칼럼 라인 더미 메모리 셀 어레이의 복수의 더미 메모리 셀의 동작을 보증하는 시간 동안 유지한다.
본 발명에 의하면 메모리 셀 어레이의 모든 메모리 셀의 동작을 보증할 수 있는 시간 동안만 SRAM의 각 부를 선택 구동하는 제어부의 출력 전위를 하이 레벨의 전위로 유지하므로, SRAM을 구성하는 메모리 셀 어레이의 메모리 셀에 정보를 기입하거나, 기입된 정보를 판독하는 모든 과정에서 소비전력을 절감할 수 있다.
도 1은 종래기술의 SRAM의 회로 구성도,
도 2는 본 발명의 바람직한 실시형태의 SRAM의 회로 구성도,
도 3은 도 2의 소비전력 절감 제어부의 상세 회로도,
도 4는 도 3의 회로도의 동작 타이밍을 나타내는 타이밍 도이다.
이하, 본 발명의 바람직한 실시형태에 대해서 첨부 도면을 참조하면서 상세하게 설명한다.
먼저, 본 발명의 SRAM의 전체적인 구성에 대해서 설명한다. 도 2는 본 발명의 바람직한 실시형태의 SRAM의 회로 구성도, 도 3은 도 2의 소비전력절감 제어부의 상세 회로도이다.
도 2에 나타내는 것과 같이, 본 실시형태의 SRAM(100)은 복수의 워드 라인(WLm)(m=0~i) 및 복수의 비트 라인 쌍(BLn, BLnB)(n=0~j)과, 이들 복수의 워드 라인(WLm) 및 복수의 비트 라인 쌍(BLn, BLnB)이 각각 교차하는 교차영역에 매트릭스 형상으로 배치된 복수의 메모리 셀(MC)을 갖는 메모리 셀 어레이(110)를 갖는다.
도 2에는 도시하고 있지 않으나, 메모리 셀(MC)은 6개의 트랜지스터를 가지며, 2개의 CMOS 인버터를 교차 접속하여 래치 회로를 구성하고, 이 래치 회로의 한 쌍의 노드가 2개의 트랜스퍼 게이트(transfer gate) 트랜지스터를 통해서 비트 라인 쌍(BLn, BLnB)에 접속되며, 트랜스퍼 게이트 트랜지스터의 게이트는 워드 라인(WLm)에 접속되어 있다. 그러나 메모리 셀(MC)의 구조는 이에 한정되는 것은 아니며, 다른 구조의 메모리 셀이라도 좋다.
행 선택 디코더(120)는 복수의 워드 라인(WLm)과 접속되고, 후술하는 소비전력절감 제어부(150)의 제어에 따라서 복수의 워드 라인(WLm) 중 어느 하나의 워드 라인을 선택 구동하며, 선택된 워드 라인에 접속된 메모리 셀(MC)의 트랜스퍼 게이트 트랜지스터가 온 되어서 비트 라인 쌍(BLn, BLnB)이 메모리 셀(MC) 내의 래치 회로에 의해 구동됨으로써 비트 라인 쌍에는 일정한 전위차가 발생하게 된다.
열 선택 디코더(130)는 복수의 비트 라인 쌍(BLn, BLnB)과 접속되고, 후술하는 소비전력절감 제어부(150)의 제어에 따라서 복수의 비트 라인 쌍(BLn, BLnB) 중 어느 한 쌍의 비트 라인을 선택하며, 선택된 비트 라인 쌍은 센스앰프 및 입출력회로(140)와 접속되고, 소비전력절감 제어부(150)의 제어에 따라서 센스앰프 및 입출력회로(140)는 선택된 비트 라인 쌍(BLn, BLnB)의 전압을 증폭하여 출력한다.
도 2에서는 센스앰프 및 입출력회로(140)가 선택된 비트 라인 쌍(BLn, BLnB)의 전압을 증폭하는 기능 외에, 메모리 셀 어레이(110)에 대한 데이터의 입력 및 출력을 제어하는 입출력회로로서의 기능 등을 겸하는 것으로 하고 있으나, 이는 본 발명의 설명의 편의를 위한 것이며, 입력 및 버퍼기능을 갖는 입력 및 버퍼회로와 출력 및 버퍼 기능을 갖는 출력 및 버퍼회로를 각각 별도로 구성해도 좋고, 그 외에도, 필요에 따라서는 다른 회로들을 더 포함해도 좋다.
또, 본 실시형태의 SRAM(100)은 메모리 셀 어레이(110)의 바깥쪽에서 워드 라인(WLm)과 평행하게 배치된 워드 라인 더미 메모리 셀 어레이(160)와 메모리 셀 어레이(110)의 바깥쪽에서 비트 라인 쌍(BLn, BLnB)과 평행하게 배치된 칼럼 라인 더미 메모리 셀 어레이(170)를 더 포함한다.
워드 라인 더미 메모리 셀 어레이(160)는 워드 라인(WLm)과 평행한 방향으로 배치되는 더미 워드 라인(DWL)을 가지며, 이 더미 워드 라인(DWL)에는 메모리 셀 어레이(110)의 행 방향의 메모리 셀(MC)의 개수와 동일한 개수의 더미 메모리 셀(DMC)이 접속되어 있다. 또, 워드 라인 더미 메모리 셀 어레이(160)의 더미 워드 라인(DWL)의 양단(A, B)은 후술하는 소비전력절감 제어부(150)와 접속된다.
칼럼 라인 더미 메모리 셀 어레이(170)는 비트 라인 쌍(BLn, BLnB)과 동일한 방향으로 배치되는 더미 비트 라인 쌍(DBL, DBLB)을 가지며, 이 더미 비트 라인 쌍(DBL, DBLB)에는 메모리 셀 어레이(110)의 열 방향의 메모리 셀(MC)의 개수와 동일한 개수의 더미 메모리 셀(DMC)이 접속되어 있다. 또, 칼럼 라인 더미 메모리 셀 어레이(170)의 더미 비트 라인 쌍(DBL, DBLB) 중 더미 비트 라인(DBL)의 양단(C, D)은 후술하는 소비전력절감 제어부(150)와 접속되며, 더미 비트 라인(DBLB)은 사용하지 않는다.
소비전력절감 제어부(150)는 행 선택 디코더(120)와 열 선택 디코더(130)와 센스앰프 및 입출력회로(140)와 각각 접속되며, 외부로부터 입력되는 클록 신호(CLK)와 칩 이네이블 신호(CEN)에 따라서 동작하여 행 선택 디코더(120)와 열 선택 디코더(130)와 센스앰프 및 입출력회로(140)의 동작을 각각 제어하는 제어부로서의 역할을 하는 동시에 본 발명의 주제인 소비전력 절감기능을 담당한다.
실제의 SRAM에서는 제어부에는 클록 신호(CLK)와 함께 복수의 워드 라인(WLm) 및 복수의 비트 라인 쌍(BLn, BLnB)의 선택을 위한 어드레스 정보를 비롯한 각종 제어신호가 입력되며, 이들 어드레스 정보 또는 각종 제어신호와 클록 신호(CLK)의 동기에 의해 행 선택 디코더(120)와 열 선택 디코더(130) 및 센스앰프 및 입출력회로(140) 등의 동작이 제어되나, 설명의 편의를 위해 본 명세서에서는 이들 어드레스 정보를 비롯한 각종 제어신호를 총괄하는 용어로 「칩 이네이블 신호(CEN)」라는 용어를 사용하고 있다.
이어서, 도 3을 이용하여 소비전력절감 제어부(150)의 상세에 대해서 설명한다.
소비전력절감 제어부(150)는 클록 신호(CLK) 및 칩 이네이블 신호(CEN)를 입력으로 하여 펄스신호를 발생시키는 펄스발생기와, 전원 단(VCC)과 접지 단(GND) 사이에 접속되어서 방전통로를 형성하며 1개의 P채널 MOSFET(Q1)와 3개의 N채널 MOSFET(Q2, Q3, Q4)로 이루어지는 방전수단과, MOSFET(Q1)의 일단의 전위를 반전시켜서 출력하는 인버터(INV3)를 포함하는 출력단(TP)과, 출력단(TP)의 출력 전위를 일정시간 유지하는 유지부와, 유지부에 의해 일정시간 유지된 출력단(TP)의 출력 전위를 피드백하여 반전시키는 반전부를 포함한다. 또, 3에서는 출력단(TP)이 4개소에 표시되어 있으나, 이는 도면 도시의 편의를 위한 것이며, 4개의 출력단(TP)은 상호 접속된 하나의 단이다.
펄스발생기는 인버터(INV2)에 의해 반전된 클록 신호(CLK)와 비 반전의 클록 신호(CLK) 및 인버터(INV1)에 의해 반전된 칩 이네이블 신호(CEN)를 입력으로 하여 이들 신호의 레벨에 따라서 선택적인 신호를 출력하는 낸드게이트(NAND1)와 낸드게이트(NAND1)의 출력을 반전 출력하는 인버터(INV4)를 포함하며(이하에서는 인버터(INV4)의 출력단을 노드 P라 한다), 노드 P는 후술하는 방전수단을 구성하는 N채널 MOSFET(Q4)의 게이트 단과 접속된다. 본 실시형태에서는 칩 이네이블 신호(CEN)는 네거티브 신호로 하고 있다.
방전수단은 전원 단(VCC)과 접지 단(GND) 사이에서 1개의 P채널 MOSFET(Q1)와 3개의 N채널 MOSFET(Q2, Q3, Q4)가 순서대로 직렬로 접속된 구성이며, P채널 MOSFET(Q1)의 게이트 단자에는 반전부의 출력이 인가되고, N채널 MOSFET(Q2) 및 N채널 MOSFET(Q3)의 게이트 단자에는 클록 신호(CLK)가 인가된다. N채널 MOSFET(Q4)의 게이트 단자에는 클록 발생기의 출력이 인가되도록 구성되며, N채널 MOSFET(Q4)의 출력단은 접지 단(GND)과 접속된다. 또, N채널 MOSFET(Q2)와 N채널 MOSFET(Q3)의 접속단과 전원 단(VCC) 사이에는 N채널 MOSFET(Q5)가 접속되고, N채널 MOSFET(Q5)의 게이트 단은 P채널 MOSFET(Q1)와 N채널 MOSFET(Q2)의 접속단의 전위가 인가된다.
출력단(TP)은 P채널 MOSFET(Q1)와 N채널 MOSFET(Q2)의 접속점의 전위를 반전시켜서 출력하는 인버터(INV3)를 포함하며, 출력단(TP)의 출력은 도 2의 행 선택 디코더(120), 열 선택 디코더(130) 및 센스앰프 및 입출력회로(140)를 동작시키는 동작 원이 되는 동시에 반전부 및 유지부의 입력으로 피드백된다. 또, 출력단(TP)에 접속된 인버터(INV7, INV8)는 방전수단의 각 MOSFET가 플로팅 상태가 되는 것을 방지하기 위한 수단이다.
유지부는 전원 단(VCC)과 접지 단(GND)에 직렬 접속된 P채널 MOSFET(Q6) 및 N채널 MOSFET(Q7)와 출력단(TP)의 전위를 반전시켜서 P채널 MOSFET(Q6)의 게이트 단에 입력하는 인버터(INV5)와 출력단(TP)의 전위를 반전시키는 인버터(INV6)와 인버터(INV6)의 반전 전위를 일정시간 지연시켜서 N채널 MOSFET(Q7)의 게이트 단에 입력하는 워드 라인 더미 메모리 셀 어레이(160)와 P채널 MOSFET(Q6)과 N채널 MOSFET(Q7)의 접속 단의 전위를 일정시간 지연시켜서 반전부에 입력하는 칼럼 라인 더미 메모리 셀 어레이(170)를 포함한다.
여기서, 워드 라인 더미 메모리 셀 어레이(160)의 양단은 도 2의 워드 라인 더미 메모리 셀 어레이(160)의 A 및 B 단자와 각각 접속되고, 칼럼 라인 더미 메모리 셀 어레이(170)의 양단은 도 2의 칼럼 라인 더미 메모리 셀 어레이(170)의 C 및 D 단자와 각각 접속된다. 또, N채널 MOSFET(Q8)는 유지부의 동작을 안정화시키기 위한 안정화수단이다.
반전부는 유지부에 의해 일정시간 동안 유지된 출력단(TP)의 전위를 인버터(INV7)(이하에서는 INV7의 출력단을 노드 M이라 한다)에 의해 반전시킨 반전 전위와 출력단(TP)의 전위를 입력으로 하여 반전 전위를 출력하는 낸드게이트(NAND2)(이하에서는 NAND2의 출력단을 노드 Q라 한다)를 포함한다.
이어서, 이상의 구성을 가지는 소비전력절감 제어부(150)의 동작에 대해서 도 3 및 도 4를 참조하면서 상세하게 설명한다.
도 4의 시간 t1에서 칩 이네이블 신호(CEN)가 로 레벨로 하강하고, 이어서, 시간 t2에서 클록 신호(CLK)가 로 레벨에서 하이 레벨로 상승한다. 시간 t1 및 t2에서 노드 M의 전위는 로 레벨로, 노드 Q의 전위는 하이 레벨로 설정되어 있다.
시간 t2에서 클록 신호(CLK)가 로 레벨에서 하이 레벨로 상승함에 따라서 방전통로의 P채널 MOSFET(Q1)의 게이트 단과 N채널 MOSFET(Q2) 및 N채널 MOSFET(Q3)의 게이트 단에는 하이 레벨의 전위가 각각 인가된다.
또, 클록 신호(CLK)의 상승으로부터 일정시간 지연된 시간 t3에 펄스발생기의 출력단인 노드 P에는 하이 레벨의 펄스 신호가 출력되고, 이에 의해 N채널 MOSFET(Q4)가 활성화됨으로써 전원 단(VCC)의 전위가 방전통로를 통해서 접지 단(GND)으로 방전되며, 따라서 출력단(TP)의 전위는 로 레벨에서 하이 레벨로 상승함으로써 소비전력절감 제어부(150)는 행 선택 디코더(120), 열 선택 디코더(130) 또는 센스앰프 및 입출력회로(140)를 선택적으로 제어하여 필요한 동작을 개시하도록 한다.
이어서, 시간 t4에서 펄스발생기의 출력인 노드 P의 전위는 로 레벨로 하강한다.
또, 출력단(TP)의 하이 레벨의 전위는 유지부 및 반전부의 입력으로 피드백된다. 즉, 출력단(TP)의 하이 레벨의 출력은 유지부의 인버터(INV5)를 통해서 P채널 MOSFET(Q6)를 비 활성화상태로 하는 동시에, 인버터(INV6) 및 워드 라인 더미 메모리 셀 어레이(160)에 의한 일정 시간의 지연을 두고 N채널 MOSFET(Q7)를 활성화상태로 하며, 이에 따라 칼럼 라인 더미 메모리 셀 어레이(170)에 의한 일정시간 지연을 두고 유지부의 출력이 로 레벨로 하강한다(시간 t5).
시간 t5에서 유지부의 출력이 로 레벨로 하강함에 따라서 반전부의 인버터(INV7)의 출력단인 노드 M의 전위가 하이 레벨로 상승하는 동시에 반전부의 출력인 노드 Q의 전위는 로 레벨로 하강하며, 이에 따라 시간 t5에서 출력단(TP)의 전위가 로 레벨로 하강하여, 행 선택 디코더(120), 열 선택 디코더(130) 및 센스앰프 및 입출력회로(140)로 공급되는 동작전압의 공급을 정지한다.
본 실시형태의 소비전력절감 제어부(150)가 없는 경우에는, 행 선택 디코더(120), 열 선택 디코더(130) 및 센스앰프 및 입출력회로(140) 등의 동작을 제어하는 제어부의 출력은 도 4에서 점선으로 나타내는 것과 같이 클록 신호(CLK)의 로 레벨로 하강(시간 t7)에 동기하여 로 레벨로 하강한다. 다시 말해, 본 실시형태의 소비전력절감 제어부(150)가 없는 경우에는 제어부의 출력은 클록 신호(CLK)에 동기하여 변화한다.
그러나 본 실시형태의 소비전력절감 제어부(150)에 의하면, 클록 신호(CLK)의 하강 타이밍과는 관계없이, 소비전력절감 제어부(150)의 출력 전위를 워드 라인 더미 메모리 셀 어레이(160) 및 칼럼 라인 더미 메모리 셀 어레이(170)의 모든 더미 메모리 셀(DMC)의 동작을 보증할 수 있는 시간 동안만 하이 레벨로 유지하도록 하고 있다.
또, 본 실시형태에서는 워드 라인 더미 메모리 셀 어레이(160) 및 칼럼 라인 더미 메모리 셀 어레이(170)의 더미 메모리 셀(DMC)의 개수는 각각 메모리 셀 어레이(110)의 행 방향 및 열 방향의 메모리 셀(MC)의 개수와 동일한 개수로 하고 있으며, 소비전력절감 제어부(150)는 메모리 셀 어레이(110)의 모든 메모리 셀(MC)의 동작을 보증할 수 있는 시간 동안만 하이 레벨의 전위를 출력하므로, 도 4의 출력단(TP)의 출력은 점선으로 표시된 시간(시간 t6에서 시간 t7 사이의 시간)만큼 짧아진다.
따라서 본 발명의 SRAM(100)에 의하면 메모리 셀 어레이(110)의 메모리 셀(MC)에 정보를 기입하고, 또, 기입된 정보를 판독하는 모든 동작에서 도 4에서 점선(TP의 출력파형)으로 표시된 시간만큼의 소비전력을 절감할 수 있다.
이상 본 발명의 바람직한 실시형태에 대해서 설명하였으나, 본 발명은 상기 실시형태로 한정되는 것은 아니며, 특허청구범위에 기재된 기술사상의 범위 내에서 다양한 변경 및 변형이 가능하다.
예를 들어 상기 실시형태에서는 칩 이네이블 신호(CEN)는 네거티브 신호로 하였으나, SRAM의 사양에 따라서 포지티브 신호로 하여도 좋으며, 이에 맞춰서 소비전력절감 제어부(150)의 각 부의 구체적인 회로 구성은 적절하게 변경 및 변형이 이루어질 수 있다.
또, 예를 들어 소비전력절감 제어부(150)를 구성하는 각 MOSFET 타입의 변경도 가능하다.
100 SRAM
110 메모리 셀 어레이
120 행 선택 디코더
130 열 선택 디코더
140 센스앰프 및 입출력회로
150 소비전력절감 제어부
160 워드 라인 더미 메모리 셀 어레이
170 칼럼 라인 더미 메모리 셀 어레이
MC 메모리 셀
DMC 더미 메모리 셀

Claims (5)

  1. 복수의 워드 라인과 복수의 비트 라인 쌍이 교차하는 교차영역에 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이와,
    상기 워드 라인과 평행한 방향으로 배열되며, 복수의 더미 메모리 셀을 갖는 워드 라인 더미 메모리 셀 어레이와,
    상기 비트 라인 쌍과 평행한 방향으로 배열되며, 복수의 더미 메모리 셀을 갖는 칼럼 라인 더미 메모리 셀 어레이와,
    복수의 워드 라인 중 어느 하나를 선택 구동하는 행 선택 디코더와,
    복수의 비트 라인 쌍 중 어느 하나의 비트 라인 쌍을 선택 구동하는 열 선택 디코더와,
    복수의 비트 라인 쌍 중 선택된 비트 라인 쌍의 전위를 증폭하여 출력하는 센스앰프 및 입출력회로와,
    상기 행 선택 디코더와 상기 열 선택 디코더 및 상기 센스앰프 및 입출력회로의 동작을 제어하는 제어 전위를 출력하는 제어부를 포함하고,
    상기 제어부는,
    클록 신호를 입력으로 하여 펄스신호를 발생시키는 펄스발생기와,
    전원 단과 접지 단 사이에서 방전통로를 형성하는 방전수단과,
    상기 방전수단의 일단의 전위를 반전시켜서 출력하는 출력단과,
    상기 출력단의 출력 전위를 일정시간 유지하는 유지부와,
    상기 유지부에 의해 일정시간 유지된 상기 출력단의 전위를 피드백하여 반전시키는 반전부를 포함하며,
    상기 유지부는 상기 출력단의 출력을 상기 워드 라인 더미 메모리 셀 어레이 및 상기 칼럼 라인 더미 메모리 셀 어레이의 복수의 더미 메모리 셀의 동작을 보증하는 시간동안 유지하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
  2. 청구항 1에 있어서,
    상기 워드 라인 더미 메모리 셀 어레이는 상기 메모리 셀 어레이의 행 방향의 메모리 셀의 개수와 동일한 개수의 더미 메모리 셀을 가지고,
    상기 칼럼 라인 더미 메모리 셀 어레이는 상기 메모리 셀 어레이의 열 방향의 메모리 셀의 개수와 동일한 개수의 더미 메모리 셀을 가지는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 펄스발생기는 반전된 클록 신호와 비 반전의 클록 신호 및 반전된 칩 이네이블 신호를 입력으로 하여, 입력신호의 전위 레벨에 따라서 펄스신호를 생성하여 출력하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리.
  5. 삭제
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