KR20090077834A - 구성가능한 지연 추적을 이용한 메모리 장치 - Google Patents

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Abstract

구성가능한 지연 추적을 이용하고 프로세스 및 다른 변동을 설명할 수 있는 메모리 장치가 여기에 설명된다. 메모리 장치는 다수의(M 개)의 일반 워드 라인 드라이버들, 더미 워드 라인 드라이버, 메모리 어레이, 다수의(N 개)의 센스 증폭기 및 타이밍 제어 회로를 포함한다. 메모리 어레이는 메모리 셀들의 M 개의 로우들 및 N 개의 칼럼들을 포함하고, 더미 셀들의 하나의 칼럼을 포함한다. 워드 라인 드라이버들은 메모리 셀들의 우들에 대한 워드 라인들을 구동한다. 더미 워드 라인 드라이버는 더미 셀들의 칼럼의 적어도 하나의 더미 셀에 대한 더미 워드 라인을 구동한다. 타이밍 제어 회로는 구성가능한 지연을 가지는 인에이블 신호들을 새엉하고, 구성가능한 지연은 메모리 셀들의 칼럼에 연결되는 더미 비트 라인에 대한 가변 드라이블르 제공하는 가속 회로를 이용하여 획득될 수 있다. 센스 증폭기는 인에이블 신호들에 기반하여 메모리 셀들의 칼럼에 대한 비트 라인을 검출한다.

Description

구성가능한 지연 추적을 이용한 메모리 장치{MEMORY DEVICE WITH CONFIGURABLE DELAY TRACKING}
본 발명은 전자공학에 관련된 것으로, 더 구체적으로는 메모리 장치에 관련된 것이다.
메모리장치는 컴퓨터, 무선 통신 장치, 휴대용 정보 단말기(PDA), 등과 같은 다양한 전자 장치들에 공통적으로 사용된다. 메모리 장치는 일반적으로 메모리 셀의 다수의 로우(row)들과 칼럼(columns)들을 포함한다. 각각의 메모리 셀은 이진 '0' 또는 '1'일 수 있는 데이터 값들로 채워져 있다. 주어진 로우와 칼럼에서 주어진 메모리를 판독하기 위하여, 로우에 대한 워드 라인이 활성화되고, 메모리 셀은 메모리셀에 저장된 데이터 값에 따라 칼럼에 대한 비트 라인을 차지(charge) 또는 디스차지(discharge)한다. 센스(sense) 증폭기는 비트 라인의 전압을 검출하고 감지된 전압에 기반한 논리적 값을 제공한다.
센스 증폭기는 빠른 동작 속도와 낮은 전력 소모를 얻기 위하여 가능한 일찍 그리고 최소한의 시간 동안에 전원이 켜져야 한다. 센스 증폭기는 메모리 셀에 저장된 데이터 값이 신뢰성 있게 검출될 수 있도록 비트 라인이 충분히 차지 또는 디스차지된 이후에 활성화될 수 있다. 이러한 차지/디스차지 시간은 집적 회로(IC) 프로세스, 온도 및 전력 공급 변동으로 인해 폭넓게 변화할 수 있는 트랜지스터 특성들 및 기생 효과들(parasitic effects)에 의존한다. 프로세스 변동은 IC 제작 기술이 향상되고 트랜지스터 크기 감소할수록 더 중요해진다. 비트라인을 차지 또는 디스차지하는데 할당된 시간의 크기는 비트 라인이 센싱되기 전에 충분히 차지 또는 디스차지 되는 것을 보장하기 위하여 최악의-상황의(worst-case) 프로세스 변동에 기반하여 선택될 수 있다. 그러나, 최악의-상황의(worst-case) 프로세스 변동에 대한 설계는 동작 속도를 감소시키고 및/또는 전력 소모를 증가시킬 수 있다.
따라서, 프로세스 및 다른 변화들을 효율적으로 관리할 수 있는 메모리 장치 기술이 필요하다.
구성가능한 지연 추적을 이용하고 프로세스 및 다른 변동을 설명할 수 있는 메모리 장치가 여기에 설명된다. 일 실시예에서 메모리 장치는 다수의(M 개)의 일반 워드 라인 드라이버들, 더미 워드 라인 드라이버, 메모리 어레이, 다수의(N 개)의 센스 증폭기 및 타이밍 제어 회로를 포함한다. 메모리 어레이는 메모리 셀들의 M 개의 로우들 및 N 개의 칼럼들을 포함하고, 더미 셀들의 하나의 칼럼을 포함한다. M 개의 워드 라인 드라이버들은 메모리 셀들의 M 개의 로우들에 대한 M 개의 워드 라인들을 구동한다. 더미 워드 라인 드라이버는 더미 셀들의 칼럼의 적어도 하나의 더미 셀에 대한 더미 워드 라인을 구동한다.
타이밍 제어회로는 센스 증폭기에 대한 인에이블 신호들을 생성한다. 타이밍 제어 회로는 가속 회로 및 센스 증폭기 드라이버들을 포함한다. 가속 회로는 더미 셀들의 칼럼에 대한 더미 비트 라인에 연결되고, 더미 비트 라인에 대한 가변 드라이브를 제공한다. 가속 회로는 더미 비트 라인에 대한 가변 드라이브를 제공하도록 선택가능한 다수의 트랜지스터들을 포함할 수 있다. 센스 증폭기 드라이버들은 가속 회로로부터 준비 신호를 수신하고 더미 비트 라인에 대한 가변 드라이브에 의해 결정되는 구성가능한 지연을 가지는 인에이블 신호들을 생성한다. 센스 증폭기는 메모리 셀들의 칼럼들에 대한 비트 라인들에 연결되고, 인에이블 신호들에 기반하여 비트 라인들을 검출한다.
더미 워드 라인 드라이버는 워드 라인 드라이버들에 지연되어 매칭된다. 더미 워드 라인 상에 로딩하는 것은 각각의 일반 워드 라인 상에 로딩하는 것과 매칭될 수 있으며, 더미 비트 라인 상에 로딩하는 것은 각각의 일반 비트 라인 상에 로딩하는 것과 매칭될 수 있다. 타이밍 제어 회로는 (a) 더미 및 일반 워드 라인 드라이버들, 더미 및 일반 워드 라인들, 및 더미 및 일반 비트 라인들 사이의 가변 지연들 및 (b) 인에이블 신호들을 생성하기 위해 사용되는 추가적인 회로들로 인한 추가적인 지연들을 설명할 수 있다.
다양한 실시예들 및 특징들이 이하에서 더 상세하게 설명된다.
도 1은 구성 가능한 지연 추적을 이용한 메모리 장치의 블록 다이어그램을 도시한 것이다.
도 2는 메모리 장치 내의 워드 라인 드라이버들, 메모리 어레이, 및 타이밍 제어 회로의 블록 다이어그램을 도시한 것이다.
도 3은 메모리 어레이의 블록 다이어그램을 도시한 것이다.
도 4A 는 메모리 셀의 배선도(schematic diagram)를 도시한 것이다.
도 4B 는 더미 셀의 배선도를 도시한 것이다.
도 5는 두 개의 일반 워드 라인 드라이버들의 배선도를 도시한 것이다.
도 6은 더미 워드 라인 드라이버의 배선도를 도시한 것이다.
도 7은 가속 회로의 배선도를 도시한 것이다.
도 8은 센스 증폭기 드라이버들의 배선도를 도시한 것이다.
도 9는 메모리 판독을 위한 타이밍 다이어그램을 도시한 것이다.
도 10은 메모리 판독을 수행하는 프로세스를 도시한 것이다.
도 11은 무선 통신 장치의 블록 다이어그램을 도시한 것이다.
구성가능한 지연 추적을 이용한 메모리 장치가 여기에 설명된다. 메모리 장치는 랜덤 액세스 메모리(RAM), 정적 RAM(SRAM), 동적 RAM(DRAM), 동기화 DRAM(SDRAM), 비디오 RAM(VRAM), 동적 그래픽 RAM(SGRAM), 및 판독 전용 메모리(ROM), 플래쉬 메모리, 등일 수 있다. 메모리 장치는 자립형(stand-alone) 장치이거나, 다른 장치(예를 들어, 프로세서)에 포함될 수 있다.
도 1 은 구성가능한 지연 추적을 이용한 메모리 장치(100) 설계의 블록 다이어그램이다. 메모리 장치(100)는 로우(row) 및 칼럼(column) 디코더들(110), 워드 라인 드라이버들(120), 메모리 어레이(!50), 타이밍 제어 유닛(160), 및 센스 증폭기들(170)을 포함한다.
메모리 어레이(!50)는 메모리 셀들의 M 개의 로우들과 N 개의 칼럼들을 포함하고, 아래에 설명되는 바와 같이, 더미 셀들의 하나의 로우 및 하나의 칼럼을 더 포함한다. 메모리 셀은 데이터 값들을 저장할 수 있는 회로이며, 다양한 회로 설계를 이용하여 구현될 수 있다. 더미 셀은 알려진 값을 저장할 수 있거나 및/또는 의도되는(desired) 로딩 효과(loading effect)를 성취하기 위한 특정한 방법으로 연결된 회로들이다. 더미 셀은 메모리 셀과 동일하거나 유사한 회로 설계를 이용하여 구현될 수 있다. 일반적으로, M 및 N 은 각각 임의의 값을 가질 수 있다. 메모리 셀들의 M 개의 로우들은 M 개의 워드 라인들(WL1 내지 WLM)을 통해 선택되고, 더미 셀들의 로우는 더미 워드 라인(DWL)을 통해 선택된다. 메모리 셀들의 N 개의 칼럼들은 N 개의 비트 라인들(BL1 내지 BLN)에 연결되고, 더미 셀들의 칼럼은 더미 비트 라인(DBL)과 연결된다. 메모리 셀들 및 더미 셀들은 일반적으로 상이한 디자인으로 구현되고, 각각의 셀은 일반적으로 상이한 비트 라인 BL 및
Figure 112009031264526-PCT00001
에 연결된다. 단순화하기 위하여, N 개의 칼럼들에 대한 상보적인(complementary) 비트 라인들(
Figure 112009031264526-PCT00002
내지
Figure 112009031264526-PCT00003
)은 많은 도면들에서 생략되었다.
로우 및 칼럼 디코더들(110)은 메모리 셀들 또는 액세스 될 메모리 셀들의 블록에 대한 어드레스를 수신하고, 수신된 주소에 기반하여 로우 어드레스 및 어드레스를 생성한다. 디코더들(110)은 그리고 나서, 로우 어드레스 상에 프리-디코딩(pre-decoding)을 수행하고, 로우 어드레스에 기반하여 어서팅되는 특정한 워드 라인을 표시하는 프리-디코딩된 신호들을 제공한다. 디코더들(110)은 또한 칼럼 어드레스 상에 프리-디코딩을 수행하고, 칼럼 어드레스에 기반하여 선택하기 위한 하나 이상의 특정한 비트 라인들을 표시하는 선택 신호들을 제공한다. 디코더들(110)은 또한, 클록 신호(CLK)를 수신하고, 메모리 장치(100)의 동작을 제어하는데 사용되는 명령 신호들 및 내부 클록들을 생성한다.
워드 라인 드라이버들(120)은 디코더들(110)로부터 프리-디코딩된 신호들을 수신하고, 프리-디코딩된 신호들에 의해 표시된 특정한 워드 라인들을 구동하여, 메모리 셀들의 의도된(desired) 로우가 액세스 되도록 할 수 있다. 타이밍 제오 회로(160)는 디코더들(110)로부터 선택 신호들을 수신하고, N 개의 비트 라인들에 대한 N 개의 센스 증폭기들(170)에 대한 인에이블 신호들을 생성한다. 타이밍 제어 회로(160)는 각각의 선택된 비트 라인에 대한 인에이블 신호를 어서팅(assert)하여 그 비트 라인과 연결된 메모리 셀이 액세스 될 수 있도록 한다. 인에이블 신호들은, 아래에 설명되는 바와 같이, 더미 셀들의 칼럼 및 타이밍 제어 회로(160)에 의해 결정된 구성가능한 지연들을 가진다.
센스 증폭기들(170)은 비트 라인들(BL1 내지 BLN)과 연결되고, 하나의 센스 증폭기가 각각의 비트라인들 마다 연결된다. 각각의 센스 증폭기는 타이밍 제어 회로(160)로부터 각각의 인에이블 신호를 수신한다. 각각의 센스 증폭기는, 인에이블 신호에 의해 선택되는 경우, 연관된 비트 라인상의 전압을 증폭하고, 증폭된 전압에 대한 논리 값(예를 들어, 로우(low) 또는 하이(high))을 검출하고, 검출된 논리 값을 제공한다.
도 2 는 도 1의 워드 라인 드라이버들(120), 메모리 어레이(150) 및 타이밍 제어 회로(160)의 실시예의 블록 다이어그램이다. 워드 라인 드라이버들(120)은 일반(normal) 워드 라인 드라이버들(220) 및 더미 워드 라인 드라이버(222)를 포함한다. 일반 워드 라인 드라이버들은 디코더들(110)로부터 프리-디코딩된 신호들을 수신하고, 프리-디코딩된 신호들에 의해 표시되는 선택된 워드 라인을 구동한다. 더미 워드 라인 드라이버(222)는 하나 이상의 프리-디코딩된 신호들을 수신하고 더미 워드 라인(DWL)을 구동한다. 워드 라인 드라이버들(220 및 222)은 더미 워드 라인 상의 신호가 선택된 워드 라인 상의 신호들과 근사적으로 시간 정렬되도록 설계될 수 있다.
메모리 어레이(150)는, 아래에 설명되는 바와 같이, 메모리 셀들(250) 및 더미 셀들(252)을 포함한다. 메모리 셀들(250)은 M 개의 워드 라인들(WL1 내지 WLM)에 의해 선택되고, N 개의 비트 라인들(BL1 내지 BLN)을 차지/디스차지한다. 더미 셀들(252)은 더미 워드 라인(DWL)에 의해 선택되고 더미 비트 라인(DBL)을 디스차지한다.
타이밍 제어 회로(160)는 가속 회로(160) 및 센스 증폭기 드라이버들(262)을 포함한다. 가속 회로(260)는 더미 비트 라인에 대한 가변 드라이브를 제공하고, 구성가능한 지연을 가지는 준비(Ready) 신호를 출력한다. 센스 증폭기 드라이버들(262)은 회로(260)로부터 준비 신호를 수신하고 디코더들(110)로부터의 선택 신호들(SA_sel1 내지 SA_selN)을 수신하며, 인에이블 신호들(SA_en1 내지SA_enN)을 생성한다. 각각의 판독 동작에 대하여, 드라이버들(262)은 하나 이상의 판독될 비트 라인들에 대한 하나 이상의 센스 증폭기를 활성화하는 하나 이상의 인에이블 신 호들을 어서팅한다.
도 3은 메모리 어레이(150) 실시예의 블록 다이어그램이다. 이 실시예에서, 메모리 어레이(150)는 셀들의 M+1 개의 로우들 및 N+1 개의 칼럼들(더미 셀들(352)의 하나의 로우 및 하나의 칼럼들과 메모리 셀들(350)의 M 개의 로우들 및 N 개의 칼럼들)을 포함한다. 더미 셀들의 로우(또는 더미 로우)는 더미 워드 라인을 수신하고, 남아있는 셀들의 로우 각각은 각각의 워드 라인을 수신한다. 더미 셀들의 칼럼(또는 더미 칼럼)은 더미 비트 라인에 연결되고, 메모리 셀들의 각 칼럼은 각각의 비트 라인과 연결된다. 각각의 메모리 셀은 데이터 값을 저장할 수 있다. 각각의 더미 셀은 미리 결정된 값(예를 들어, 논리적 로우(low))을 저장할 수 있다.
더미 로우는 각각의 일반 로우의 셀들의 숫자와 동일한 수의 더미 셀들을 포함할 수 있다. 더미 로우 라인상의 로딩(loading)은 각각의 일반 워드 라인상의 로딩과 유사할 수 있다. 더미 로우의 첫 번째 더미 셀은 더미 비트 라인에 연결되고, 더미 로우의 남아있는 더미 셀들은 어떠한 비트 라인에도 연결되지 않는다.
더미 칼럼은 각각의 일반 칼럼의 셀들의 수와 동일한 수의 더미 셀들을 포함할 수 있다. 각각의 메모리 셀과 각각의 더미 셀은 그 셀을 선택하는데 사용되는 좌(左) WL 입력(354) 및 우(右) WL 입력(356)을 가진다. 명확성을 위하여, WL 입력들(354 및 356)은 좌상부에 있는 더미 셀에만 라벨링되었으나, 모든 셀들에 존재한다. 도 3에 도시된 실시예에서, 더미 칼럼의 위의 네 개의 더미 셀들은 더미 워드 라인과 연결된 그들의 우(右) WL 입력들을 가지고, 더미 칼럼의 남은 더미 셀들 은 그들의 우(右) WL 입력들이 접지회로와 연결되어있다. 더미 칼럼들의 각각의 더미 셀은 각각의 더미 또는 일반 워드 라인과 연결된 좌(左) WL 입력을 가진다. 더미 워드 라인상의 로딩은 그리고나서, 각각의 일반 워드 라인상의 로딩과 유사하다.
하나의 메모리 라인이 메모리 판독을 위해 어서팅된다. 어서팅된 워드 라인은 그 워드 라인에 연결된 모든 메모리 셀들을 인에이블한다. 인에이블된 메모리셀들은 이러한 메모리 셀들에 연결된 비트 라인들을 차지 또는 디스차지한다. 하나 이상의 비트 라인들은 메모리 판독을 위해 선택될 수 있다. 센스 증폭기는 선택된 비트 라인(들) 상의 전압을 검출하고, 상응하는 논리 값(들)을 제공한다.
더미 워드 라인 및 더미 비트 라인은 또한 메모리 판독을 위해 어서팅될 수 있다. 더미 워드 라인은 더미 칼럼의 위의 네 개의 더미 셀들을 인에이블하고, 더미 셀들은 그리고 나서 더미 비트 라인을 디스차지한다. 타이밍 제어 회로(160)는 더미 비트 라인상의 전압을 검출하고 센스 증폭기를 위한 인에이블 신호들을 생성한다.
도 4A는 도 3의 하나의 메모리 셀(350)의 배선도(schematic diagram)이다. 메모리 셀(350)은 교차-연결된(cross-coupled) 한 쌍의 인버터들(410a 및 410b) 및 한 쌍의 패스(pass) 트랜지스터들(422 및 424)을 포함한다. 각각의 인버터(410)는 P-채널 전계 효과 트랜지스터(P-FET; 412) 및 N-채널 전계 효과 트랜지스터(N-FET; 414)에 의해 형성된다. FET들(412 및 414)은 그들의 드레인(drain)들이 서로 연결되어 있으며, 그들의 게이트(gate)들도 또한 함께 연결되어 있으며, 그들의 소 스(source)들이 전력 공급(VDD) 및 접지 회로와 각각 연결되어있다. (FET들의 드레인들(412a 및 414a)에 의해 형성되고 노드 A로서 라벨링된) 인버터(410a)의 출력은 (FET들의 게이트들(412b 및 414b)에 의해 형성된 인버터(410b)의 입력과 연결된다. (FET들의 드레인들(412b 및 414b)에 의해 형성되고 노드 B로서 라벨링된) 인버터(410b)의 출력은 (FET들의 게이트들(412a 및 414a)에 의해 형성된) 인버터(410a)의 입력과 연결된다. N-FET(422)는 그 드레인이 노드 A와 연결되었으며, 그 게이트는 워드 라인(WLm)과 연결되었으며, 그 소스는 상보적인 비트 라인
Figure 112009031264526-PCT00004
과 연결된다. N-FET(424)는 그 드레인이 노드 B에 연결되고, 그 게이트가 워드 라인(WLm)에 연결되었으며, 그 소스는 비트 라인(BLn)에 연결되었다.
인버터들(410a 및 410b)은 양의 피드백(positive feedback)을 통해 데이터 값을 저장한다. 메모리 셀(350)이 논리 하이('1')를 저장하는 경우, 노드 B는 논리 하이에 있으며, 노드 A는 논리 로우에 있다. 메모리 셀(350)이 논리 로우('0')를 저장하는 경우, 노드 B는 논리 로우에 있으며, 노드 A는 논리 하이에 있다. 메모리 판독을 위해, 워드 라인(WLm)은 논리 하이로 어서팅되고, N-FET들(422 및 424)은 켜진다. 메모리 셀(350)이 논리 하이를 저장하는 경우, 비트 라인(BLn)은 N-FET(424)을 통해 차지되고, 상보적인 비트 라인(
Figure 112009031264526-PCT00005
)은 N-FET(422)을 통해 디스차지된다. 메모리 셀(350)이 논리 로우를 저장하는 경우에, 그 역도 참이다.
도 4B 도 3의 하나의 더미 셀(352)의 배선도(schematic diagram)이다. 더미 셀(352)은 도 4A에 도시된 바와 같이 연결된 인버터들(410a 및 410b) 및 N-FET 들(422 및 424)을 포함하며, 도 4A와 다음과 같은 차이점들 가지고 있다. 인버터들(410a 및 410b)의 입력은 VDD에 연결되었으며, 인버터들(410a 및 410b)의 출력(노드 A 및 B)은 논리 로우이다. N-FET(422)는 그 게이트가 워드 라인(WLm)과 연결되고, 그 소스가 상보적인 더미 비트 라인(
Figure 112009031264526-PCT00006
)에 연결되어 있다. N-FET(424)는 그 게이트가 (도 4B에 도시된 바와 같이) 더미 워드 라인(DWL) 또는 접지 회로(미도시)에 연결되어 있으며, 그 소스는 더미 비트 라인(DBL)에 연결되어있다.
메모리 판독을 위하여 더미 워드 라인아 N-FET(424)의 게이트에 연결되어 있고 논리 하이로 어서팅된 경우, N-FET(424)는 켜지고, 더미 비트 라인(DBL)을 디스차지한다. N-FET(424)의 게이트는 접지 회로(도 4B에 도시되지 않음)에 연결되면, N-FET(424)는 항상 꺼지고, 더미 비트 라인을 디스차지하지 않는다.
도 3에 도시된 실시예에서, 더미 칼럼의 위의 네 개의 더미 셀들은 미리 결정된 값(예를 들어, 도 4B에 도시된 논리 로우)을 저장할 수 있다. 더미 워드 라인은 위의 네 개의 더미 셀들의 우(右) WL 입력들에 연결되고, 각각의 메모리 판독을 위해 이러한 더미 셀들을 인에이블링한다. 더미 칼럼의 남아있는 더미 셀들의 우(右) WL 입력들은 접지 회로에 연결되고, 이러한 더미 셀들은 언제나 디스에이블된다. 따라서, 이러한 실시예에서 더미 비트 라인은 네 개의 더미 셀들에 의해 구동된다. 일반적으로 임의의 수의 더미 셀들은 더미 비트 라인을 구동하기 위해 인에이블될 수 있다. 더미 칼럼의 남아있는 더미 셀들은 각각의 일반 비트 라인상에 로딩하는 것과 더미 비트 라인상에 로딩하는 것을 매칭하기 위해 사용될 수 있다.
도 2를 다시 참조하면, 메모리 판독을 위한 데이터 경로(path)는 일반 워드 라인 드라이버들(220), 워드 라인들(WL1 내지 WLM), 메모리 셀들(250), 및 비트 라인(BL1 내지BLN)을 포함한다. 제어 경로는 더미 워드 라인 드라이버(222), 더미 워드 라인(DWL), 더미 셀들(252), 더미 비트 라인(DBL), 및 타이밍 제어 회로(160)를 포함한다. 제어 경로의 지연은 빠른 동작 속도 및 낮은 전력 소모를 달성하기 위해 데이터 경로의 지연과 매칭되어야한다. 이러한 지연 매칭은 다음에 설명된 바와 같이 달성될 수 있다.
도 1의 디코더들(110)은 로우 어드레스의 프리-디코딩을 수행하고, 프리-디코딩된 신호들을 생성한다. 일 예로서, 메모리 어레이(150)는 64 개의 로우를 포함할 수 있으며, 각각의 로우는 6-비트 로우 어드레스 b5b4b3b2b1b0 에 의해 식별될 수 있으며, b5 는 최상위 비트(most significant bit; MSB)이고 b0는 최하위 비트(least significant bit; LSB)이다. 디코더들(110)은 6-비트 로우 어드레스를 3 개의 최상위 비트들(b5b4b3)을 포함하는, 3-비트 상위(upper) 세그먼트, 다음의 두 개의 최상위 비트들(b2b1)을 포함하는 2-비트 중간(middle) 세그먼트, 최하위 비트(b0)를 포함하는 1-비트 하위(lower) 세그먼트로 조직할 수 있다. 디코더들(110)은 1-비트 하위 세그먼트를 쌍을 이룬 두 개의 가능한 워드 라인들 중 하나를 선택하는 프리-디코딩된 신호들(A0 및 A1)으로 디코딩할 수 있다. 디코더들(110)은 다음 두 개의 상위 비트들(b1 및 b2)을 그룹을 이룬 네 개의 워드 라인 쌍 중 하나를 선택하는 프리-디코딩된 신호들(B0 및B1)로서 제공한다. 디코더들(110)은 3-비트 상위 세그먼트를 8 개의 워드 라인 그룹들 중 하나를 선택하는 프리-디코딩된 신호들로 디코딩하며, 여기서 각각의 그룹은 4개의 워드 라인 쌍을 포함한다. 디코더들(110)은 그리고나서, 12 개의 프리-디코딩된 신호들을 워드 라인 드라이버들(120)로 제공한다. 디코더들(110)은 또한 다양한 다른 방법들로 프리-디코딩을 수행할 수 있다.
도 5는 도 2의 일반 워드 라인 드라이버들의 실시예의 배선도이다. 단순화를 위하여, 도 5는 도 1 내지 3의 M 개의 워드 라인들(WL1 내지WLM) 중 두 개인, 단 두 개의 워드 라인들(WLa 및 WLb)에 대한 각각의 드라이버 회로(510a 및 510b)만을 보여준다.
드라이버 회로(510a)는 트랜지스터들(522a 내지 544b)을 포함한다. P-FET(522a) 및 N-FET(524a)는 인버터(520a)로서 연결되고, N-FET들(526a 및 528a)의 위에 더 스택된다. N-FET(526a)는 그 드레인이 N-FET(524a)의 소스에 연결되고, 그 게이트가 B0 신호를 수신한다. N-FET(528a)는 그 드레인이 N-FET(526a)의 소스에 연결되고, 그 게이트가 B1 신호를 수신하며, 소스는 접지 회로에 연결되어있다. P-FET(542a) 및 N-FET(544a)는 또한 인버터(540a)로서 연결되고, 그들의 입력은 인버터(520a)의 출력에 연결된다. P-FET들(532a 및 534b)은 풀-업(pull-up) 트랜지스터들이며 그들의 소스가 VDD에 연결되어있고, 그들의 드레인은 인버터(540a)의 입력에 연결되어 있으며, 그들의 게이트들은 각각 B0 및 B1 신호들을 수신한다. 드라이버 회로(510a)는 A0, B0 및 B1 신호들을 수신하는 3-입력 AND 게이트를 구현 하고, 워드 라인(WLa)을 구동한다.
드라이버 회로는 B0 및 B1 신호가 논리 하이인 경우에 인에이블된다. B0 신호가 논리 로우인 경우, N-FET(526a)는 꺼지고, P-FET(532a)는 켜지며, 인버터(540a)의 입력을 풀업하며, 워드 라인(WLa)은 논리 로우가 된다. 유사하게, B1 신호가 논리 로우인 경우, N-FET(528a)는 꺼지고, P-FET(534a)는 켜지며, 인버터(540a)의 입력을 풀업하며, 워드 라인(WLa)은 또한 논리 로우가 된다. B0 및 B1 신호들이 논리 하이인 경우, N-FET들(526a 및 528a)은 켜지고, P-FET들(532a 및 534a)은 꺼지며, 인버터들(520a 및 540a)은 직렬로 연결되며, 워드 라인(WLa)은 A0 신호의 지연된 버전(version)이다.
워드 라인(WLb)에 대한 드라이버 회로(510b)는 (인버터(520b)의 입력이 A0 신호 대신에 A1 신호를 수신하는 것을 제외하고) 트랜지스터들(522a 내지 544a)과 동일한 방법으로 연결된 트랜지스터들(522b 내지 544b)을 포함한다. 드라이버 회로(510b)는 또한 B0 및 B1 신호들이 논리 하이인 경우 인에이블되며, 이러한 경우에 워드 라인(WLb)는 A1 신호의 지연된 버전이다.
도 6은 도 2의 더미 워드 라인 드라이버(222)의 실시예의 배선도이다. 드라이버(222)는 함께 스택된 P-FET들(622a 및 622b)을 포함한다. P-FET(622a)은 그 소스가 VDD에 연결되고, 그 게이트가 A0 신호를 수신하며, 그 드레인이 P-FET(622b)의 소스에 연결된다. P-FET(622b)은 그 게이트가 A1 신호를 쉰하고, 그 드레인이 노드 C에 연결된다. N-FET들(624a, 626a 및 628a)은 또한 함께 스택되어있다. N- FET(624a)는 그 드레인이 노드 C에 연결되고, 그 게이트가 A0 신호를 수신한다. N-FET(626a)는 그 드레인이 P-FET(624a)의 소스에 연결되고 그 게이트가 VDD에 연결된다. N-FET(628a)는 그 드레인이 P-FET(626a)의 소스에 연결되고, 그 게이트가 VDD에 연결되며, 그 소스가 접지 회로에 연결된다. N-FET들(624b, 626b 및 628b)은 또한 함께 스택되어 있으며, 노드 C와 접지회로 사이에서 N-FET들(624a, 626a 및 628a)과 동일한 방법으로 연결되어있다. 그러나 N-FET(624b)의 게이트는 A0 신호 대신에 A1 신호를 수신한다. 인버터(640)는 자신의 입력이 노드 C에 연결되며, 그 출력은 더미 워드 라인(DWL)을 구동한다.
메모리 판독 이전에 비트 라인들은 논리 하이로 프리차지(precharge)되며, A0 및 A1 신호들은 논리 로우로 설정된다. P-FET들(622a 및 622b)은 켜지고, 노드 C를 논리 하이로 끌어올린다. 메모리 판독을 위하여 A0 또는 A1 신호가 활성화되고 논리 하이로 설정되며, 다른 신호들은 비활성화된다. A0 신호가 활성화되면 N-FET(624a)는 켜지고, 노드 C를 논리 로우로 끌어내린다. A1 신호가 활성화되면 N-FET(624b)가 켜지고 노드 C를 논리 로우로 끌어내린다. P-FET(622a) 및 N-FET들(624a, 626a 및 628a)은 도 5의 드라이버(510a)에 대한 P-FET(522a) 및 N-FET들(524a, 526a 및 528a)의 로딩을 모사(mimic)하고, 이들에 매칭된다. P-FET(622b) 및 N-FET들(624b, 626b 및 628b)은 도 5의 드라이버(510b)에 대한 P-FET(522b) 및 N-FET들(524b, 526b 및 528b)의 로딩을 모사(mimic)하고, 이들에 매칭된다. N-FET들(524a, 526a 및 528a)은 드라이버(510a)가 선택되는 경우에 켜지는 세 개의 스택 된 트랜지스터들이다. N-FET들(624a, 626a 및 628a)은 드라이버(510a)가 선택되는 경우에 켜지는 세 개의 스택된 트랜지스터들이며, 스택된 N-FET들(524a, 526a 및 528a)와 매칭된다. 유사하게, N-FET들(624b, 626b 및 628b)은 이러한 트랜지스터들이 켜지는 경우에 N-FET들(524b, 526b 및 528b)와 매칭된다. 인버터(640)는 도 5의 인버터(540a 또는 540b)를 모사(mimic)한다. 더미 워드 라인 드라이버(222)의 지연은 따라서, 도 5의 하나의 워드 라인에 대한 드라이버 회로(510)의 지연과 매칭된다. 이는 더미 워드 라인의 신호가 판독을 위한 일반 워드 라인의 신호와 근사적으로 시간 정렬되는 결과를 가져온다.
도 7은 도 2의 타이밍 제어 회로(160) 내의 가속 회로(260)의 일 실시예의 배선도이다. 가속 회로(260)는 프리차지(precharge) 회로(710), 구성가능한 풀-다운 회로(720) 및 인버팅 버퍼(730)를 포함한다.
프리차지 회로(710)는 P-FET들(712 및 714)를 포함한다. P-FET(712)은 그 소스가 VDD에 연결되고, 그 게이트가 비트 라인 프리차지 신호(BL_preb)를 수신하며, 그 드레인이 상보적인 더미 비트 라인(
Figure 112009031264526-PCT00007
)에 연결된다. P-FET(714)는 그 소스가 VDD에 연결되고, 그 게이트가 프리차지 신호를 수신하며, 그 드레인이 더미 비트 라인(DBL)에 연결된다. 메모리 판독 이전에, 프리차지 신호는 논리 로우로 설정되고, P-FET들(712 및 714)은 켜지며,
Figure 112009031264526-PCT00008
및 DBL을 논리 하이로 끌어올린다.
풀-다운 회로(720)는 스택된 N-FET들(722a 및 724a 내지 722l 및 724l)의 L 개의 쌍들을 포함하며, L은 임의의 값일 수 있다. 각각의 스택된 쌍에 대하여, N- FET(722)는 그 드레인이 더미 비트 라인에 연결되고, 그 게이트가 가속기 인에이블 신호(ACC_en)와 연결된다. N-FET(724)는 그 드레인이 N-FET(722)의 소스와 연결되고, 그 게이트는 가속 선택 신호(Acc)를 수신하며, 그 소스는 접지 회로에 연결된다.
N-FET들(722a 내지 722l)은 풀-다운 회로(720)를 인에이블하기 위해 논리 하이로 설정되거나 풀-다운 회로를 디스에이블하기 위해 논리 로우로 설정될 수 있는 동일한 가속기 인에이블 신호를 수신한다. N-FET들(724a 내지 724l)은 L 개의 가속기 선택 신호들(Acc1 내지 AccL)을 각각 수신한다. 각각의 가속기 선택 신호는 연관된 N-FET 쌍을 인에이블하기 위해 논리 하이로 설정되거나 N-FET 쌍을 디스에이블하기 위해 논리 로우로 설정될 수 있다. 인에이블된 각각의 N-FET 쌍은 추가적인 풀-다운을 제공하여 따라서 더미 비트 라인에 대한 디스차지 시간을 빠르게 한다. N-FET들의 elapstus은 풀-다운 성능을 결정한다. N-FET들의 L 개의 쌍은 (a) 써모미터(thermometer) 디코딩을 위한 동일한 디멘션, (b) 이진(binary) 디코딩을 위한 상이한 디멘션, 또는 (c) 써모미터 및 이진 디코딩의 조합(예를 들어, 미리 결정된 수의 LSB들에 대한 써모미터 디코딩 및 남은 MSB들에 대한 이진 디코딩)을 가질 수 있다.
인버팅 버퍼(730)는 인버터로서 연결된 P-FET(732) 및 N-FET(734)를 포함한다. 버퍼(730)는 그 입력이 더미 비트 라인에 연결되며, 그 출력이 도 2의 센스 증폭기 드라이버(262)에 준비(Ready) 신호를 제공한다.
도 8은 도 2의 타이밍 제어 회로(160) 내의 센스 증폭기 드라이버들(262)의 실시예의 배선도이다. 이 실시예에서, 드라이버들(272)은 N 개의 비트 라인들에 대한 N 개의 센스 증폭기들(170)에 대한 N 개의 2-입력 AND 게이트들(810a 내지 810n)을 포함한다. 각각의 AND 게이트(810)는 가속 회로(260)로부터 준비 신호 및 디코더들(110)로부터 연관된 센스 증폭기에 대한 선택 신호(SA_sel)를 수신하고, 그 연관된 센스 증폭기에 대한 인에이블 신호(SA_en)를 생성한다. 하나 이상의 센스 증폭기들이 (SA_en1 내지 SA_enN) 신호들 중 선택된 하나를 활성화함으로써 인에이블될 수 있다.
인에이블 신호들의 타이밍은 준비 신호에 의해 결정된다. 준비 신호의 타이밍은 그 인에이블 신호들이 비트 라인들 상의 전압의 신뢰성있는(reliable) 검출을 보장하면서 가능한 빠르게 센스 증폭기들을 활성화하도록 설정될 수 있다. 준비 신호의 적합한 타이밍은 제조(예를 들어, 알려진 데이터 패턴을 메모리 어레이(150)에 기록하고, 활성화되는 Acc 신호들의 상이한 조합에 상응하는 상이한 가속기 설정을 이용하여 그 데이터 패턴을 판독)하는 동안 결정될 수 있다. 최고의 성능을 제공하는 가속기 설정은 비축(save)되어 다음의 판독 동작들에 대해 사용될 수 있다. 준비 신호의 타이밍은 또한 필드 사용 동안에 설정될 수 있다.
도 9는 메모리 판독을 위한 타이밍 다이어그램이다. 프리차지 신호(BL_preb)가 더미 비트 라인(DBL)을 논리 하이로 프리차지하기 위해 처음에 논리 로우가 된다. A0 또는 A1 신호는 그리고 나서 논리 하이로 설정된다. τdr 지연 이후에, 더미 워드 라인 드라이버(222)는 더미 워드 라인(DWL)에 논리 하이를 제공 한다. 더미 워드 라인 상의 논리 하이는 도 3의 더미 칼럼의 위의 네 개의 더미 셀들을 선택하고, 이러한 더미 셀들은 논리 로우를 저장하고, 더미 비트 라인(DBL)을 디스차지한다. τdbl의 지연 동안에, 더미 비트 라인의 전압은 논리 로우 트리거 전압에 도달하고, 인버팅 버퍼(730)는 논리 로우를 센싱하며, 준비 신호상에 논리 하이를 제공한다. 추가적인 τen 만큼의 지연 이후에, 각각의 선택된 비트 라인에 대한 SA_en 신호는 논리 하이로 바뀐다. 가속기 인에이블 신호(Acc_en)는 도 9에 도시된 바와 같이, 더미 워드 라인과 정렬될 수 있다.
A0/A1 신호들로부터 SA_en 신호들까지의 총 지연은 (a) A0/A1 신호들로부터 DWL까지의 τdr 지연(이는 고정된 것임), (b) DWL로부터 준비 신호까지의 τdbl 지연(이는 구성가능함), (c) 준비 신호로부터 SA_en 신호까지의 τen 지연(이는 또한 고정된 것임)으로 구성된다. DWL 및 준비 신호 사이의 지연 τdbl 은 도 7의 풀-다운 회로(720)의 N-FET들(722 및 724)의 사이의 한 쌍을 인에이블함으로써 달라질 수 있다. τdbl 지연은 제어 경로의 지연이 데이터 경로의 지연과 매칭되도록하기 위해 설정될 수 있다.
도 10은 메모리 판독을 수행하는 프로세스(1000)를 도시한 것이다. 더미 워드 라인은 적어도 하나의 더미 셀을 선택하기 위해 활성화된다(단계 1012). 일반 워드 라인은 메모리 셀의 로우를 선택하기 위해 활성화된다(단계 1014). 더미 비트 라인은 적어도 하나의 더미 셀과 함께 구동된다(단계 1016). 구성가능한 지연을 가지는 준비 신호는 더미 비트 라인의 일부에 기반하여 생성된다(단계 1018). 이 구성가능한 지연은 예를 들어, 더미 비트 라인에 대한 가변 드라이브를 획득하기 위하여 복수의 트랜지스터들 중 선택된 트랜지스터들을 이용하여 더미 비트 라인을 구동함으로써 획득된다. 적어도 하나의 인에이블 신호는 준비 신호에 기반하여 생성된다(단계 1020). 메모리 셀들의 로우의 적어도 하나의 메모리 셀들에 연결되는 적어도 하나의 일반 비트 라인은 적어도 하나의 인에이블 신호를 이용하여 센싱된다(단계 1022).
도 2에 도시된 바와 같이, 제어 경로는 더 회로적(circuitry)이다. 더미 워드 라인 드라이버(222)는 예를 들어, 도 5 및 6에 설명된 바와 같이 일반 워드 라인 드라이버들(220)에 매칭된다. 더미 워드 라인 상에 로딩하는 것은 각각의 일반 워드 라인에 로딩하는 것과 매칭되고, 더미 비트 라인 상에 로딩하는 것은 도 3에 도시된 바와 같이, 각각의 일반 비트 라인 상에 로딩하는 것과 매칭된다. 센스 증폭기 드라이버들(262)은 제어 경로에 대한 추가적인 지연을 야기한다. 이 지연은 (a) 더미 비트 라인을 구동하기 위해 다수의(예를 들어, 네 개의) 더미 셀들을 사용하고 및 (b) 가속기 회로(260)를 이용하여 더미 비트 라인의 디스차지를 가속함으로써 해결될 수 있다. 가속기 회로(260)는 데이터 경로의 타이밍과 제어 경로의 타이밍을 정렬하는데 사용되는 구성가능한 지연을 제공할 수 있다.
데이터 경로의 지연은 IC 프로세스 변동에 의하여 메모리 장치에서 메모리 장치들로 폴 넓게 변동할 수 있다. 지연 변동은 IC 제작 기술이 RP속하여 개선되고 트랜지스터의 크기가 계속하여 축소될수록 더 심각해 질 수 있다. 이는 트랜지 스터들(특히 메모리 셀들에 사용되는 것들)은 일반적으로 가능한 가장 작은 크기로 설계되고, 따라서 프로세스 변동에 민감하기 때문이다. 더미 및 일반 워드 라인 드라이버들, 더미 및 일반 워드 라인들, 더미 및 일반 비트 라인들의 매칭은 제어 경로와 데이터 경로 사이의 지연 변동을 감소시킨다. 정수 개의 더미 셀들은 제어 경로의 추가적인 회로들과 함께 지연 변경을 해결하기 위해 사용될 수 있다. 가속기 회로(260)는 정밀한(fine) 타이밍 조정에 사용될 수 있다. 예를 들어, 4.5 더미 셀들이 데이터 경로의 타이밍에 제어 경로의 타이밍을 매칭하기 위해 필요한 경우, 4 개의 더미 셀들이 더미 비트 라인을 디스차지하는데 사용되고, 가속기 회로는 0.4 더미 셀에 상응하는 구동 능력을 제공할 수 있다.
제어 경로에서의 구성가능한 지연은 가속기 회로(260)를 이용하여 더미 워드 라인에 대해 변동가능한 드라이브를 적용함으로써 획득될 수 있다. 구성가능한 지연은 또한 더미 비트 라인을 구동하기 위해 상이한 수의 더미 세들을 활성화함으로써 획득될 수 있다. 구성가능한 지연은 또한 제어 경로의 가변 지연 라인 및/또는 다른 수단들을 통해 획득될 수 있다.
여기에 설명된 메모리 장치는 무선 통신, 컴퓨팅, 네트워킹, 또는 퍼스널 일렉트로닉스 등에 사용될 수 있다. 메모리 장치는 독립형 장치이거나 또는 프로세서, 디지털 신호 프로세서(DSP), 축소 명령 집합 컴퓨터(RISC), 향상된 RISC 머신(ARM), 그래픽 프로세서, 그래픽 프로세싱 유닛(GPU), 제어기, 마이크로 프로세서, 등에 포함될 수 있다. 무선 통신 장치에 대한 예시적인 메모리 장치의 사용이 아래에 설명된다.
도 11은 무선 통신 시스템의 무선 장치(1100)의 블록 다이어그램을 도시한 것이다. 무선 장치(1100)는 셀룰러 전화기, 단말, 핸드셋, 휴대용 정보 단말기(PDA) 또는 다른 장치일 수 있다. 무선 통신 시스템은 코드 분할 다중 접속(CDMA) 시스템, GSM 시스템 또는 다른 시스템일 수 있다.
무선 장치(1100)는 수신 경로 및 전송 경로를 통한 양-방향 통신을 제공할 수 있다. 수신 경로 상에서 기지국에 의해 전송되는 신호는 안테나(1112)에 의해 수신어 수신기(RCVR; 114)로 제공된다. 수신기(1114)는 수신된 신호를 컨디셔닝 및 디지털화하며, 추가 프로세싱을 위해 디지털 섹션(1120)으로 샘플들을 제공한다. 전송 경로 상에서, 전송기(TMTR; 1116)는 디지털 섹션(1120)으로부터 전송될 데이터를 수신하고, 그 데이터를 프로세싱하고 컨디셔닝하며, 변조된 신호를 생성하고, 변조된 신호는 안테나(1112)를 통해 기지국들로 전송된다.
디지털 섹션(1120)은 예를 들어, 모뎀 프로세서(1122), 비디오 프로세서(1124), 제어기/프로세서(1126), 디스플레이 프로세서(1128), ARM/DSP(1132), 그래픽 프로세서(1134), 내장 메모리(1136), 및 외부 버스 인터페이스(EBI; 1138)와 같은 다양한 프로세싱, 인터페이스 및 메모리 유닛을 포함한다. 모뎀 프로세서(1122)는 데이터 전송 및 수신을 위한 프로세싱(예를 들어, 인코딩, 변조, 복조 및 디코딩)을 수행한다. 비디오 프로세서(1124)는 캠코더, 비디오 플레이백, 및 화상회의와 같은 비디오 애플리케이션에 대한 영상 콘텐트(예를 들어, 정지 화상, 동 영상 및 이동하는 텍스트들)의 처리를 수행할 수 있다. 제어기/프로세서(1126)는 디지털 섹션(1120) 내의 다양한 프로세싱 및 인터페이스 유닛들의 동작을 지시 한다. 디스플레이 프로세서(1128)는 영상, 그래픽 및 텍스트들을 디스플레이 유닛(1130) 상에 디스플레이하는 프로세싱을 처리한다. ARM/DSP(1132)는 무선 장치(1100)에 대한 다양한 종류의 프로세싱을 수행한다. 그래픽 프로세서(1134)는 그래픽 프로세싱(예를 들어, 그래픽들, 비디오 게임들, 등)을 수행한다. 내장 메모리(1136)는 데이터 및/또는 디지털 섹션(1120) 내의 다양한 유닛들에 대한 명령들을 저장한다. EBI(1138)는 디지털 섹션(1120) (예를 들어, 내장 메모리(1136))과 메인 메모리(1140) 사이의 데이터 전송을 원활하게 한다.
프로세서들(1122 내지 1134) 각각은 임베디드 메모리를 포함할 수 있으며, 이는 위에 설명된 바와 같이 구현될 수 있다. 내장 메모리(1136) 및 메인 메모리(1140)는 또한 위에 설명된 바와 같이 구현될 수 있다. 디지털 섹션(1120)은 하나 이상의 애플리케이션 특정 집적 회로들(ASICs) 및/또는 다른 종류의 집적 회로들(ICs)을 이용하여 구현될 수 있다.
여기에 설명된 메모리 장치는 메모리 IC,. ASIC, DSP, 디지털 신호 처리 장치(DSPD), 프로그램어블 논리 장치(PLD), 필드 프로그램어블 게이트 어레이(FPGA), 제어기, 프로세서, 및 다른 전자 장치들과 같은 다양한 하드웨어 유닛들로 구현될 수 있다. 메모리 장치는 또한 CMOS, N-MOS, P-MOS, 양극-COMS(Bi-CMOS), 바이폴라, 등과 같은 다양한 IC 프로세스 기술들로서 제작될 수 있다. CMOS 기술은 동일한 IC 다이(die)에 N-FET들과 P-FET들을 모두 조립할 수 있으며, 반면에 N-MOS 기술은 N-FET들만을 조립하고, P-MOS 기술은 P-FET들을 조립한다. 메모리 장치는 예를 들어 130 나노미터(nm), 65 nm, 30 nm, 등과 같은 다양한 장치의 크기 기술을 이용하여 조립될 수 있다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (27)

  1. 메모리 셀들의 복수의 로우들 및 복수의 칼럼들 및 더미(dummy) 셀들의 칼럼을 포함하는 메모리 어레이;
    메모리 셀들의 상기 복수의 칼럼들에 대한 복수의 비트 라인들에 연결된 복수의 센스(sense) 증폭기들; 및
    상기 복수의 센스 증폭기들에 대한 인에이블 신호들을 생성하도록 - 여기서, 상기 인에이블 신호들은 더미 셀들의 상기 칼럼에 부분적으로 기반하여 결정되는 구성가능한 지연(configurable delay)을 가짐 - 구성되는 타이밍 제어 회로를 포함하는, 집적 회로.
  2. 제 1 항에 있어서,
    상기 타이밍 제어 회로는,
    더미 셀들의 상기 칼럼들에 대한 더미 비트 라인에 연결되고, 상기 인에이블 신호들에 대한 상기 구성가능한 지연을 획득하기 위해 상기 더미 비트 라인에 대한 가변(variable) 드라이브를 제공하도록 구성되는 가속(acceleration) 회로를 포함하는, 집적 회로.
  3. 제 2 항에 있어서,
    상기 가속 회로는,
    상기 더미 비트 라인에 대한 상기 가변 드라이브를 제공하기 위해 선택가능한 복수의 트랜지스터들을 포함하는, 집적 회로.
  4. 제 3 항에 있어서,
    상기 복수의 트랜지스터들 중 선택된 트랜지스터들은,
    상기 복수의 비트라인들의 타이밍과 상기 인에이블 신호들의 타이밍을 정렬하도록 인에이블되는, 집적 회로.
  5. 제 2 항에 있어서,
    상기 가속 회로는,
    하나의 더미 셀에 의해 제공되는 지연보다 적은 지연을 제공하기 위해 구성가능한, 집적 회로.
  6. 제 2 항에 있어서,
    상기 가속 회로는,
    상기 더미 비트 라인에 대한 가변 풀-다운을 제공하기 위해 선택가능한 복수의 N-채널 전계 효과 트랜지스터들(N-channel field effect transistors; N-FETs)을 포함하는, 집적 회로.
  7. 제 2 항에 있어서,
    상기 타이밍 제어 회로는,
    구성가능한 지연을 가지는 준비(ready) 신호를 상기 가속 회로로부터 수신하고, 상기 준비 신호에 기반하여 상기 인에이블 신호들을 생성하도록 구성되는 복수의 드라이버들을 더 포함하는, 집적 회로.
  8. 제 1 항에 있어서,
    메모리 셀들의 상기 복수의 로우들에 대한 복수의 워드 라인들을 구동하도록 구성되는 복수의 워드 라인 드라이버들; 및
    더미 셀들의 상기 칼럼의 적어도 하나의 더미 셀에 대한 더미 워드 라인을 구동하도록 구성되는 더미 워드 라인 드라이버를 더 포함하는, 집적 회로.
  9. 제 8 항에 있어서,
    상기 더미 워드 라인 드라이버는 상기 복수의 워드 라인 드라이버들 각각에 지연되어 매칭되는, 집적 회로.
  10. 제 8 항에 있어서,
    상기 더미 워드 라인에 로딩(load)하는 것은 상기 복수의 워드 라인들 각각에 로딩하는 것과 매칭되는, 집적 회로.
  11. 제 1 항에 있어서,
    상기 메모리 어레이는
    더미 셀들의 로우를 더 포함하는, 집적 회로.
  12. 제 1 항에 있어서,
    상기 메모리 셀들 및 상기 더미 셀들은 같은 수의 트랜지스터들로 구현되는, 집적 회로.
  13. 제 1 항에 있어서,
    더미 셀들의 상기 칼럼은 더미 비트 라인에 연결되고, 여기서 미리 결정된 수의 더미 셀들이 상기 더미 비트 라인들을 구동하도록 구성되는, 집적 회로.
  14. 제 13 항에 있어서,
    상기 더미 비트 라인을 구동하는 상기 더미 셀들은 미리 결정된 논리 값을 저장하도록 구성되는, 집적 회로.
  15. 제 1 항에 있어서,
    더미 셀들의 상기 칼럼은 더미 비트 라인에 연결되고, 여기서 상기 더미 비트 라인상에 로딩하는 것은 상기 복수의 비트 라인들 각각에 로딩하는 것과 매칭되는, 집적 회로.
  16. 제 1 항에 있어서,
    상기 메모리 어레이는,
    정적 랜덤 액세스 메모리(SRAM)인, 집적 회로.
  17. 메모리 셀들의 복수의 로우들 및 복수의 칼럼들 및 더미 셀들의 칼럼을 포함하는 메모리 어레이.
    메모리 셀들의 상기 복수의 칼럼들에 대한 복수의 비트 라인들에 연결되는 복수의 센스(sense) 증폭기들; 및
    상기 복수의 센스 증폭기에 대한 인에이블 신호들을 생성하도록 - 여기서, 상기 인에이블 신호들은 더미셀들의 상기 칼럼에 부분적으로 기반하여 결정되는 구성가능한 지연을 가짐 - 구성되는 타이밍 제어 회로를 포함하는, 메모리 장치.
  18. 제 17 항에 있어서,
    상기 타이밍 제어 회로는,
    더미 셀들의 상기 칼럼에 대한 더미 비트 라인에 연결되고, 상기 인에이블 신호들에 대한 상기 구성가능한 지연을 획득하기 위해 상기 더미 비트 라인에 대한 가변(variable) 드라이브를 제공하도록 구성되는 가속(acceleration) 회로를 포함하는, 메모리 장치.
  19. 제 17 항에 있어서,
    더미 셀들의 상기 칼럼은 더미 비트 라인에 연결되고, 상기 더미 비트 라인상에 로딩하는 것은 상기 복수의 비트 라인들 각각에 로딩하는 것과 매칭되는, 메모리 장치.
  20. 메모리 셀들의 적어도 하나의 로우에 대한 적어도 하나의 워드 라인을 구동하도록 구성되는 적어도 하나의 워드 라인 드라이버; 및
    적어도 하나의 더미 셀에 대한 더미 워드 라인을 구동하도록 구성되는 더미 워드 라인 드라이버 - 여기서, 상기 더미 워드 라인 드라이버는 적어도 하나의 워드 라인 드라이버 각각에 대해 지연되어 매칭됨 - 를 포함하는, 집적 회로
  21. 제 20 항에 있어서,
    상기 적어도 하나의 워드 라인 드라이버 각각은,
    상기 워드 라인 드라이버가 인에이블 되면 켜지는(turn on) N 개의 스택된(stack) 트랜지스터들을 포함하고, - 여기서, N 은 1 보다 큼 -
    상기 더미 워드 라인 드라이버는,
    각각의 워드 라인 드라이버의 상기 N 개의 스택된 트랜지스터들에 매칭하기 위해 N 개의 스택된 트랜지스터들을 포함하는, 집적 회로.
  22. 무선 장치에 대한 프로세싱을 수행하도록 동작하는 프로세서; 및
    메모리 장치를 포함하며, 상기 메모리 장치는,
    메모리 셀들의 복수의 로우들 및 복수의 칼럼들 및 더미(dummy) 셀들의 칼럼을 포함하는 메모리 어레이;
    메모리 셀들의 상기 복수의 칼럼들에 대한 복수의 비트 라인들에 연결된 복수의 센스(sense) 증폭기들; 및
    상기 복수의 센스 증폭기들에 대한 인에이블 신호들을 생성하도록 - 여기서, 상기 인에이블 신호들은 더미 셀들의 상기 칼럼에 부분적으로 기반하여 결정되는 구성가능한 지연을 가짐 - 구성되는 타이밍 제어 회로를 포함하는, 무선 장치.
  23. 제 22 항에 있어서,
    상기 프로세서 및 상기 메모리 장치는
    단일 집적 회로 상에 조립(fabricated)되는, 무선 장치.
  24. 적어도 하나의 더미 셀을 선택하기 위해 더미 워드 라인을 활성화하는 단계;
    메모리 셀들의 로우를 선택하기 위해 정상(normal) 워드 라인을 활성화하는 단계;
    적어도 하나의 더미 셀을 통해 더미 비트 라인을 구동하는 단계;
    상기 더미 비트 라인에 기반하고, 구성가능한(configurable) 지연을 가지는 적어도 하나의 인에이블 신호를 생성하는 단계; 및
    상기 적어도 하나의 인에이블 신호를 이용하여 상기 메모리 셀들의 로우의 적어도 하나의 메모리 셀에 연결되는 적어도 하나의 정상 비트 라인을 센싱하는 단 계를 포함하는, 메모리 장치 판독 방법.
  25. 제 24 항에 있어서,
    상기 더미 비트 라인에 대한 가변 드라이브를 획득하기 위하여 복수의 트랜지스터들 중 선택된 트랜지스터들을 이용하여 상기 더미 비트 라인을 구동하는 단계; 및
    상기 복수의 트랜지스터들 중 선택된 트랜지스터들에 의해 결정된 구성가능한 지연을 가지는 준비(ready) 신호를 생성하는 단계 - 여기서, 상기 적어도 하나의 인에이블 신호는 상기 준비 신호에 기반하여 생성됨 - 를 포함하는, 메모리 장치 판독 방법.
  26. 적어도 하나의 더미 셀을 선택하기 위해 더미 워드 라인을 활성화하는 수단;
    메모리 셀들의 로우를 선택하기 위해 정상(normal) 워드 라인을 활성화하는 수단;
    적어도 하나의 더미 셀을 통해 더미 비트 라인을 구동하는 수단;
    상기 더미 비트 라인에 기반하고, 구성가능한(configurable) 지연을 가지는 적어도 하나의 인에이블 신호를 생성하는 수단; 및
    상기 적어도 하나의 인에이블 신호를 이용하여 상기 메모리 셀들의 로우의 적어도 하나의 메모리 셀에 연결되는 적어도 하나의 정상 비트 라인을 센싱하는 수단을 포함하는, 장치.
  27. 제 26 항에 있어서,
    상기 더미 비트 라인에 대한 가변 드라이브를 획득하기 위하여 복수의 트랜지스터들 중 선택된 트랜지스터들을 이용하여 상기 더미 비트 라인을 구동하는 수단; 및
    상기 복수의 트랜지스터들 중 선택된 트랜지스터들에 의해 결정된 구성가능한 지연을 가지는 준비(ready) 신호를 생성하는 수단 - 여기서, 상기 적어도 하나의 인에이블 신호는 상기 준비 신호에 기반하여 생성됨 - 을 더 포함하는, 장치.
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