WO2005052944A1 - セルフタイミング回路を有する半導体メモリ - Google Patents

セルフタイミング回路を有する半導体メモリ Download PDF

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WO2005052944A1
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timing
dummy
self
bit line
memory cell
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PCT/JP2003/015318
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Yasuhiko Maki
Toshiyuki Uetake
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Fujitsu Limited
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    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Definitions

  • the present invention relates to a semiconductor memory having a sense amplifier circuit for reading data held in a memory cell, and more particularly to a semiconductor memory having a self-timing circuit, and a light activation timing of a sense amplifier start signal according to characteristics of an internal memory cell.
  • the present invention relates to a semiconductor memory in which a data read margin is improved by controlling the data read margin.
  • a static RAM (StatRAM, hereinafter referred to as SRAM) has a memory cell array in which memory cells in which a pair of inverters are cross-connected are arranged in a matrix.
  • SRAM static RAM
  • the interconnection point of the inverter pair is connected to the bit line pair via a pair of transfer transistors, and the gate of the transfer transistor pair is connected to the word line.
  • the bit line pair is connected to a sense amplifier circuit.
  • a clock signal “f” and an address signal are supplied from the outside, and the corresponding word line is selected by decoding the address signal in synchronization with the clock signal.
  • the transfer transistor pair of the corresponding memory cell is turned on, thereby connecting the inverter pair of the corresponding memory cell to the bit line pair, which stores the data held in the memory cell inverter pair.
  • the potential difference between the driven bit line pair is amplified by the sense amplifier circuit in response to the sense amplifier start signal, and the data held in the memory cell is read out.
  • Generation circuit that used a self-timing circuit Known. (E.g., see Patent Document 1.)
  • FIG. 1 is a schematic diagram of a circuit configuration of an SRAM having a conventional self-timing circuit.
  • the conventional self-timing circuit 11 includes at least one dummy memory cell for self-timing SDMC, a dummy word line DWL for selecting a dummy memory cell, and a dummy bit line for detecting data held in the dummy memory cell.
  • a timing control circuit 12 generates a self-timing signal SLF based on the potentials of the pair DBL and XDBL and the potential of the dummy bit line pair DBL and XDBL.
  • the self-timing dummy memory cell SDMC has an inverter pair and a transfer gate pair like the normal memory cell MC in the memory cell array.
  • the self-timing dummy memory cells SDMC are arranged in order from the position furthest from the timing control circuit 12 on the dummy bit line pair DBL and XDBL.
  • a plurality of load dummy memory cells LDMC are provided for each of the DWL and the dummy bit line pair DBL and XDBL.
  • the dummy word line DWL is selected in synchronization with the selection of a predetermined word line WL in the memory cell array MCA.
  • the transfer gate pair of the self-timing dummy memory cell SDMC is turned on, and the inverter pair of the self-timing dummy memory cell SDMC is connected to the dummy bit line pair DBL and XDBL.
  • the driven dummy bit line pair DBL, XDBL generates a predetermined potential difference.
  • the timing control circuit 12 detects one of the potentials of the dummy bit line pair DBL and XDBL (XDBL in the figure), and detects that the potential of the dummy bit line (XDBL) to be detected becomes lower than a predetermined value. Activate the self-timing signal SLF when The self-timing signal SLF is supplied to the control circuit 13 and is delayed by a predetermined time by a delay circuit 14 provided in the control circuit 13.
  • the control circuit 13 supplies the output signal of the delay circuit 14 to the sense amplifier circuit 14 as a sense amplifier start signal SA.
  • the sense amplifier circuit 14 In response to the supplied sense amplifier activation signal SA, the sense amplifier circuit 14 amplifies the potential difference between the pair of bit lines BL and XBL driven by the selected normal memory cell MC, and reads the retained data. At this time, the drive capability of the dummy bit line pair DBL and XDBL is adjusted by adjusting the load of the load dummy memory cell LDMC, and by adjusting the delay amount of the delay circuit 14, the activation timing of the sense amplifier activation signal SA is adjusted. Adjust for optimal timing. ,
  • the driving capability of the dummy memory cell SDMC also shows the same variation because it is manufactured in the same manufacturing process.
  • the driving capability of the dummy memory cell SDMC also shows the same variation because it is manufactured in the same manufacturing process.
  • the sense amplifier start signal generation circuit using the self-timing circuit 11 shown in FIG. 1 the sense amplifier start signal SA is activated based on the potential of the dummy bit line pair DBL and XDBL driven by the dummy memory cell SDMC.
  • the activation timing of the sense amplifier activation signal SA can be automatically adjusted to an optimal timing according to the manufacturing variation of the driving capability of the memory cell MC.
  • the load dummy memory cell LDMC connected to the dummy bit line pair DBL and XDBL, the gate potential is set so that the transfer transistor pair is always turned off. For this reason, the load dummy memory cell LDMC normally only adds the same wiring capacitance as the memory cell array MCA to the dummy bit line pair DBL and XDBL, and drives the dummy bit line pair DBL 'XDBL. There is no.
  • the dummy memory cell LDMC for negative driving also drives the pair of dummy bit lines DBL and XDBL by the above-described off-leak current I leak . :
  • the timing control circuit 1 2 not only the dummy bit line (XDBL) force Self timing dummy memory cell SDMC for to be detected, when driven by the off leak current I leak of the load dummy memory cell LDMC, off leak current I leak
  • the speed at which the potential of the dummy bit line (XDBL) to be detected decreases by the amount of the drive caused by this.
  • the activation timing of the self-timing signal SLF is In this case, the sense amplifier activation signal SA is activated earlier than the original timing. As a result, erroneous reading of the data held in the normal memory cell MC may occur in the sense amplifier circuit. .,
  • the load dummy memory cell LDMC pulls down the bit line of the dummy bit line pair DBL or XDBL in the L level direction due to the off-leak current I leak depends on the data held by the load dummy memory cell LDMC. Is determined.
  • the data held in the load dummy memory cell LDMC is determined arbitrarily when the power supply of the SRAM is turned on when the connection node of the inverter pair is in a floating state, and is unspecified unlike the self-timing dummy memory cell SDMC.
  • the pattern is such that the potentials of the connection nodes nl and n2 of the inverter pair INV1 and INV2 are fixed oppositely to the dummy memory cell for self-timing SDMC and the dummy memory cell for load LDMC.
  • the potential of the dummy bit line XDBL is lowered to the L level only by the dummy memory cell SDMC for self-timing, while the drive by the off-leakage current of all the dummy memory cells for load LDMC is applied to the dummy bit line DBL. Done. Since the self-timing signal SLF is generated based on the potential of the dummy bit line XDBL, it is possible to prevent the activation timing of the sense amplifier activation signal SLF from being earlier than the original timing due to the influence of the drive due to the low leakage current I leak. be able to. However, even in the case of the self-timing circuit 11 shown in FIG. 3, when the temperature of the SRAM becomes high due to a change in ambient temperature or the like, the amount of off-leak current I leak increases. There is a problem that erroneous reading may occur in the amplifier circuit 14.
  • FIG. 4 is a diagram for explaining the above problem.
  • all of the data held in the unselected memory cells is the reverse of the data held in the selected memory cell in the bit line pair BL and XBL to which the selected memory cell is connected.
  • the self-timing signal SLF is applied to the dummy memory cells SDMC and SDMC so that the effect of driving by the off-leak current i leak on the dummy bit line XBL to be detected is minimized.
  • the activation timing of the self-timing signal SLF is hardly affected by the magnitude of the leak current I leak . That is, the sense amplifier activation signal SA is activated at substantially the same timing regardless of the magnitude of the off-leak current I leak .
  • a first object of the present invention is to provide a semiconductor memory capable of preventing erroneous reading of data held in a normal memory cell MC even when an off-leak current I leak increases.
  • FIG. 5 shows a dummy memory cell in the conventional self-timing circuit shown in FIG.
  • FIG. 5 is an example layout of SDMC ;, LD !.
  • a conventional dummy memory cell is laid out with a unit including an inverter pair and a transfer transistor pair as one unit.
  • a conventional dummy memory cell includes a normal layer unit 51 composed of inverters 53, 54 and a transfer transistor pair 57, and inverters 55, 56 and A symmetrical layer unit 52 composed of transfer transistor pairs 58 is laid out alternately along dummy bit line pairs DBL and XDBL.
  • the self-timing dummy memory cell SDMC for example, a plurality of dummy memory cells are designated in order from the position farthest from the timing control circuit 12 on the dummy bit line.
  • the transfer transistor pairs 57 and 58 of the self-timing dummy memory cells SDMC1 and SDMC2 are connected to a common dummy word line DWL (not shown), and the transfer transistors of the load dummy memory cells LDMC1 and LDMC2 are connected.
  • the gates of the transistor pairs are connected to the duland VSS.
  • the regions shown in white represent impurity diffusion layers on the semiconductor wafer, and the regions shown in dark hatching represent gate polysilicon layers formed on the semiconductor wafer. Dashed lines indicate local wiring in the memory cell, bold lines indicate dummy bit lines DBL and XDBL, and circles indicate contacts with the dummy bit lines.
  • the layout of the 20 inverters forming the pair of the inverters is not axisymmetric with each other in each of the normal layout unit 51 and the symmetric layout unit 52. .
  • the actual completed shape is rounded at the corners of the impurity diffusion layer and the gate polysilicon layer.
  • the normal layout unit 51 and the In the symmetrical layer unit 52 there is a difference in the driving capability between the inverters forming the inverter pair.
  • the characteristics of the inverter change as follows due to the position shift in the lower left direction. That is, in the inverter 54 located on the left side, the channel length of the upper transistor becomes shorter and the channel length becomes longer in the lower transistor and the channel width becomes narrower, whereas in the inverter 53 located on the right side, The channel length is longer in the upper transistor, and the channel width is wider in the lower transistor.
  • the characteristics of the impeller change as follows due to the positional shift in the lower left direction. That is, in the inverter 56 located on the left side, the channel width of the upper transistor becomes narrower, and the channel length becomes shorter in the lower transistor, whereas in the inverter 55 located on the right side, the channel length becomes smaller in the upper transistor. , The channel width increases, and the channel length of the lower transistor increases.
  • the driving capabilities of the four inverters 53 to 56 constituting the pair of the inverters of the normal layout unit 51 and the symmetrical layout unit 52 differ from each other.
  • the driving capability of the timing control circuit 12 with respect to the dummy bit line XDBL to be detected also changes according to the displacement.
  • the activation timing of the self-timing signal SLF also changes according to the position shift, and the original timing may be earlier.
  • the memory cell MC in the memory cell array MCA also has the same layout as the dummy memory, memory cell SDMC, and LDMC layout examples in FIG. 5 for each bit line BL and XBL. For this reason, misalignment occurs, and the memory cell MC selected at the time of reading is a cell having a layer unit having a smaller driving capacity among the normal layer unit 51 and the symmetric layer unit 52. If there is, the timing at which the predetermined potential difference occurs between the pair of bit lines BL and XBL is later than the original timing there is a possibility.
  • the activation timing of the sense amplifier activation signal SA is earlier than the timing at which a predetermined potential difference is generated between the pair of bit lines BL and XBL in accordance with the displacement, and erroneous reading of retained data may occur. Then, the second object of the present invention is
  • a main object of the present invention is to reliably prevent erroneous reading of data held in the normal memory cell MC irrespective of various device characteristic fluctuation factors such as temperature change and manufacturing variation. It is to provide a semiconductor memory.
  • a semiconductor memory comprising: a memory cell array having a memory cell; and a self-timing circuit arranged near the memory cell array and generating a self-timing signal for determining an operation timing of an internal circuit when reading the memory cell.
  • the self-timing circuit includes a word line selected in response to the selection of the word line, and a first self-timing dummy memory connected to the dummy word line and having retained data set to a first state.
  • a load dummy memory cell that is deselected and has retained data set to a second state opposite to the first state.
  • a first dummy bit line connected to the dummy word line, a second self-timing dummy memory cell connected to the dummy word line and set to a third state, and A second dummy bit line having a second load dummy memory cell set in the same fourth state as the first state, and the first dummy bit line and the second dummy bit line are inputted.
  • the first and second And a timing control circuit that outputs the self-timing signal by delaying the self-timing signal by a period corresponding to the difference in the change speed of the potential of the dummy bit line.
  • a memory cell array having a plurality of word lines, a plurality of bit line pairs, a plurality of memory cells arranged at intersections of the plurality of word lines and the plurality of bit lines, A self-timing circuit arranged near a ray and generating a self-timing signal for determining an operation timing of an internal circuit at the time of reading the memory cell, wherein the self-timing circuit includes A dummy line selected in response to the selection; and a first cell connected to the dummy line and having retained data set to a first state.
  • the activation timing of the sense amplifier activation signal SA is set to the off-leakage current. Since the delay can be delayed for a period corresponding to the amount of I leak current, the activation timing of the sense amplifier activation signal SA is normally earlier than the timing when a predetermined potential difference occurs between the bit line pair BL and XBL of the memory cell MC. Erroneous reading of retained data can be prevented.
  • a plurality of word lines, a plurality of bit lines, and a plurality of memory cells arranged at intersections of the plurality of bit lines and the plurality of bit lines are provided.
  • a memory cell array having a self-timing circuit disposed in the vicinity of the memory cell array and generating a self-timing signal for determining an operation timing of an internal circuit when reading the memory cell. Is the dummy selected in response to the word line selection.
  • a bit line, the first dummy bit line and the second dummy bit line are input, and the potential change of the dummy bit line of the first and second dummy bit lines having a slower change speed of the potential is performed.
  • a timing control circuit for outputting the self-timing signal based on the timing.
  • the activation of the sense amplifier activation signal SA can be performed even if the misalignment occurs between the impurity diffusion layer and the gate polysilicon layer due to manufacturing variation or the like. Since the timing can be appropriately adjusted according to the displacement, the activation timing of the sense amplifier activation signal SA is normally earlier than the timing at which a predetermined potential difference occurs between the bit line pair BL and XBL of the memory cell MC. Therefore, in the semiconductor memory of the present invention, the data held in the normal memory cell MC can be prevented irrespective of various device characteristics such as temperature change and manufacturing variation. It is possible to reliably prevent erroneous reading of data.
  • FIG. 1 is a schematic diagram of a circuit configuration of a SRAM having a conventional self-timing circuit.
  • FIG. 2 is a diagram for explaining the operation of the conventional self-timing circuit.
  • FIG. 3 is a diagram showing an example of a setting pattern of data held in a self-timing dummy memory cell and a load dummy memory cell connected to a dummy bit line pair of a conventional self-timing circuit.
  • FIG. 4 illustrates the problem of SRAM with conventional self-timing circuit
  • FIG. 5 is a diagram showing a layout example of a dummy memory cell in a conventional self-timing circuit.
  • FIG. 6 is a view showing a layout in a case where the gate polysilicon layer is shifted entirely in the lower left direction in the figure with respect to the impurity diffusion layer in the conventional layout example.
  • FIG. 7 is a schematic configuration diagram showing the first embodiment.
  • FIG. 8 is a diagram showing a setting pattern of holding data of a timing dummy memory cell and a load dummy memory cell in each dummy bit line pair in the self-timing circuit according to the first embodiment.
  • FIG. 9 is a schematic diagram showing a circuit configuration of the timing control circuit according to the first embodiment.
  • FIG. 10 is a diagram for explaining the operation of the timing control circuit according to the first embodiment.
  • FIG. 11 is a diagram for explaining the second embodiment.
  • FIG. 12 is a diagram for explaining the third embodiment.
  • FIG. 13 is a diagram for explaining the operation of the timing control circuit according to the third embodiment. '
  • FIG. 14 is a schematic configuration diagram showing the fourth embodiment.
  • FIG. 15 is a schematic diagram showing a circuit configuration of a timing control circuit according to the fourth embodiment.
  • FIG. 16 is a diagram for explaining the operation of the timing control circuit according to the fourth embodiment.
  • FIG. 17 is a diagram for explaining the fifth embodiment.
  • FIG. 18 is a diagram for explaining the sixth embodiment. .
  • FIG. 19 is a view for explaining the seventh embodiment.
  • FIG. 20 is a diagram for explaining the eighth embodiment.
  • FIG. 21 is a diagram for explaining the ninth embodiment.
  • FIG. 22 is a diagram for explaining the tenth embodiment.
  • FIG. 23 is a schematic configuration diagram showing the eleventh embodiment.
  • FIG. 24 is a diagram showing a layout example of dummy memory cells in each dummy bit line pair of the self-timing circuit according to the eleventh embodiment.
  • FIG. 25 is a diagram showing a layout in the case where the gate polysilicon layer is shifted entirely in the lower left direction in the drawing with respect to the impurity diffusion layer in the example of the layout of the first embodiment.
  • FIG. 26 is a diagram showing a layout in the case where the good polysilicon layer is shifted from the impurity diffusion layer as a whole in the lower left direction in the drawing in the layout example of the first embodiment.
  • FIG. 27 is a diagram schematically showing a circuit configuration of the timing control circuit according to the eleventh embodiment.
  • FIG. 28 is a diagram for explaining the operation of the timing control circuit according to the eleventh embodiment. '
  • FIG. 29 is a diagram for explaining the 12th embodiment.
  • FIG. 30 is a diagram showing a layout example of dummy memory cells in a dummy bit line pair of the self-timing circuit according to the 12th embodiment.
  • FIG. 31 is a view showing a layout in the case where the gate polysilicon layer is shifted entirely in the lower left direction in the drawing with respect to the impurity diffusion layer in the example of the layout of the 12th embodiment.
  • FIG. 7 is a schematic configuration diagram showing a first embodiment of the present invention.
  • the SRAM shown in FIG. 7 has a self-timing circuit as a circuit for generating a sense amplifier start signal for starting the sense amplifier circuit.
  • the circuit configuration of the SRAM shown in FIG. 6 is different from the conventional circuit configuration shown in FIG. 1 in that the self-timing circuit 11 is replaced by a self-timing circuit 61. About the configuration Is similar.
  • the self-timing circuit 61 in FIG. 7 has two pairs of dummy bit lines DBL1, XDBL1 and DBL2, XDBL2. Each dummy bit line pair has at least one dummy memory cell for self-timing SDMC and a plurality of dummy memory cells for load LDMC, as in the self-timing circuit 11 of FIG.
  • the patterns of data held in the self-timing dummy memory cell SDMC and the load dummy memory cell LDMC are different between the dummy bit line pairs DBL1, XDBL1 and DBL2, XDBL2.
  • a plurality of dummy memory cells are designated in order from the position furthest from the timing control circuit 62 on the dummy bit line as the self-timed dummy memory cell SDMC.
  • the dummy bit line XDBL1 of the first dummy bit line pair DBL1 and XDBL1 is connected to the timing control circuit 62 as a dummy bit line to be detected.
  • the dummy bit line pair XDBL2 is connected to the timing control circuit 62 as a dummy bit line to be detected.
  • the timing control circuit 62 receives the dummy bit lines XDBL1 and XDBL2, and outputs a self-timing signal SLF based on the detection result of the potential of the dummy bit lines XDBL1 and XDBL2.
  • Each dummy bit memory cell SDMC for self-timing of each dummy bit line pair DBL1, XDBL1, and DBL2, XDBL2 is connected to a common dummy read line DWL. All dummy memory cells for self-timing SDMC are selected at the same time by selecting the dummy mode line DWL.
  • FIG. 8 is a diagram showing a setting pattern of data held in the timing dummy memory cell SDMC and the load dummy memory cell LDMC in the dummy bit line pairs DBL1, XDBL1, DBL2, and XDBL2 in the self-timing circuit 61.
  • the setting pattern of the held data in the first dummy bit line pair DBL1, XDBL1 is the same as the conventional setting pattern shown in FIG. That is, between the dummy memory cell for self-timing SDMC and the dummy memory cell for load LDMC, the potentials of the connection nodes nl and n2 of the pair of INV1 and INV2 are fixed opposite to each other.
  • First dummy bit line pair DBL1 Setting the pattern of XDBL1 is as influence of the load dummy memory cell LDMC off leak current. That by the I leak driven against Damibi Tsu preparative line XDBL1 a detection target timing control circuit 6 2 becomes minimum, The dummy bit line XDBL1 is driven only by the self-timing dummy memory cell SDMC.
  • the setting pattern of the retained data in the second dummy bit line pair DBL2 and XDBL2 is the same as that of the inverter pair INV1 and INV2 between the self-timing dummy memory cell SDMC and the load dummy memory cell LDMC. In this pattern, all the potentials of the connection nodes nl and n2 are fixed to the same potential.
  • the setting pattern of the second dummy bit line pair DBL2 and XDBL2 is set so that the influence of the off-leak current I leak of the load dummy memory cell LDMC on the detection target bit line XDBL2 is maximized.
  • the dummy bit line XDBL2 is driven by the self-timing dummy memory cell SDMC and driven by the off-current I leak of all the load dummy memory cells LDMC.
  • FIG. 9 is a schematic diagram showing a circuit configuration of the timing control circuit 62. As shown in FIG. 9, the timing control circuit 62 includes a delay control section 81, an inverter 82, and a delay control signal generation section 83.
  • the delay control signal generator 83 has an inverter 84, an inverter 85, and an EXOR circuit 86.
  • the inverters 84, 85 are, for example, identical and have a threshold voltage.
  • the inverter 84 receives the dummy bit line XDBL1 and outputs an H level signal to the EXOR circuit 86 in response to the potential of the dummy bit line XDBL1 falling below a predetermined threshold value.
  • the inverter 85 inputs the dummy bit line XDBL2, and outputs an H-level signal to the EXOR circuit 86 in response to the potential of the dummy bit line XDBL2 becoming lower than the above threshold value voltage.
  • the EXOR circuit 86 receives the output signals of the inverters 84 and 85 and delays it by taking the exclusive OR of the two output signals. Generates the delay control signal DCNT.
  • the delay control section 81 has a transfer switch 87 and an inverter 88.
  • the transfer switch 87 is composed of a PMOS transistor and an NMO transistor having their source and drain interconnected, and connects the dummy bit line XDBL1 to the input node of the inverter 82.
  • the delay control signal DCNT from the delay control signal generator 83 is supplied as it is to the gate of the PMOS transistor, and the delay control signal DCNT is supplied to the gate of the NMOS transistor via the inverter 88.
  • the delay control section 81 receives the dummy bit line XDBL1 and the delay control signal DCNT, delays the potential of the dummy bit line XDBL1 by a predetermined time based on the delay control signal DCNT, and outputs the delayed potential to the input node of the inverter 82. I do.
  • the inverter 82 receives the output signal from the delay control section 81 and activates the self-timing signal and SLF in response to the potential of the output signal becoming smaller than a predetermined value.
  • the timing control circuit 62 When a predetermined read line WL in the memory cell array MCA is selected and the dummy read line DWL is selected in response thereto, the potentials of the dummy bit lines XDBL1 and XDBL2 are respectively reduced from the precharge level (H level) to the L level. .
  • the delay control signal DCNT generated by the £ ⁇ ! Circuit 86 has an H level period At having a length depending on the amount of off leak current I leak .
  • the H level period ⁇ ⁇ becomes longer as the amount of off leak current I leak increases.
  • the transfer switch 87 of the delay controller 81 operates in response to the delay control signal DCNT having the above-described H-level period ⁇ t, turns on during the H-level period At, and turns on the H level. Off during the period other than ⁇ 1. Therefore, the potential change at the input node n3 of the inverter 82 is as follows.
  • the transfer switch 87 Since the transfer switch 87 is turned on before the timing tl, the potential of the input node n3 is lowered from the precharge level (H level) to the L level following the decrease in the potential of the dummy bit line XDBL1. In the period from the timing t2 to the timing t2 (H level period At), the transfer switch 87 is turned off, so that the potential of the input node n3 does not follow the drop of the potential of the dummy bit line XDBL1, and the timing Is held at the potential at.
  • the transfer switch 87 is turned on, so that the potential of the input node n3 changes again following the decrease in the potential of the dummy bit line XDBL1, and is lowered from the potential at the timing tl to the L level.
  • the inverter 82 activates and outputs the self-timing signal SLF at the timing t3 when the potential of the input node n3 becomes smaller than the threshold voltage. It is desirable that the threshold voltage of the inverter 82 be set to be smaller or smaller than the threshold voltages of the inverters 84 and 85.
  • the waveform of the potential change at the input node n3 after the timing t2 is a waveform obtained by shifting the waveform of the potential change of the dummy bit line XDBL1 after the timing tl by the H-level period ⁇ .
  • the activation timing t3 of the self-timing signal SLF in the timing control circuit 62 is the same as the activation timing t4 in the conventional case directly determined from the potential of the dummy bit line XDBL1 by the above-mentioned 'H level period ⁇ '. Will be delayed. '
  • the self-timing circuit 61 sets the activation timing of the self-timing signal SLF to the off-leak current of the load dummy memory cell LDMC. is delayed by a period corresponding to the electric flow I leak, the delay amount of the activation timing of the slave connexion self-timing signal SLF on the current amount of the off leak current I leak increases can also be increased.
  • the activation timing of the activation signal SA is normally set to the bit line ⁇ "BL, It is possible to prevent the potential from being earlier than the timing when a predetermined potential difference occurs in XBL, and to prevent erroneous reading of retained data.
  • FIG. 11 shows a circuit configuration of the timing control circuit 101 according to the second embodiment.
  • the timing control circuit 101 is different from the timing control circuit 62 in FIG. 9 in that the delay control unit 81 is replaced by a delay control unit 102.
  • the other configuration is the same, and the description is omitted.
  • the delay control unit 102 includes a switch transistor 103, an additional capacitor 104, and an inverter 105.
  • a switch transistor 103 and an additional capacitor 104 are connected in series between the input node n3 of the inverter 82 and the ground VSS.
  • the small switch transistor 103 consists of a PMOS transistor and an NMOS transistor whose source and drain are interconnected, and the gate of the PMOS transistor receives the delay control signal DCNT from the delay control signal generator 83 as an inverter.
  • the delay control signal DCNT is supplied as it is to the gate of the NMOS transistor.
  • the delay control unit 102 receives the dummy bit line XDBL1 and the delay control signal DCNT, and sets the potential of the dummy bit line XDBL1. Delayed by a predetermined time based on delay control signal DCNT, and output to input node n3 of inverter 82. The operation of the delay control unit 102 will be described below.
  • the switch transistor 103 turns on only during the H level period At in FIG. 10 in response to the delay control signal DCNT, and connects the additional capacitor 104 to the input node n3. Therefore, the wiring capacitance at the input node n3 is obtained by adding the additional capacitance 104 to the parasitic capacitance only during the H-level period At (the period from timing tl to timing t2). It increases greatly compared to the period before timing tl and the period after timing 1: 2. Correspondingly, the rate of decrease in the potential of the input node n3 is significantly reduced only during the period from the timing tl to the timing t2, as compared with the period before the timing tl and the period after the timing t2.
  • the amount of decrease in the potential of the input node n3 from the potential at the timing tl can be reduced, thereby keeping the potential of the input node n3 at approximately the potential at the timing tl. can do. Therefore, the potential change of the input node n3 in the timing control circuit 101 becomes similar to that in the case of the timing control circuit 62 shown in FIG.
  • the sense amplifier activation signal SA activation timing changes the off-leak current I leak Therefore, it is possible to prevent erroneous reading of the data stored in the normal memory cell MC.
  • the capacitance value of the additional capacitance 104 is determined by the potential of the input node n3 during the period from the timing tl to the timing t2 according to the driving capability for the dummy bit line XDBL1 and the magnitude of the parasitic capacitance of the input node n3. It may be set so that the amount of decrease from the potential at the timing tl is sufficiently small.
  • FIG. 12 shows a circuit configuration of the timing control circuit 111 in the third embodiment.
  • the timing control circuit 111 is different from the timing control circuit 62 in FIG. 9 in that the delay control unit 81 is replaced by the delay control unit 112.
  • the impeller 82 of the timing control circuit 111 is included in the delay control section 112.
  • the other configuration is the same, and the description is omitted.
  • the delay control unit 112 includes an inverter 82, an inverter train 113, a transfer switch 114, and an inverter 115. Connected between the dummy bit line XDBL1 and the output node n4 of the self-timing signal SLF is an array of inverters 113. The inverter 82 and the transfer switch 114 are connected in series between the dummy bit line XDBL1 and the output node n4 of the self-timing signal 'SLF in parallel with the inverter train 113.
  • the transfer switch 114 consists of a PMOS transistor and an NMOS transistor whose source and drain are interconnected, and the gate of the PMOS transistor receives the delay control signal DCNT from the delay control signal generator 83 as it is.
  • the delay control signal DCNT is supplied to the gate of the NMOS transistor via the comparator 115.
  • the inverter row 1 13 is configured by connecting a plurality of inverters in series, and is configured by an odd number of inverters. It is desirable that the threshold voltages of the inverters 82 and the inverters constituting the inverter train be set lower than the threshold voltages of the inverters 84 and 85.
  • the transfer switch 114 operates in response to the delay control signal DCNT, and is turned off only during the H-level period ⁇ in FIG. Therefore, the output node of the inverter $ 2 and the output node n4 of the self-timing signal become non-conductive only during the ⁇ -level period A t (the period from timing tl to timing t2), and the timing before and after the timing tl In the period after 1: 2, it becomes conductive.
  • the delay control unit 112 receives the dummy bit line XDBL1 and the delay control signal DCNT, and outputs the self-timing signal SLF with a predetermined delay based on the potential of the dummy bit line XDBL1 and the delay control signal DCNT.
  • the operation of the timing control circuit 111 will be described below with reference to FIG.
  • the potential of the input node n5 of the inverter 82 and the inverter train 1 13 falls from the precharge level (H level) to the L level following the drop of the potential of the dummy bit line XDBL1.
  • Can be The inverter 82 changes the output voltage from the L level to the H level at the timing t5 when the potential of the input node n5 becomes smaller than the threshold, and outputs it to the transfer switch 114.
  • Inverter rows 1 1 3 are timingd only during the period corresponding to the operation time of multiple inverters.
  • the output voltage is changed from the L level to the H level at timing t6 later than t5, and the self-timing signal is output to the output node n4.
  • the delay time between timing t5 and timing t6 can be adjusted by adjusting the number and capacity of the inverters constituting the inverter train 113.
  • the delay control for the output of the self-timing signal SLF is divided according to the positional relationship between the falling timing 1: 2 of the delay control signal DCNT shown in FIG. 10 and the timings t5 and t6 described above.
  • the operation of the unit 112 will be described.
  • timing t2 is earlier than timing
  • the transfer switch 114 is turned off at the timing tl and then turned on again at the timing t2 before the timing t5 at which the inverter 82 outputs the H level. That is, at timing t5, the transfer switch 114 is held in the conductive state.
  • the inverter 82 changes the potential of the output node n4 of the self-timing signal from the L level to the H level at the timing t5. Thereby, the self-timing signal SLF is activated at timing t5.
  • timing 1: 2 is later than timing t6
  • the transfer switch 114 After the transfer switch 114 is turned off at the timing tl, it is turned on again at the timing t2 after the timing 1: 6 at which the inverter train 113 outputs the H level. That is, at both the timing 1: 5 and the timing t6, the transfer switch 114 is kept in a non-conductive state.
  • the inverter 82 cannot output the H level to the output node n4 of the self-timing signal during the period from the timing t5 to the timing t6, and the potential of the output node n4 of the self-timing signal changes at the timing t6.
  • a transition is made from L level to H level by 1 13. Accordingly, the self-timing signal SLF is activated at timing t6.
  • the transfer switch 114 is kept non-conductive at the timing t5, becomes conductive at the timing t2 between the timing t5 and the timing t6, and is kept conductive at the timing t6.
  • the inverter 82 cannot output the H level to the output node n4 of the self-timing signal at the timing 1: 5. Instead, the inverter 82 changes the potential of the output node n4 of the Senoref timing signal from the L level to the H level at the timing t2 between the timing t5 and the timing t6. Thereby, the self-timing signal SLF is activated at the timing t2.
  • the timing control circuit 1 1 1 changes the activation timing of the self-timing signal SLF from the timing t5 to the timing t6 according to the falling timing 1: 2 of the delay control signal DCNT, and the timing t2 is changed. As the delay becomes slower, the activation timing of the self-timing signal SLF is also delayed.
  • Fall timing t2 dummy memory cell for load delay control signal DCNT Since the current amount of off leak current I leak of LDMC slows with increasing, self-timing circuit off leak the activation timing of the self-timing signal SLF 'current I By delaying by a period corresponding to the leak current amount, the delay amount of the activation timing of the self-timing signal SLF can be increased as the off-leak current I leak increases. '
  • the activation timing of the sense amplifier activation signal SA can be delayed by a period corresponding to the current amount of the off-leak current I leak. Therefore, erroneous reading of the data held in the normal memory cell MC can be prevented.
  • the inverter train 13 in which a single inverter 82 and three inverters are connected in series is connected in parallel.
  • the present invention is not limited to this configuration, and any configuration may be used as long as two inverter rows having different numbers of inverters connected in series are provided in parallel. Alternatively, two inverters having different driving capacities and outputting signals at different timings for the same input signal may be provided in parallel.
  • the transfer switch and the switch transistor are constituted by the PMOS transistor and the NMOS transistor in which the source and the drain are interconnected.
  • the present invention is not limited to this. Instead, for example, it may be configured by a single PMOS transistor or single NMOS transistor.
  • two pairs of dummy bit lines DBL and XDBL are provided, and the delay control signal DCNT is generated from each pair of dummy bit lines XDBL.
  • the delay control signal DCNT may be generated from each set of dummy bit lines XDBL.
  • a plurality of dummy bit line pairs are divided into two groups, and the first group holds data in the same setting pattern as the first dummy bit line pairs DBL1 and XDBL1.
  • Group is configured to hold data in the same setting pattern as the second dummy bit line pair DBL2 and XDBL2.
  • the delay control signal DCNT transitions to the H level based on the potential of the dummy bit line XDBL, which has the fastest potential drop among the dummy bit lines belonging to the second group, and the dummy bit line belonging to the first group is changed.
  • the delay control signal DCNT may be caused to transition to the level based on the potential of the me bit line XDBL, which is the slowest in the potential drop among the lines.
  • FIG. 14 is a schematic configuration diagram showing the fourth embodiment.
  • the SRAM shown in FIG. 14 has a self-timing circuit as a circuit for generating a sense amplifier activation signal for activating the sense amplifier circuit.
  • the circuit configuration of the SRAM shown in FIG. 14 is different from the conventional circuit configuration shown in FIG. 1 in that the self-timing circuit 11 is replaced by a self-timing circuit 131, The configuration is the same.
  • the self-timing circuit 13 1 in FIG. 14 has a dummy bit line pair DBL and XDBL, like the self-timing circuit 11 in FIG.
  • Each of the dummy bit line pairs DBL and XDBL has at least one dummy memory cell for self-timing SDMC and a plurality of dummy memory cells for load LDMC.
  • Dummy memory cell for self-timing As the SDMC, for example, a plurality of dummy memory cells are specified in order from the position furthest from the timing control circuit 132 on the dummy bit line.
  • the dummy bit line pairs DBL and XDBL are connected to the timing control circuit 132, respectively.
  • the timing control circuit 132 receives the dummy bit line pair DBL and XDBL and outputs a self-timing signal SLF based on the detection result of the potential of the dummy bit line pair DBL and XDBL.
  • the dummy memory cells SDMC for self-timing of the dummy bit line pairs DBL and XDBL are connected to a common dummy read line DWL. By selecting the dummy lead line DWL, all the self-timing dummy memory cells SDMC are selected at the same time. ,
  • the setting pattern of the held data of the timing dummy memory cell SDMC and the load dummy memory cell LDMC is the same as the conventional setting pattern shown in FIG. That is, the setting pattern is such that the potentials of the connection nodes nl and n2 of the inverter pair IV1 and INV2 are fixed to be opposite to each other between the dummy memory cell for self-timing SDMC and the dummy memory cell for load LDMC.
  • FIG. 15 shows the timing control circuit 13 2 circuit. It is the schematic which shows a structure. As shown in FIG. 15, the timing control circuit 13 2 has a delay control unit 14 1 and an inverter IJ 14 2, and is provided between the dummy bit line XDBL and the output node n6 of the self-timing signal SLF. It has a structure in which the delay control section 141 and the inverter row 144 are connected in series.
  • the delay control section 1441 has a transfer gate composed of a PMOS transistor 144 and an NMOS transistor 144 in which a source and a drain are interconnected.
  • the gate of the PMOS transistor 1443 is connected to the ground VSS, and is always turned on.
  • the gate of the NMOS transistor 144 is connected to the dummy bit line DBL.
  • the delay control unit 14 1 inputs the dummy bit lines BDL and XDBL, delays the potential of the dummy bit line XDBL by a predetermined time based on the potential of the dummy bit line DBL, and inputs the Output to canode.
  • the inverter row 144 is formed by connecting a plurality of inverters in series.
  • the inverter train 1442 receives the output signal from the delay control unit 141, and activates the self-timing signal SLF in response to the potential of the output signal becoming smaller than a predetermined value. .
  • the timing control circuit 132 When a predetermined read line WL in the memory cell array MCA is selected and the dummy read line DWL is selected in response thereto, the potential of the dummy bit line XDBL is driven by the dummy memory cell SDMC for self-timing. , It is lowered to the L level from the precharge level (H level).
  • the dummy bit line DBL is also driven by the off-leak current I leak of all the load dummy memory cells LDMC, and is lowered from the precharge level (H level) to the L level.
  • the amount of decrease in potential from the precharge level of the dummy bit line DBL varies depending on the amount of off leak current I leak of the load dummy memory cell LDMC. As the amount of off leak current I leak increases, the amount of decrease in the potential of the dummy bit line DBL increases accordingly.
  • the potential of the dummy bit line DBL is input to the gate of the NMOS transistor 144 that constitutes the delay control unit 141. Therefore, the ON resistance of the NMOS transistor 144 changes according to the potential of the dummy bit line DBL, and increases as the amount of decrease in the potential from the precharge level of the dummy bit line DBL increases.
  • the on-resistance value of the delay control section 141 increases as the amount of decrease in the potential of the dummy bit line DBL increases.
  • the delay amount of the signal in the delay control section 141 also increases as the decrease amount of the potential of the dummy bit line DBL increases. Since the amount of decrease in the potential of the dummy bit line DBL corresponds to the amount of off-leak current I leak , the amount of signal delay in the delay control unit 141 depends on the amount of off-leak current I leak of the load dummy memory cell LDMC. The off-leakage current It increases as the amount of current of I leak increases.
  • the delay control unit 1441 delays the input potential of the dummy bit line XDBL by a time At corresponding to the amount of the off- leak current I leak and outputs the delayed potential to the inverter train 144.
  • the inverter row 144 receives the potential of the dummy bit line DBL delayed by the delay control section 141, and generates a self-timing signal SLF in response to the potential dropping below a predetermined threshold voltage. Activate.
  • the self-timing circuit 13 1 1 delays the activation timing of the self-timing signal SLF by a time ⁇ ⁇ ⁇ corresponding to the amount of off-leak current I leak of the load dummy memory cell LDMC, and the amount of off-leak current I leak As the delay time increases, the delay amount of the activation timing of the self-timing signal SLF can be increased.
  • the sense amplifier activation signal SA activating timing the off leak current I leak of current
  • the activation timing of the sense amplifier activation signal SA can be earlier than the timing at which a predetermined potential difference occurs between the bit line pair BL and XBL of the normal memory cell MC because the delay can be delayed by a period corresponding to the amount. Erroneous reading of retained data can be prevented.
  • FIG. 17 (a) shows a circuit configuration of a timing control circuit 161 according to the fifth embodiment.
  • FIG. 17 (b) shows a circuit configuration of the timing control circuit 162 according to the fifth embodiment.
  • the timing control circuit 16 1 is provided with an inverter row 16 4 comprising a plurality of inverters between the dummy bit line XDBL and the output node n6 of the self-timing signal. It has a structure in which the delay control unit 163 is inserted between the evenings constituting the row 164.
  • the delay control unit 16 3 is a PMOS transistor with a source and drain interconnected. It has a structure in which a plurality of transfer gates composed of a transistor and an NMOS transistor are connected in series. In each transfer gate, the gate of the PMOS transistor is connected to the ground VSS, and the gate of the NMOS transistor is connected to the dummy bit line DBL. The structure of each transfer gate is the same as that of the transfer gate in the delay control section 141 of FIG. As shown in FIG. 17 (b), the timing control circuit 16 2 is provided with an inverter row 16 5 comprising a plurality of inverters between the dummy bit line XDBL and the output node n6 of the self-timing signal. The transfer gates constituting the delay control section 166 are inserted between the inverters constituting the inverter train 165, respectively.
  • the delay controller 166 has a plurality of transfer gates composed of a PMOS transistor and an NMOS transistor having their sources and drains interconnected.
  • each transfer gate the gate of the PMOS transistor is connected to the ground VSS, and the gate of the NMOS transistor is connected to the dummy bit line DBL.
  • the structure of each transfer gate is the same as that of the transfer gate in the delay control section 141 of FIG. .
  • Each of the inverter trains 164 and 165 inputs the dummy bit line XDBL, and activates the self-timing signal SLF in response to the potential of the dummy bit line XDBL becoming smaller than a predetermined value.
  • the transfer gates constituting the delay controllers 163 and 166 are inserted between the inverters in the inverter trains 1664 and 165, respectively. Therefore, the activation timing of the self-timing signal SLF by the inverter trains 16 4 and 16 5 is delayed by a predetermined time by the delay control units 16 3 and 16 6 based on the potential of the dummy bit line DBL. .
  • the transfer gates of the delay controllers 16 3 and 16 6 are signaled for a time corresponding to the off-leak current I leak current of the load dummy memory cell LDMC, similarly to the delay controller 14 1 in FIG. Delay. Furthermore, since the delay controllers 163 and 1666 are configured by a plurality of transfer gates, the influence of the amount of off- leak current I leak on the amount of signal delay is emphasized. For this reason, The delay amount of the signal of the delay control units 16 3 and 16 6 for the same current amount of the leakage current I leak is larger than that of the delay control circuit 14 1.
  • the timing control circuits 16 1 and 16 2 respectively determine the delay amount of the activation timing of the self-timing signal SLF for the same amount of off-leak current I leak of the load dummy memory cell LDMC. It can be larger than 1 3 2. As a result, even when the off-leak current I leak increases, the margin of activation of the self-timing signal SLF with respect to the timing when a predetermined potential difference occurs between the bit line pair BL and XBL of the normal memory cell MC increases. Can be done.
  • the activation timing of the sense amplifier activation signal SA can be delayed by a period corresponding to the current amount of the off-leak current I leak.
  • FIG. 18 shows a circuit configuration of the timing control circuit 171 according to the sixth embodiment.
  • the timing control circuit 1 7 1 has a delay control section 1 7 2 and an inverter row 1 7 3, and a delay control section 1 7 2 and an inverter row 1 between the dummy bit line XDBL and the output node n6 of the self-timing signal SLF.
  • 73 has a structure directly connected.
  • the delay control section 172 has an inverter structure in which a PMOS transistor 174, an NMOS transistor 175, and an NMOS transistor 176 are connected in series between a power supply voltage VDD and a ground VSS.
  • the gates of the PMOS transistor 174 and the NMOS transistor 175 are both connected to the dummy bit line XDBL.
  • the gate of the NMOS transistor 176 is connected to the dummy bit line DBL.
  • the delay control unit 17 2 inputs the dummy bit lines BDL and XDBL, and the potential of the dummy bit line XDBL is
  • the self-timing signal SLF is activated in response to being smaller than a predetermined value, and is activated by delaying the self-timing signal SLF by a predetermined time based on the potential of the dummy bit line DBL.
  • the self-timing signal SLF is output to the input node of the inverter train 173.
  • the inverter train 173 can be formed by connecting a plurality of inverters in series. The inverter train 173 buffers the output signal from the delay control unit 172 and outputs the self-timing signal SLF to the self-timing signal output node ⁇ 6.
  • an inverter circuit having the dummy bit line XDBL as an input is constituted by the PMOS transistor 174 and the NMOS transistor 175. Further, in the inverter circuit, an NMOS transistor 176 that receives the dummy bit line DBL at the gate is provided between the NMOS transistor 175 and the ground VSS. Decreases with driving capability of the inverter circuit definitive the delay control unit 1 7 2 varies depending on the on-resistance of the NMO S transistor 1 7 6, the on-resistance of the NMO S Tran 3 ⁇ 4 register 1 7 6 increases.
  • the on-resistance value of the NMOS transistor 176 changes according to the potential of the dummy bit line DBL, and increases as the amount of potential decrease from the precharge level of the dummy bit line DBL increases. For this reason, the drive capability of the inverter circuit in the delay control section 17 2 changes according to the potential of the dummy bit line DBL, and decreases as the amount of decrease in the potential from the precharge level of the dummy bit line DBL increases. .
  • the delay amount of the signal in the delay control unit 172 increases as the decrease amount of the potential of the dummy bit line DBL increases. Since the amount of decrease in the potential of the dummy bit line DBL corresponds to the amount of off leak current I leak , the amount of signal delay in the delay control unit 17 2 is the amount of off leak current I leak of the load dummy memory cell LDMC. And increases as the amount of off leak current I leak increases. Therefore, the delay control unit 17 2 delays the timing corresponding to the off leak current I leak from the timing when the input potential of the dummy bit line XDBL becomes smaller than the predetermined threshold voltage.
  • the self-timing signal SLF is activated and output.
  • the timing control circuit 17 1 activates the self-timing signal SLF.
  • the timing is delayed by a time corresponding to the off-leak current I leak current of the load dummy memory cell LDMC, and the delay amount of the activation timing of the self-timing signal SLF increases as the off-leak current I leak current increases. Therefore, according to the sixth embodiment of the present invention, even when the off-leak current I leak increases, the activation timing of the sense amplifier activation signal SA is limited to a period corresponding to the amount of the off-leak current I leak.
  • the activation timing of the sense amplifier activation signal SA can be prevented from being earlier than the timing at which a predetermined potential difference occurs between the bit line pair BL and XBL of the normal memory cell MC, it is possible to prevent the held data from being held. Erroneous reading can be prevented.
  • FIG. 19 (a) shows a circuit configuration of the timing control circuit 181 in the seventh embodiment.
  • FIG. 19 (b) shows a circuit configuration of the timing control circuit 182 in the seventh embodiment.
  • the timing control circuit 181 has a delay control section 183.
  • the delay control section 183 has a structure in which a plurality of inverter circuits are connected in series between the dummy bit line XDBL and the output node n6 of the self-timing signal.
  • Each of the inverter circuits has the same structure as that of the delay control section 17 of FIG.
  • a dummy bit line DBL is connected to the gate of the NMOS transistor 185.
  • the timing control circuit 182 has a delay control section 1884.
  • the delay control section 184 has a structure in which a plurality of inverter circuits are connected in series between the dummy bit line XDBL and the output node n6 of the self-timing signal.
  • the series connection of this inverter circuit has the same structure as that of the delay control unit 183 in Fig. 195 (a), but the NMOS transistor 186 connected to the ground VSS connects to multiple inverter circuits. They differ in that they are provided in common.
  • the delay control sections 18 3 and 18 4 receive the dummy bit lines BDL and XDBL, operate in response to the potential of the dummy bit line XDBL becoming smaller than a predetermined value, and generate the self-timing signal SLF as a dummy. It is activated with a delay of a predetermined time based on the potential of the bit line DBL.
  • the self-timing signal SLF is output to the self-timing signal output node n6.
  • each of the inverter circuits of the delay control sections 18 3,..., 18 4 has the NMOS transistors 18 5, 18 6 that input the dummy bit line DBL to the gate. Therefore, the activation timing of the self-timing signal SLF by the delay controllers 183 and 184 is delayed by a predetermined time based on the potential of the dummy bit line DBL. ''
  • the NMOS transistors 18 5 and 18 6 of the delay control sections 18 3 and 18 4 respectively set the driving capability of the inverter circuit to the dummy bit line DBL in the same way as the delay control section 17 2 in FIG. 18.
  • the potential is changed according to the potential, and is reduced as the amount of decrease in the potential from the precharge level of the dummy bit line DBL increases. Accordingly, the delay controllers 183 and 184 delay the activation timing of the self-timing signal by a time corresponding to the amount of off-leak current I leak of the load dummy memory cell LDMC. Further, in the delay control units 18 3 and 18 4, since the NMOS transistors 18 5 and 18 6 are provided for a plurality of inverter circuits connected in series, the amount of current of the leak current I leak is reduced. The effect of the timing on the delay amount is emphasized. For this reason, the delay amount of the timing of the delay control units # 83 and # 184 for the same amount of the off-leak current I leak is larger than that of the delay $! J control circuit 172.
  • the timing control circuits 18 1 and 18 2 respectively determine the delay amount of the activation timing of the self-timing signal SLF for the same amount of off-leak current I leak of the load dummy memory cell LDMC. It can be larger than 1 7 1. As a result, even when the off-leak current I leak increases, the margin of the activation timing of the self-timing signal SLF with respect to the timing at which a predetermined potential difference is generated between the bit line pair XBL and the normal memory cell MC should be increased. Can be. Therefore, in the seventh embodiment of the present invention, even when the off-leak current I leak increases, the activation timing of the sense amplifier activation signal SA is delayed by a period corresponding to the current amount of the off-leak current I leak. In addition to this, since the delay amount of the activation timing of the sense amplifier activation signal SA can be further increased, it is possible to increase the read margin of the data held in the memory cell MC normally and more reliably prevent erroneous read. Will be possible.
  • the NMOS transistor to which the dummy bit line DBL is input is shared among a plurality of inverter circuits.
  • the circuit scale can be reduced as compared with the timing control circuit 18 1.
  • FIG. 20 (a) shows a circuit configuration of a timing control circuit 191 according to the eighth embodiment.
  • FIG. 20 (b) shows a circuit configuration of the timing control circuit 194 according to the eighth embodiment.
  • the timing control circuit 191 is different from the circuit configuration of the timing control circuit 132 in FIG. The difference is that it has been replaced by 3.
  • the other configuration is the same, and the description is omitted. '
  • the delay control section 1993 has a transfer gate composed of a PMOS transistor 144 and an NMOS transistor 144 in which a source and a drain are interconnected.
  • the gate of the PMOS transistor 144 is connected to the ground VSS, and is turned on.
  • the delay control signal DCNT output from the delay control signal generator 1922 is input to the gate of the NMOS transistor 144.
  • the delay control signal generator 1922 has a structure in which an NMOS transistor 1996 and an NMOS transistor 196 are connected in series between a power supply voltage VDD and a ground VSS.
  • the gate of the NMOS transistor 196 is connected to the dummy bit line DBL. N.
  • the MOS transistor 197 has its gate connected to the power supply voltage VDD and is always turned on.
  • the delay control signal generation unit 192 outputs the delay control signal DCNT from the connection node between the NMOS transistor 196 and the NMOS transistor 197.
  • the delay control section 1993 receives the dummy bit lines DBL and XDBL, delays the potential of the dummy bit line XDBL by a predetermined time based on the potential of the dummy bit line DBL, and outputs the inverter row 1 4 2 Output to the input node of. 'As shown in Fig. 20 (b), the timing control circuit 1994 is different from the circuit configuration of the timing control circuit 191 in Fig. 20 (a) in the delay control unit 1993. The difference is that the delay control signal generator 192 is replaced by the delay control signal generator 198 in the extension controller 195. The other configuration is the same, and the description is omitted.
  • the delay control signal generator 205 has a structure in which the NMOS transistor 197 is replaced with a PMOS transistor 199 in the circuit configuration of the delay control signal generator 192.
  • the PMOS transistor 206 has its gate connected to the ground VSS and is always turned on.
  • the timing control circuits 191 and 194 will be described below.
  • the dummy bit line DBL is connected to the gate of the NMQS transistor 196.
  • the on-resistance value of the NMOS transistor 196 changes according to the potential of the dummy bit line DBL, and increases as the amount of potential decrease from the precharge level (H level) of the dummy bit line DBL increases.
  • connection node between the NMOS transistor 196 and the NMO transistor 196 in the delay control signal generator 192 and the NMOS transistor 196 in the delay control signal generator 198 and the PMO decreases as the amount of potential decrease from the precharge level of dummy bit line DBL increases. That is, the level of the delay control signal DNT decreases as the amount of potential decrease from the precharge level of the dummy bit line DBL increases. Decrease in the potential of da Mibitto line DBL than corresponds to the amount of current of the off leak current I leak, the level of the delay control signal DCNT will thus lower increases the current amount of the off leak current I leak.
  • the NMOS transistors of the delay control units 1 9 3 and 1 9 5 The delay control signal DCNT is input to the gate of 144. For this reason, the on-resistance value of the NMOS transistor 144 increases as the amount of off-leak current I leak increases. Correspondingly, the amount of signal delay in the delay control sections 1993 and 1995 varies depending on the amount of off-leak current I leak of the load dummy memory cell LDMC, and the amount of off-leak current I leak It increases as the amount increases.
  • the timing control circuits 191 and 194 determine the activation timing of the self-timing signal SLF and the off-leakage current I of the dummy memory cell LDMC for the load, similarly to the self-timing circuit 1332 in FIG. By delaying by the time corresponding to the leak current amount, the delay amount of the activation timing of the self-timing signal SLF can be increased as the off-leak current I leak increases.
  • the activation timing of the sense amplifier activation signal SA can be delayed by a period corresponding to the current amount of the off-leak current I leak. Therefore, erroneous reading of the data held in the normal memory cell MC can be prevented.
  • the dummy bit line DBL is not directly input to the gate of the NMOS transistor 144, as in the timing control circuit 1332 in FIG.
  • the delay control signal generation unit 1992, 1998 Based on the potential of the dummy bit line DBL, the delay control signal generation unit 1992, 1998 generates the delay control signal DCNT, and the delay control signal DCNT is applied to the gate of the NMOS transistor 144. You are typing. Therefore, the amount of reduction in the potential of the dummy bit line DBL can be widened in the delay control signal generators 192 and 1998, and the amplified result is used as the delay control signal DCNT in the NMOS transistor 144. Can be input to the gate.
  • the timing control circuits 19 1 and 19 4 determine the delay amount of the activation timing of the self-timing signal SLF for the same amount of off-leak current I leak of the load dummy memory cell LDMC. It can be larger than 2. Accordingly, in the eighth embodiment of the present invention, even when the off-peak current I leak increases, the self-timing signal for the timing at which the predetermined potential difference occurs between the pair of bit lines BL and XBL of the normal memory cell MC is generated. SLF activation The timing margin can be increased, and the reading and merging of retained data can be performed. And the number of readouts can be increased, and erroneous reading can be prevented more reliably.
  • FIG. 21 (a) shows a circuit configuration of the timing control circuit 201 in the ninth embodiment.
  • FIG. 21 (b) shows a circuit configuration of the timing control circuit 202 in the ninth embodiment.
  • the timing control circuit 201 is different from the circuit configuration of the timing control circuit 132 in FIG. The difference is that it is replaced by 4. The rest of the configuration is the same, so the description is omitted.
  • the delay control unit 204 has a transfer gate composed of a PMOS transistor 1.43 and an NMOS transistor 144 in which a source and a drain are interconnected.
  • the NMOS transistor 144 has its gate grounded to VSS and is always on.
  • the delay control signal DCNT output from the delay control signal generator 205 is input to the gate of the PMOS transistor 144.
  • the delay control signal generator 205 has a structure in which an NMOS transistor 206 and an NMOS transistor 207 are connected in series between a power supply voltage VDD and a ground VSS.
  • the gate of the NMOS transistor 207 is connected to the dummy bit line DBL.
  • the gate of the NMOS transistor 206 is connected to the power supply voltage VDD, and is always turned on.
  • the delay control signal generator 205 outputs a delay control signal DCNT from a connection node between the NMOS transistor 206 and the NMOS transistor 207.
  • the delay control unit 204 inputs the dummy bit lines DBL and XDBL, delays the potential of the dummy bit line XDBL by a predetermined time based on the potential of the dummy bit line DBL, and outputs the input node of the inverter train 144. Output to
  • the timing control circuit 202 is different from the circuit configuration of the timing control circuit 201 in FIG. 21 (a) in the delay in the delay control section 204.
  • Control signal generation section 205 replaced with delay control signal generation section 208 in delay control section 203 Is different.
  • the other configuration is the same, and the description is omitted.
  • the delay control signal generator 208 has a structure in which the NMOS transistor 206 is replaced by a PMOS transistor 209 in the circuit configuration of the delay control signal generator 205.
  • the gate of the PMOS transistor 209 is connected to the ground VSS, and is always turned on.
  • the dummy bit line DBL is connected to the gate of the NMOS transistor 207.
  • the on-resistance value of the NMOS transistor 207 changes according to the potential of the dummy bit line DBL, and increases as the precharge level (H level) of the dummy bit line DBL increases as the potential drop of the power increases. Become.
  • connection node between the NMOS transistor 206 and the NMOS transistor 207 in the delay control signal generator 205 and the PMOS transistor 209 in the delay control signal generator 208 are
  • the potential of the connection node of the NMOS transistor 207 increases as the amount of decrease in potential from the pre-charge level of the dummy bit line DBL increases. That is, the level of the delay control signal DNT increases as the amount of decrease in the potential from the precharge level of the dummy bit line DBL increases. Since the amount of decrease in the potential of the dummy bit line DBL corresponds to the amount of off leak current I leak , the level of the delay control signal DCNT increases as the amount of off leak current I leak increases.
  • the delay control signal DCNT is input to the gates of the PMOS transistors 144 of the delay controllers 203 and 204. For this reason, the on-resistance value of the PMOS transistor 144 increases as the amount of off-leak current I leak increases. Correspondingly, the amount of signal delay in the delay control sections 203 and 204 changes depending on the amount of off leak current I leak of the load dummy memory cell LDMC, and the amount of off leak current I leak It increases as the amount increases.
  • the timing control circuits 201 and 202 determine the activation timing of the self-timing signal SLF in the same manner as the timing control circuit 132 in FIG. Off- leak current I Self-timing signal as the amount of leak current increases The delay amount of the activation timing of the SLF can also be increased.
  • the activation timing of the sense amplifier activation signal SA can be delayed by a period corresponding to the current amount of the off-leak current I leak. As a result, it is possible to prevent erroneous reading of the data held in the normal memory cell MC.
  • the delay control signal DCNT is generated by the delay control signal generators 1922 and 198 based on the potential of the dummy bit line DBL, and the delay control signal DCNT is generated. Input to the gate of PMOS transistor 144. For this reason, the amount of reduction in the potential of the dummy bit line DBL can be amplified in the delay control signal generators 205 and 208, and the amplified result is sent to the gate of the PMOS transistor 144 as the delay control signal DCNT. Can be entered.
  • the timing control circuits 201 and 202 are load dummy memory cells.
  • the delay amount of the activation timing of the self-timing signal SLF is determined by the timing control circuit 1. It can be larger than 32. Therefore, in the ninth embodiment of the present invention, even when the off-peak current I leak increases, the self-timing signal with respect to the timing at which a predetermined potential difference occurs between the bit line pair BL and XBL of the normal memory cell MC is generated. It is possible to increase the margin of the activation timing of the SLF, increase the read margin of the retained data, and more reliably prevent erroneous read.
  • the circuit configuration of the tenth embodiment of the present invention is different from the circuit configuration of the fourth embodiment shown in FIG. 15 in that the timing control circuit 132 is replaced by a timing control circuit 211.
  • the other configuration is the same, and the description is omitted.
  • the timing control circuit 2 1 1 has a delay control section 2 1 2 and an inverter row 2 13, and the delay control section 2 1 2 and the inverter row between the dummy bit line XDBL and the output node n6 of the self-timing signal SLF. 2 13 has a structure connected in series.
  • the delay control unit 2 1 2 inputs the dummy bit lines BDL and XDBL, delays the potential of the dummy bit line XDBL by a predetermined time based on the potential of the dummy bit line DBL, and Output to n7.
  • Multiple inverter rows 2 1 3 Are connected in series, input an output signal from the delay control unit 212, and activate the self-timing signal SLF in response to the potential of the output signal becoming smaller than a predetermined value.
  • the delay control unit 2 12 has a PMOS transistor 2 14 provided between the input node n7 of the inverter train 2 13 and the power supply voltage VDD.
  • the dummy bit line XDBL is connected to the gate of the PMOS transistor 2 14, and its on-resistance decreases as the amount of potential decrease from the precharge level (H level) of the dummy bit line DBL increases. Therefore, the amount of current flowing into the input node n7 of the inverter row via the PMOS transistor 2 14 increases as the decrease in the potential of the dummy bit line DBL increases.
  • the potential of the input node n7 is lowered to L level in response to the dummy bit line XDBL being pulled down to L level.
  • the potential of the input node n7 is raised to the H level by the PMOS transistor 214 with the strength corresponding to the amount of off leak current I leak of the load dummy memory cell LDMC as described above.
  • the rate of decrease in the potential of the input node n7 becomes slower in accordance with the amount of current I leak .
  • the activation timing of the self-timing signal SLF by the inverter train 2 13 is delayed by a time corresponding to the amount of the off-leak current I leak .
  • the timing control circuit 2 1 1 delays the activation timing of the self-timing signal SLF by the time corresponding to the amount of the off-leak current I leak , and the self-timing increases as the amount of the off- leak current I leak increases.
  • the delay amount of the activation timing of the signal SLF can also be increased. Therefore, in the tenth embodiment of the present invention, even when the off-leak current I leak increases, the sense amplifier activation signal Since the activation timing of SA can be delayed by a period corresponding to the amount of off-leak current I leak , it is possible to prevent erroneous reading of the data held in the normal memory cell MC. '
  • the delay control unit can be configured with only one PMOS transistor, and the circuit scale can be reduced. Therefore, the fourth to ninth embodiments can be implemented.
  • the circuit scale of the timing control circuit can be reduced as compared with the embodiment. '
  • the configuration is such that the delay of the activation timing of the self-timing signal SLF is controlled using only the pair of dummy bit lines DBL and XDBL. It is not limited to this configuration. Dummy bit line driven by only one memory cell for self-timing and dummy bit line driven only by off-leak current I leak of load dummy memory cell LDMC are provided independently. May be used to control the delay amount of the activation timing of the self-timing signal SLF.
  • FIG. 23 is a schematic configuration diagram showing the eleventh embodiment.
  • the SRAM shown in FIG. 23 has a Senoref timing circuit as a circuit for generating a sense amplifier start signal for starting the sense amplifier circuit.
  • the circuit configuration of the SRAM shown in FIG. 23 is different from the conventional circuit configuration shown in FIG. 1 in that the self-timing circuit 11 is replaced by a self-timing circuit 221, The same applies to other configurations.
  • the self-timing circuit 222 shown in FIG. 23 has two pairs of dummy bit lines DBL1, XDBL1, DBL2, and XDBL2. Each dummy bit line pair has at least one dummy memory cell for self-timing SDMC and a plurality of dummy memory cells for load LDMC, similarly to the self-timing circuit 11 in FIG.
  • the data held in the self-timing dummy memory cell SDMC connected to each dummy bit line pair is the same as the conventional setting pattern shown in Fig. 3, and the connection node nl of the inverter pair in the dummy memory cell is set to H level.
  • the connection node n2 may be set to the L level.
  • the dummy memory cell for self-timing SDMC is, for example, a tie on the dummy bit line.
  • a plurality of dummy memory cells are specified in order from the farthest position from the timing control circuit 222.
  • the dummy bit line XDBL1 of the first dummy bit line pair DBL1, XDBL1 is connected to the timing control circuit 222 as a dummy bit line to be detected.
  • the dummy bit line pair XDBL2 is connected to the timing control circuit 222 as a dummy bit line to be detected.
  • the timing control circuit 222 receives the dummy bit lines XDBL1 and XDBL2 and outputs a self-timing signal SLF based on the detection result of the potential of the dummy bit lines XDBL1 and XDBL2.
  • the dummy memory cells SDMC for self-timing of each of the dummy bit line pairs DBL1, XDBL1 and DBL2, XDBL2 are connected to a common dummy read line DWL. All the dummy memory cells for self-timing SDMC are selected at the same time by selecting the dummy mode line DWL, and the dummy bit line pairs DBL1, XDBL1 and DBL2, XDBL2 are simultaneously driven. As a result, each of the driven dummy bit line pairs generates a predetermined potential difference. ,
  • FIG. 24 shows an example of the layout of the dummy memory cells SDMC and LDMC in the dummy bit line pair DBL1, XDBL1 and DBL2 and XDBL2 of the self-timing circuit 221.
  • Each of the dummy memory cells SDMC and LDMC is laid out with a unit including an inverter pair and a transfer transistor pair as one unit.
  • the dummy memory cell for self-timing SDMC in the first dummy bit line pair DBL1 and XDBL1 is composed of a pair of impellers 2 3 3 and 2 3 4 and a transfer transistor.
  • At least one normal layout unit 231 composed of 237 is arranged along the dummy bit line pair DBL1 and XDBL1.
  • the dummy memory cell SDMC for self-timing in the second dummy bit line pair DBL2 and XDBL2 usually has a point-symmetric or line-symmetric relationship with the rate 231, and the inverters 235, 236 and the transfer.
  • the layout is such that at least one symmetrical layer unit 232 composed of the transistor pair 238 is arranged along the dummy bit line pair DBL2, XDBL2.
  • the load dummy memory cell LDMC (not shown) in each dummy bit line pair is usually laid out by a layer unit or a symmetric layer unit. Which layout to lay out is arbitrary.
  • the load dummy memory cell LDMC includes the normal layout unit 231, and the symmetric layout unit 232 in the same manner as the conventional dummy memory cell shown in FIG. It is laid out so as to alternate along the line pair.
  • all of the load dummy memory cells LDMC may be laid out by one of the normal layout tub 231 and the symmetric layout tub unit 232.
  • the gates of the transfer transistor pairs 237, 238 of the dummy memory cells / relays for self-timing SDMC11 to 14, 21 to 24 are connected to a common dummy lead line DWL (not shown).
  • the gate of the transfer transistor pair of the load dummy memory cell LDMC (not shown) in each dummy bit line pair is connected to the ground VSS.
  • the regions shown in white represent impurity diffusion layers on the semiconductor wafer, and the regions shown in dark hatching represent gate polysilicon layers formed on the semiconductor wafer. Dashed lines indicate local wiring in the memory cell, bold lines indicate bit lines DBL and XDBL, and circles indicate contact contacts with dummy bit lines.
  • the layout of the two inverters forming the inverter pair is axisymmetric with respect to each other. Not.
  • FIGS. 25 and 26 show layouts when the gut polysilicon layer is shifted entirely in the lower left direction in the figure with respect to the impurity diffusion layer.
  • the actual completed shape is rounded.
  • the dummy memory cells SDMC11 to 14 having the normal late unit 231 in the first dummy bit line pair DBL1 and XDBL1 and Symmetric ray in second dummy bit line pair DBL2, XDBL2
  • the dummy memory cells SDMC21 to SDMC24 having the element unit 232, there is a difference in the driving capability between the inverters forming the inverter pair.
  • the characteristics of the inverters 2 3 3 and 2 3 4 change as follows. That is, in the inverter 2 34 located on the left side, the channel length is shorter in the upper transistor, and the channel length is longer in the lower transistor and the channel width is narrower, whereas the inverter 2 3 3 located on the right side is smaller. In this case, the channel length is longer in the upper transistor, and the channel width is wider in the lower transistor and transistor.
  • the characteristics of the inverter change as follows.
  • the channel width of the upper transistor becomes narrower and the channel length becomes shorter in the lower transistor
  • the inverter 235 located on the right side the upper transistor becomes smaller.
  • the channel length becomes shorter, the channel width becomes wider, and the channel length becomes longer in the lower transistor.
  • the four inverters 2 constituting the inverter pair of the dummy memory cells SDMC11 to SDMC14 having the normal layout unit 231, and the dummy memory cells SDMC21 to SDMC24 having the symmetrical layer unit 232 are caused by the displacement.
  • the drive capability differs between 3 3— 2 3 6.
  • a difference occurs between the driving capacities of the dummy bit lines XDBL1 and XDBL2 in accordance with the displacement.
  • FIG. 27 is a schematic diagram of the circuit configuration of the timing control circuit 222 of FIG. As shown in FIG. 27, the timing control circuit 222 includes inverters 251 and 252 and an AND circuit 253. Inverters 25 1 and 25 2 are, for example, identical It has a low voltage.
  • the impeller 25 1 receives the dummy bit line XDBL1 and outputs an H-level signal to the AND circuit 25 3 in response to the potential of the dummy bit line XDBL1 falling below a predetermined threshold and a value voltage.
  • the inverter 25 2 receives the dummy bit line XDBL2, and outputs an H-level signal to the AND circuit 25 3 in response to the potential of the dummy bit line XDBL2 falling below a predetermined threshold and a value voltage.
  • the AND circuit 253 receives the output signals of the inverters 251 and 252, activates the self-timing signal SLF by taking the logical product of the two output signals, and outputs the signal.
  • the timing control circuit 222 will be described below with reference to FIG.
  • a predetermined word line WL in the memory cell array MCA is selected and the dummy word line DWL is selected in response to this, the potentials of the dummy bit lines XDBL1 and XDBL2 become dummy memory cells SDMC11 to SDMC11 to SDMC21 to SDMC21 to SDMC24, respectively.
  • the level is lowered from the precharge level / level (H level) to the L level.
  • the driving capability of the dummy memory cells SDMC11 to 14 having the normal layout unit 231 with respect to the dummy bit line XDBL1 and the dummy bit lines of the dummy memory cells SDMC21 to 24 having the symmetric layer There is a difference between the driving capabilities of XDBL2 and the position shift between the impurity diffusion layer and the gate polysilicon layer, which causes a shift between the potential drop rates of the dummy bit lines XDBL1 and XDBL2. There is a difference depending on.
  • FIG. 28 shows the case where the driving capability of the dummy memory cells SDMC11 to 14 having the normal layer unit 231 is larger than that of the dummy memory cells SDMC21 to 24 having the symmetric layer unit 232.
  • An example is shown, and the rate of decrease in the potential of the dummy bit line XDBL1 is higher than that of the dummy bit line XDBL2. Therefore, the timing 1: 7 when the output signal of the inverter 25 1 becomes H level is earlier than the timing 1: 8 when the output signal of the inverter 25 2 becomes H level by a period ⁇ ⁇ ⁇ corresponding to the displacement. .
  • the AND circuit 253 outputs the self-timing signal SLF by taking the logical product of the output signals of the inverters 251 and 252. Therefore, the activation timing of the self-timing signal SLF is the later of the timing t7 and the timing “t8”. Determined by timing. In FIG. 28, the senoref timing signal SLF is activated and output at timing t8.
  • the activation timing of the self / ref timing signal SLF is normally determined by the dummy memory cells SDMC11 to SDMC11 to 14 having the layout unit 231, and the dummy memory having the symmetric layout unit 232. It is determined based on the potential of the dummy bit line driven by one of the cells SDMC21 to SDMC24 whose driving capability is reduced according to the displacement.
  • the activation timing of the self-timing signal SLF is determined according to the position shift between the impurity diffusion layer and the gate polysilicon layer by a memory cell having a layer unit having a smaller driving capability. It is adjusted according to the driving capacity.
  • the memory cells MC in the memory cell array MCA each include the normal layout unit 231, and the symmetric layout unit 232, similarly to the layout example of the dummy memory cells SDMC and LDMC in FIG. Are arranged so as to be alternately arranged along the paired bit lines BL and XBL. For this reason, when a displacement occurs, the memory cell MC includes a memory cell having a layout unit having a smaller driving capacity, out of the normal layout tub 231, and the symmetric layout tub 2232. And memory cells having a layer unit having a higher driving capability are mixed.
  • the bit line pair BL, BL When the memory cell MC selected at the time of reading is a senor having a lower driving capacity layer unit, the bit line pair BL, BL, The timing at which the predetermined potential difference occurs in XBL is delayed.
  • the timing at which a predetermined potential difference occurs between the bit line pair BL and XBL depends on the power of the memory cell MC selected at the time of reading being the cell having the lower driving capability of the memory cell MC and the higher driving capability of the memory cell MC. It depends on whether the cell has a knit.
  • the timing control circuit 222 forms the memory unit having the layout unit whose driving capability is reduced in accordance with the displacement between the impurity diffusion layer and the gate polysilicon layer. Adjust the activation timing of the self-timing signal SLF according to the driving capability.
  • the activation timing of the self-timing signal is appropriately adjusted according to the positional deviation. This makes it possible to ensure that the activation timing of the sense amplifier activation signal SA is later than the timing at which a predetermined potential difference occurs between the bit line pair BL and XBL of the selected memory cell.
  • the activation of the sense amplifier activation signal SA is prevented.
  • the activation timing of the sense amplifier activation signal SA can be appropriately adjusted in accordance with the positional deviation, so that the activation timing of the sense amplifier activation signal SA is the timing at which a predetermined potential difference occurs between the pair of bit lines BL and XBL of the normal memory cell MC. Erroneous reading of retained data can be prevented.
  • two sets of dummy bit line pairs DBL and XDBL are provided, and the self-timing signal SLF is generated from each set of dummy bit lines XDBL.
  • the self-timing signal • SLF may be generated from each set of dummy bit line XDBL.
  • a plurality of dummy bit line pairs are divided into two groups, and in the first group dummy memory cells are laid out in the same layout pattern as the first dummy bit line pairs DBL1 and XDBL1.
  • the dummy memory cells are laid out in a layout pattern similar to that of the second dummy bit line pair DBL2, XDBL2. Then, based on the potential of the dummy bit line XDBL having the slowest potential drop among the dummy lines belonging to the first and second groups, the self-timing signal SLF is shifted to the H level based on the potential of the dummy bit line XDBL. What is necessary is just to comprise a control circuit.
  • the circuit configuration of the 12th embodiment of the present invention is different from the circuit configuration of the 11th embodiment shown in FIG. The difference is that the timing circuit is replaced by 27 1. Other configurations! Since / is the same, the description is omitted.
  • the cell / forming circuit 271, shown in FIG. 29, has a pair of dummy bit lines DBL and XDBL to which at least one dummy memory cell for self-timing SDMC and a plurality of dummy memory cells for load LDMC are connected.
  • the self-timing dummy memory cell SDMC for example, a plurality of dummy memory cells are specified in order from the position furthest from the timing control circuit 272 on the dummy bit line. Both the dummy bit line pair DBL and XDBL are connected to the timing control circuit 272 as dummy bit lines to be detected.
  • the timing control circuit 272 inputs the dummy bit line DB and XDBL, and outputs a self-timing signal SLF based on the detection result of the potential of the dummy bit lines DBL and XDB.
  • the circuit configuration of the timing control circuit 272 is the same as that of the timing control circuit shown in Fig. 27 except that the inverters 251, 252 use the dummy bit lines DBL, XDBL instead of the dummy bit lines XDBL1, XDBL2.
  • the circuit configuration is the same as that of the circuit 222, and the description is omitted.
  • FIG. 30 shows a layout example of dummy memory cells SDMC and LDMC in the dummy bit line pair DBL and XDBU of the self-timing circuit 271, respectively.
  • each of the dummy memory cells SDMC and LDMC is laid out with a unit including an inverter pair and a transfer transistor pair as one unit.
  • the dummy memory cell in FIG. 30 includes a normal layout unit 2 3 1 including inverters 2 3 3, 2 3 4 and a transfer transistor pair 2 3 7, A point symmetrical or line symmetrical relationship with the symmetrical rate unit 232 composed of the inverters 235 and 236 and the transfer transistor pair 238 along the dummy bit line pair DBL and XDBL. Layout.
  • each of the self-timing dummy memory cells SDMC1 to SDMC4 unlike the layout example of the dummy memory cell in FIG. 5, the gate electrodes of the two transistors constituting the transfer transistor pair 237, 238 are electrically connected to each other. Are separated.
  • Output node of inverter 2 3 4 on dummy bit line DBL side in transfer transistor pair 2 37 of dummy memory cell SDMC 1 and 3 for self-timing The gate of the transfer transistor connected to nl is connected to a common dummy word line DWL (not shown), while the gate of the transfer transistor connected to the output node n2 of the inverter 2 33 on the dummy bit line XDBL is connected to the ground VSS. Connected to.
  • the data held in the self-timing dummy memory cells SDMC1 and SDMC3 are set so that the connection node nl of the inverter pair goes low and the connection node n2 goes high.
  • the dummy bit line DBL is lowered from the precharge level (H level) to the L level by the inverter 234 on the dummy bit line DBL side.
  • the data held in the self-timing dummy memory cells SDMC2 and SDMC4 are set so that the connection node nl of the inverter pair goes high and the connection node n2 goes low.
  • the dummy bit line XDBL switches the dummy bit line XDBL from the precharge level (H level) to the L level by the inverter 235. Will be reduced.
  • connection pattern when connecting the separated gate electrodes of the transfer transistor pair 237 and 238 to the common dummy lead line DWL or ground VSS is Dummy memory cells SDMC are set to be opposite to each other. That is, the connection pattern of the self-timing dummy memory cell SDMC having the normal layout 231, and the connection timing of the self-timing dummy memory cell SDMC having the symmetric layout unit 22 are reversed. Is set to As a result, the dummy bit line DBL is driven only by the self-timing dummy memory cells SDMC1 and SDMC3 having the normal delay unit 232, and the dummy bit line XDBL has the symmetric delay unit 232. It is driven only by the self-timing dummy memory cells SDMC2 and SDMC4.
  • the drive capability of the dummy memory cell SDMC having the normal layout unit 231 is determined. There is a difference between the driving capacities of the dummy memory cells SDMC having the symmetrical layouts 232 according to the displacement.
  • the timing control circuit 2722 normally activates the self-timing signal SLF by the dummy memory cells SDMC1 having the layout unit 231, 3 and a symmetrical layer unit 232.
  • the dummy memory cells SDMC2 and SDMC4 are determined based on the potential of the dummy bit line driven by the one having the smaller driving capability according to the displacement.
  • the timing control circuit 272 adjusts the driving capability of the memory cell having the smaller delay unit in accordance with the displacement between the impurity diffusion layer and the gate polysilicon layer, in accordance with the driving capability of the memory cell.
  • the activation timing of the self-timing signal SLF can be adjusted.
  • the activation timing of the self-timing signal is appropriately adjusted according to the displacement, so that the activation timing of the sense amplifier activation signal SA has a predetermined potential difference between the bit line pair BL and XBL of the selected memory cell. It can be ensured that the timing of occurrence is delayed.
  • the impurity diffusion layer and the gate polysilicon are not used. Even when a position shift occurs between the memory cell MC and the control layer, the activation timing of the sense amplifier activation signal SA causes the timing at which a predetermined potential difference is generated between the bit line pair BL and XBL of the normal memory cell MC to be earlier. Erroneous reading of retained data can be prevented. :
  • the self-timing signal SLF is generated from one set of the dummy bit line pair DBL and XDBL.
  • the bit line pair DBL and XDBL may be provided so that the self-timing signal SLF is generated based on the potential of the dummy bit line having the slowest potential drop among all the dummy bit lines DBL and XDBL. .
  • the setting pattern of the data held in the plurality of load dummy memory cells LDMC connected to each dummy bit line pair can be an arbitrary pattern.
  • the setting pattern of the data held in the plurality of load dummy memory cells LDMC may be the same as the setting pattern of the self-timing dummy memory cell SDMC, similarly to the setting pattern of FIG.
  • the data held in each load dummy memory cell LDMC may be undefined by holding the connection nodes nl and n2 of the inverter pair of each load dummy memory cell LDMC in a floating state.
  • examples of the layout of the normal layout unit and the symmetric layout unit of the memory cell are not limited to those shown in FIG. Any layout having a symmetric or line-symmetric relationship may be used.
  • the self-timing signal is generated by the timing control circuit having the dummy memory cell, and the sense amplifier start signal is generated based on the self-timing signal.
  • other timing signals such as a bit line equalize signal, a sense amplifier output line equalize signal, and an output circuit output enable signal may be generated.
  • the SRAM has been described as an example, but the present invention is not limited to this, and the present invention is applicable to other semiconductor memories such as DRAM and FeRAM. It can, of course, be applied. Industrial applicability
  • the present invention is effective when applied to a semiconductor memory having a self-timing circuit as a circuit for generating a sense amplifier activation signal for activating a sense amplifier circuit. Irrespective of the characteristic variation factors, it is usually required to reliably prevent erroneous reading of the data held in the memory cell MC, and it is preferable to use the semiconductor memory in a semiconductor memory which requires a sufficient read margin.

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Abstract

半導体メモリのセルフタイミング回路（61）において、第１の状態に設定されたセルフタイミング用ダミーメモリセル（SDMC11、12）及び第１の状態と反対の第２の状態に設定された負荷用ダミーメモリセル（LDMC11、12）を有するダミービット線（XDBL1）と、第３の状態に設定されたセルフタイミング用ダミーメモリセル（SDMC21、22）及び前記第３の状態と同一の第４の状態に設定された負荷用ダミーメモリセル（LDMC21、22）を有するダミービット線（XDBL2）と、ダミービット線（XDBL1、XDBL2）の電位の変化速度の差に対応する期間だけ遅延させて、セルフタイミング信号（SLF）を出力するタイミング制御回路（62）とを備える。

Description

セルフタイミング回路を有する半導体メモリ 技術分野
本発明は、 メモリセルの保持データを読み出すためのセンスアンプ回路を有す る半導体メモリに関し、 特にセルフタイミング回路を有し、 内部メモリセルの特 性に応じてセンスアンプ起動信号の明活性化タイミングを制御することによりデー タの読み出しマージンを向上させた半導体メモリに関する。
田 背景技術
一般に、 スタティック R AM ( S t a t i c RAM、 以下 S R AMと称する。 ) は、 一対のインバータを交差接続したメモリセルがマトリックス状に配置され たメモリセルアレイを有する。 各々のメモリセルにおいて、 インバータ対の相互 ' 接続点は一対のトランスファートランジスタを介してビット線対に接続され、 ト ランスファートランジスタ対のゲートはワード線に接続される。 ビット線対はセ ンスアンプ回路に接続される。
S R AMの読み出し動作においては、 まず外部よりクロック信" fとアドレス信 号が供給され、 クロック信号に同期してアドレス信号をデコードするこ により 対応するワード線を選択する。 ワード線の選択により対応するメモリセルのトラ ンスファートランジスタ対がオンし、 それによつて対応するメモリセルのインバ ータ対がビット線対と接続される。 ビット線対はメモリセルのインバータ対に保 持されたデータに基づいて駆動される。 駆動されたビット線対の電位差はセンス アンプ起動信号に応答してセンスアンプ回路により増幅され、 メモリセルの保持 データが読み出される。 上述の読み出し動作において、 センスアンプ回路を起動 するセンスアンプ起動信号の生成回路として、 従来、 セルフタイミング回路を用 いた生成回路が知られている。 （例えば、 特許文献 1を参照。）
第 1図は、 従来のセルフタイミング回路を備えた S RAMの回路構成の概略図 である。 従来のセルフタイミング回路 1 1は、 少なくとも 1つのセルフタイミング用ダ ミーメモリセル SDMC と、 ダミーメモリセルを選択するためのダミーワード線 DWLと、 ダミーメモリセルの保持データを検出するためのダミービット線対 DBL 、 XDBLと、 ダミービット線対 DBL、 XDBLの電位に基づいてセルフタイミング信 号 SLF を生成するタイミング制御回路 1 2を有する。 セルフタイミング用ダミ 一メモリセル SDMCはメモリセルアレイ内の通常メモリセル MCと同様に、 インバ ータ対及びトランスファーゲート対を有する。
また、 セルフタイミング用ダミーメモリセル SDMCは、 ダミービット線対 DBL 、 XDBL上のタイミング制御回路 1 2から最も遠い位置から順に配置される。 ダ ミーワード線 DWL及ぴダミービット.線対 DBL、 XDBLの配線容量に起因する負荷 を、 メモリセルァレイ MCA内のヮード線 WL及ぴビット線対 BL、 XBLのそれに 合わせるために、 ダミーワード線 DWL及びダミービット線対 DBL、 XDBLに対し てそれぞれ複数の負荷用ダミーメモリセル LDMCが設けられる。
従来のセルフタイミング回路 1 · 1の動作を第 2図を用いて説明する。 第 2図 に示すように、 メモリセルアレイ MCA内で所定のワード線 WL を選択するのに 同期して、 ダミーヮード線 DWLが選択される。 ダミーヮード線 DWLの選択によ りセルフタイミング用ダミーメモリセル SDMC のトランスファーゲート対がォ ンし、 セルフタイミング用ダミーメモリセル SDMCのインバータ対がダミービッ ト線対 DBL、 XDBLと接続され、'それによつて駆動されたダミービット線対 DBL、 XDBLは所定の電位差を発生する。
タイミング制御回路 1 2は、 ダミービット線対 DBL、 XDBLのいずれか一方の電 位 （図では、 XDBL) を検出し、 検出対象のダミービット線 （XDBL) の電位が所定 の値よりも小さくなつたときにセルフタイミング信号 SLFを活性化させる。 セル フタイミング信号 SLFは制御回路 1 3に供給され、 制御回路 1 3内に設けた遅延 回路 1 4によつて所定の時間だけ遅延される。 制御回路 1 3は遅延回路 1 4の出 力信号をセンスアンプ起動信号 SA としてセンスアンプ回路 1 4に供給する。 セ ンスアンプ回路 1 4は供給されたセンスアンプ起動信号 SA に応答して、 選択さ れた通常メモリセル MCによって駆動されたビット線対 BL、 XBLの電位差を増幅 し、 保持データを読み出す。 このとき、 負荷用ダミーメモリセル LDMCの負荷調整によりダミービット線対 DBL、 XDBL に対する駆動能力を調整するとともに、 遅延回路 1 4の遅延量を調整 することにより、 センスアンプ起動信号 SA の活性化タイミングを最適なタイミ ングに調整する。 ,
ここで、 製造ばらつきによりメモリセルアレイ MCA 内の通常メモリセル MC の駆動能力にばらつきが生じた場合であっても、 同一の製造工程で製造される ためダミーメモリセル SDMC の駆動能力も同様のばらつきを有する。 すなわち 、 通常メモリセル MC の駆動能力が,より速くなる方向にばらつく場合 は、 ダ ミーメモリセル SDMC の駆動能力もより速くなる方向にばらつく。 第 1図のセ ルフタイミング回路 1 1を用いたセンスアンプ起動信号の生成回路では、 ダミ 一メモリセル SDMC によって駆動されるダミービット線対 DBL、 XDBLの電位に 基づいてセンスアンプ起動信号 SA の活性化タイミングを.決定するため、 通常 メモリセル MCの駆動能力の製造ばらつきに応じてセンスアンプ起動信号 SAの 活性化タイミングを最適なタイミングに自動調整することができる。
一方、 ダミ一ビッ ト線対 DBL、 XDBL に接続される負荷用ダミーメモリセル LDMCにおいて、 トランスファートランジスタ対は常にオフするようにゲート電 位が設定される。 このため、 本来ならば、 負荷用ダミーメモリセル LDMC はダ ミービット線対 DBL、 XDBLにメモリセルアレイ MCAと同様の配線容量を付加す るのみであり、 ダミービット線対 DBレ' XDBLを駆動することはない。
しかしながら、 近年、 半導体集積回路の微細化が進み、 実際の S R AMにお いては、 メモリセル内のトランスファートランジスタのオフ状態でのリーク電 流 Ileakが無視できない。 このため、 実際の S R AMにおいては、 負萍用ダミー メモリセル LDMC も上述のオフリーク電流 Ileakによりダミービット線対 DBL、 XDBLが駆動されることになる。 ：
タイミング制御回路 1 2が検出対象とするダミービット線 （XDBL) 力 セル フタイミング用ダミーメモリセル SDMCだけでなく、 負荷用ダミーメモリセル LDMCのオフリーク電流 Ileakにより駆動されると、 オフリーク電流 Ileakによる駆 動の分だけ検出対象のダミービット線 （XDBL) の電位の低下速度が速くなる。 それによつて、 セルフタイミング信号 SLFの活性化タイミングは本来のタイミ ングよりも早くなつてしまい、 これに対応してセンスアンプ起動信号 SA も本 来のタイミングよりも早く活性化されてしまう。 その結果、 センスアンプ回路. 1 4において通常メモリセル MC の保持データの誤読み出しが起こる可能性が ある。 .，
一方で、 負荷用ダミーメモリセル LDMCがオフリーク電流 Ileakによりダミー ビット線対 DBL、 XDBLのうちいずれのビット線を Lレベル方向に引き下げるカ は、 負荷用ダミーメモリセル LDMC が保持するデータに依存して決定される。 負荷用ダミーメモリセル LDMC の保持データは、 インバータ対の接続ノードが フローティング状態にある場合 S R AMの電源投入時に任意に決定され、 セル フタイミング用ダミーメモリセル SDMCとは異なり、 不特定である。
以上のことを考慮して、 タイミング制御回路 1 2が検出対象とするダミービ ット線 （XDBL) に対して、 負荷用ダミーメモリセル LDMC のオフリーク電流 Ileakによる駆動の影響を最小にするために、 セルフタイミング回路 1 1におい て、 ダミービット線対 DBL、 XDBLに接続されるセルフタイミング用ダミーメモ リセル SDMC及ぴ負荷用ダミーメモリセル LDMCの保持データを互いに逆のデー タになるように設定する技術が知られている。 （例えば、 特許文献 1を参照。） 第 3図に、 ダミービット線対 DBL、 XDBLに接続されるセルフタイミング用ダ ミーメモリセル SDMC及ぴ負荷用ダミーメモリセル LDMCの保持データの設定パ ターンの例を示す。 第 3図に示し ように、 セルフタイミング用ダミーメモリ セル SDMC及ぴ負荷用ダミーメモリセル LDMC との間で、 インバータ対 INV1、 INV2 の接続ノード nl、 n2 の電位を互いに逆に固定したパターンになっている この構成により、 ダミービット線 XDBL の電位がセルフタイミング用ダミ一 メモリセル SDMC のみにより Lレベルに引き下げられる一方、 すべての負荷用 ダミーメモリセレ LDMCのオフリーク電流による駆動はダミービット線 DBL に 対して行われる。 ダミービット線 XDBL の電位に基づいてセルフタイミング信 号 SLFが生成されるので、 センスアンプ起動信号 SLFの活性化タイミングがォ フリーク電流 Ileakによる駆動の影響で本来のタイミングより早くなるのを防止 することができる。 しかしながら、 第 3図に示したセルフタイミング回路 1 1であっても、 周囲 の温度変化等により S R AMが高温状態となった場合に、 オフリーク電流 Ileak の電流量が増加し、 それによつてセンスアンプ回路 1 4において誤読み出しが 起こる可能性があるという問題がある。
第 4図は上述の問題点を説明するための図である。 メモリセル MCA内で、 選 択されたメモリセルが接続されたビット線対 BL、 XBL において非選択メモリセ ルの保持データのすべてが選択メモリセルの保持データと逆のデータであつた 場合を考える。
第 4図に示すように、 この場合オフリーク電流 Ileakの電流量が増大すると、 一方のビット線 （図では、 BL) が選択メモリセルのインバータ対により Lレべ ル方向に大きく引き下げられるとともに、 他方のビット線 （図では、 XBL) 'も 非選択メモリセルのオフリーク電流 Ileakにより Lレベル方向に引き下げられ、 ビット線 XBLの電位が時間とともに低下する。 このため、 上記の場合、 ど,ット 線対 BL、 XBLの電位差が所定の電位差になるタイミングは最も遅くなる。
これに対し、 第 3図に示したセルフタイミング回路 1 1では、 セルフタイミ ング信号 SLFは、 検出対象のダミービット線 XBLに対するオフリーク電流 ileak による駆動の影響が最小になるようにダミーメモリセル SDMC、 LDMC の保持デ ータを設定した上で、 ダミービット線 XDBL のみの電位を検出することにより 活性化される。 この,ため、 セルフタイミング信号 SLFの活性化タイミングはォ フリーク電流 Ileakの大きさにほとんど影響を受けない。 すなわち、 センスアン プ起動信号 SAはオフリーク電流 Ileakの大きさによらず、 ほぼ同じタイミング で活性化される。
従って、 オフリーク電流 Ileakが増加した場合、 センスアンプ起動信号 SAの活 性化タイミングがビット線対 BL、 XBL に所定の電位差が発生するタイミングよ りも早くなり、 保持データの誤読み出しが発生する可能性がある。 そこで、 本 発明の第一の目的は、 オフリーク電流 Ileakが増加した場合でも通常メモリセル MC の保持データの誤読み出しを防止することが可能な半導体メモリを提供する ことである。 .
また、 第 5図に第 1図の従来のセルフタイミング回路におけるダミーメモリセ ル SDMC；、 LD! のレイアウト例を示す。 第 5図に示すように、 従来のダミーメモ リセルは、 インバータ対及ぴトランスファートランジスタ対からなる部分を 1つ のュニットとしてレイァゥトされる。
従来のダミーメモリセルは、 インバータ 5 3、 5 4及びトランスファートラン ジスタ対 5 7からなる通常レイァゥトュニット 5 1と、 これと点対称又は線対称 の関係を有する、 インバータ 5 5、 5 6及びトランスファートランジスタ対 5 8 からなる対称レイァゥトュニット 5 2とをダミービット線対 DBL、 XDBLに沿って 交互に配置するようにレイアウトされている。
セルフタイミング用ダミーメモリセル SDMC としては、 例えば、 ダミービット 線上のタイミング制御回路 1 2から最も遠い位置から順に複数のダミーメモリ セルが指定される。 第 5図では、 セルフタイミング用ダミーメモリセル SDMC1、 2 のトランスファートランジスタ対 5 7、 5 8のゲートは図示しない共通のダミ 一ワード線 DWLに接続され、 負荷用ダミーメモリセル LDMC1、 2のトランスファ 一トランジスタ対のゲートはダランド VSSに接続される。
尚、 図中、 白抜きで示した領域は半導体ゥヱーハ上の不純物拡散層を表し、 濃 いハッチングで示した領域は半導体ゥエーハ上に形成したゲートポリシリコン層 を表す。 破線はメモリセル内の局所配線を表し、 太線はダミービット線 DBL、 XDBL を表し、 丸印はダミービット線とのコンタクトを表す。 また、 第 5図から わかるように、 通常レイァゥトュエツト 5 1と対称レイァゥトュニット 5 2の各 々において、 インパータ対を構成する 2 0のインバータのレイアウトは互いに線 対称にはなっていない。
ここで、 第 5図のダミーメモリセルのレイアウト例では、 製造プロセスのフォ トエッチング工程等において不純物拡散層とゲートポリシリコン層との間で位置 ずれが起こつた場合、 メモリセル MCの保持データの誤読み出しが生じる可能性 があるという問題がある。
第 6図に示したように、 不純物拡散層及びゲートポリシリコン層のコーナー部 において、 実際の出来上がり形状は丸まりを有する。 このため、 上述の位置ずれ が起こった場合、 例えば不純物拡散層に対してゲートポリシリコン層が全体的に 図中左下の方向にずれた場合 （第 6図参照）、 通常レイアウトユニット 5 1及び 対称レイァゥトュニット 5 2において、 インバータ対を構成する各インバータの 間で駆動能力に差が生じる。
詳細には、 通常レイアウトユエット 5 1において、 左下方向の位置ずれに起因 して、 以下のようにインバータの特性が変化する。 すなわち、 左側に位置するィ ンバータ 5 4では上側のトランジスタにおいてチャネル長が短くなり、 下側のト ラジスタにおいてチャネル長が長くなり、 チャネル幅が狭くなるのに対し、 右側 に位置するインバータ 5 3では上側のトランジスタにおいてチャネル長が長くな り、 下側のトランジスタにおいてチャネル幅が広くなる。
これに対し、 対称レイァゥトュニット 5 2においては、 左下方向の位置ずれに 起因して、 以下のようにインパータの特性が変化する。 すなわち、 左側に位置す るィンバータ 5 6では上側のトランジスタにおいてチャネル幅が狭くなり、 下側 のトラジスタにおいてチャネル長が短くなるのに対し、 右側に位置するインバー タ 5 5では上側のトラジスタにおいてチャネル長が短くなり、 チャネル幅が広く なり、 下側のトランジスタにおいてチヤネノレ長が長くなる。
以上のように、 位置ずれにより、 通常レイアウトユニット 5 1及び対称レイァ ゥトュ-ット 5 2のインパータ対を構成する 4つのインバータ 5 3〜5 6の間で 駆動能力が互いに異なるようになる。 その結果、 位置ずれに応じて、 通常レイァ 'ゥトュニット 5 1を有するダミーメモリセル SDMC1と対称レイァゥトュニット 5 2を有するダミーメモリセル SDMC2の間で駆動能力に差が生じてしまう。 ' これに対応して、 タイミング制御回路 1 2の検出対象であるダミービット線 XDBL に対する駆動能力も位置ずれに応じて変化する。 それによつてセルフタイ ミング信号 SLFの活性化タィミングも位置ずれに応じて変化し、 本来のタイミン グょりも早くなる可能性がある。
一方、 メモリセルアレイ MCA内のメモリセル MCも各々のビット線 BL、 XBLに ついて、 第 5図のダミーメ,モリセル SDMC、 LDMCのレイァゥト例と同様のレイァ ゥトを有する。 このため、 位置ずれが起こり、 読み出し時に選択されたメモリセ ノレ MCが通常レイァゥトュニット 5 1と対称レイァゥトュエツト 5 2のうち、 駆 動能力の小さい方のレイァゥトュニットを有するセルであった場合、 ビット線対 BL、 XBL に所定の電位差が生じるタイミングは本来のタイミングよりも遅くなる 可能性がある。
従って、 位置ずれに応じて、 センスアンプ起動信号 SAの活性化タイミングが ビット線対 BL、 XBL に所定の電位差が生じるタイミングよりも早くなり、 保持 データの誤読み出しが発生する可能性がある。 そこで、 本発明の第二の目的は
、 製造プロセスで層間の位置ずれが起こった場合でも通常メモリセル MCの保持 データの誤読み出しを防止することが可能な半導体メモリを提供することであ る。
以上のとおり、 本発明の主な目的は、 温度変化や製造ばらつきなどの様々なデ バイス特性の変動要因によちず、 通常メモリセル MCの保持データの誤読み出し を確実に防止することが可能な半導体メモリを提供することである。
(特許文献 1 )
特開 2 0 0 3 - 3 6 6 7 8号公報
発明の開示
上述した目的を達成するための本発明の第 1の側面によれば、 複数のワード線 と、 複数のビット線と、 前記複数のワード線と前記複数のビット の交差位置 に配置された複数のメモリセルを有するメモリセルアレイと、 前記メモリセル アレイの近傍に配置され、 前記メモリセルの読み出し時に内部回路の動作タイミ ングを決定するセルフタイミング信号を生成するセルフタイミング回路を備えた 半導体メモリであって、 前記セルフタイミング回路は、 前記ヮード線の選択に応 答して選択されるダ ーワード線と、 前記ダミーヮード線に接続され保持データ を第 1の状態に設定された第 1のセルフタイミング用ダミーメモリセルと、 非選 択状態にされ保持データを第 1の状態と反対の第 2の状態に設定された負荷用ダ ミーメモリセルを有する第 1のダミービット線と、 前記ダミーワード線に接続さ れ保持データを第 3の状態に設定された第 2のセルフタイミング用ダミーメモリ セルと、 非選択状態にされ保持データを前記第 3の状態と同一の第 4の状態に設 定された第 2の負荷用ダミーメモリセルを有する第 2のダミービット線と、 前 記第 1のダミービット線及び第 2のダミービット線を入力し、 前記第 1及び第 2 のダミービット線の電位の変化速度の差に対応する期間だけ遅延させて、 前記セ ルフタイミング信号を出力するタイミング制御回路とを備えたことを特徴とする 更に、 本発明の第 2の側面によれば、 複数のワード線と、 複数のビット線対 と、 前記複数のワード線と前記複数のビット線の交差位置に配置された複数の メモリセルを有するメモリセルァレイと、 前記メモリセルァレイの近傍に配置さ れ、 前記メモリセルの読み出し時に内部回路の動作タイミングを決定するセルフ タイミング信号を生成するセルフタイミング回路を備えた半導体メモリであって 、 前記セルフタイミング回路は、 前記ヮード線の選択に応答して選択されるダ ミーヮード線と、 前記ダミーヮード線に接続され保持データを第 1の状態に設定 された第 1のセルフタイミング用ダミーメモリセルと、 非選択状態にされ保持デ ータを第 1の状態と反対の第 2の状態に設定された負荷用ダミーメモリセルを有 するダミービット線対と、 前記ダミービット線対を入力し、 前記ダミービット線 対の一方のダミービット線の電位に対応する期間だけ遅延させて、 前記ダミ一ビ ット線対の他方のダミービット線の電位変化に基づいて、 前記セルフタイミング 信号を出力するタイミング制御回路とを備えたことを特徴とする。
上述の第 1及び第 2の側面により、 本発明の半導体メモリでは、 周囲の温度 変化等の理由によりオフリーク電流 Ileakが増加した場合でも、 センスアンプ起 動信号 SAの活性化タイミングをオフリーグ電流 Ileakの電流量に応じた期間だけ 遅延させることができるので、 センスアンプ起動信号 SAの活性化タイミングが 通常メモリセル MC のビット線対 BL、 XBL に所定の電位差が発生するタイミン グよりも早くなるのを防止し、 保持データの誤読み出しを防止することができ る。
更に、 本発明の第 3の側面によれば、 複数のワード線と、 複数のビット線と 、 前記複数のヮ一ド線と前記複数のビット線の交差位置に配置された複数のメ モリセルを有するメモリセルアレイと、 前記メモリセルアレイの近傍に配置され 、 前記メモリセルの読み出し時に内部回路の動作タイミングを決定するセルフタ ィミング信号を生成するセルフタイミング回路を備えた半導体メモリであって、 前記セルフタイミング回路は、 前記ワード線の選択に応答.して選択されるダミー ワード線と、 前記ダミーワード線に接続され通常レイァゥトュニヅトから構成さ れた複数の第 1のセルフタイミング用ダミーメモリセルが連続して配置された第 1 のダミービット線と、 前記ダミーヮード線に接続され前記通常レイアウトュ ニットと点対称又は線対称の関係を有する対称レイァゥトュエツトから構成され た複数の第 2のセルフタイミング用ダミーメモリセルが連続して配置された第 2 のダミービット線と、 前記第 1のダミービット線及ぴ第 2のダミービット線を 入力し、 前記第 1及び第 2のダミービット線のうち電位の変化速度の遅い方のダ ミービット線の電位変化に基づいて、 前記セルフタイミング信号を出力するタイ ミング制御回路とを備えたことを特徴とする。
上述の第 3の側面により、 本発明の半導体メモリでは、 製造ばらつき等の理 由により不純物拡散層とゲートポリシリコン層との間で位置ずれが起こつた場合 でも、 センスアンプ起動信号 SAの活性化タイミングを位置ずれに応じて適切に 調整することができるので、 センスアンプ起動信号 SAの活性化タイミングが通 常メモリセル MC のビット線対 BL、 XBL に所定の電位差が発生するタイミング よりも早くなるのを防止し、 保持データの誤読み出しを防止することができる 従って、 本発明の半導体メモリでは、 温度変化や製造ばらつきなどの様々な デバイス特性の変動要因によらず、 通常メモリセル MCの保持データの誤読み出 しを確実に防止することが可能になる。
図面の簡単な説明
第 1図は従来のセルフタイミング回路を備えた S R AMの回路構成の概略図で ある。
第 2図は従来のセルフタイミング回路の動作を説明するための図である。 第 3図は従来のセルフタイミング回路のダミービット線対に接続されるセル フタイミング用ダミーメモリセル及び負荷用ダミーメモリセルの保持データの 設定パターンの例を示す図である。
第 4図は従来のセルフタイミング回路を備えた S R AMの問題点を説明する ための図である。
第 5図は従来のセルフタイミング回路におけるダミーメモリセルのレイアウト 例を示す図である。
第 6図は従来のレイァゥト例において不純物拡散層に対してゲートポリシリコ ン層が全体的に図中左下の方向にずれた場合のレイァゥトを示す図である。 第 7図は第 1の実施の形態を示す概略構成図である。
第 8図は第 1の実施の形態のセルフタイミング回路内の各ダミービット線対 におけるタイミング用ダミーメモリセル及び負荷用ダミーメモリセルの保持デ ータの設定パターンを示す図である。
第 9図は第 1の実施の形態のタイミング制御回路の回路構成を示す概略図で ある。
第 1 0図は第 1の実施の形態のタイミング制御回路の動作を説明するための 図である。
第 1 1図は第 2の実施の形態を説明するための図である。
第 1 2図は第 3の実施の形態を説明するための図である。
第 1 3図は第 3の実施の形態のタイミング制御回路の動作を説明するための 図である。 '
第 1 4図は第 4の実施の形態を示す概略構成図である。
第 1 5図は第 4の実施の形態のタイミング制御回路の回路構成を示す概略図 である。
第 1 6図は第 4の実施の形態のタイミング制御回路の動作を説明するための 図である。
第 1 7図は第 5の実施の形態を説明するための図である。
第 1 8図は第 6の実施の形態を説明するための図である。 .
第 1 9図は第 7の実施の形態を説明するための図である。
第 2 0図は第 8の実施の形態を説明するための図である。
第 2 1図は第 9の実施の形態を説明するための図である。
第 2 2図は第 1 0の実施の形態を説明するための図である。
第 2 3図は第 1 1の実施の形態を示す概略構成図である。 第 2 4図は第 1 1の実施の形態のセルフタイミング回路の各ダミービット線対 におけるダミーメモリセルのレイアウト例を示す図である。
第 2 5図は第 1 1の実施の形態のレイァゥト例において不純物拡散層に対し てゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイァゥトを 示す図である。
第 2 6図は第 1 1の実施の形態のレイァゥト例において不純物拡散層に対して グートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示 す図である。
第 2 7図に第 1 1の実施の形態のタイミング制御回路の回路構成の概略図を 示す図である。
第 2 8図は第 1 1の実施の形態のタイミング制御回路の動作を説明するための 図ある。 '
第 2 9図は第 1 2の実施の形態を説明するための図である。
第 3 0図は第 1 2の実施の形態のセルフタイミング回路のダミービット線対 におけるダミーメモリセルのレイァゥト例を示す図である。
第 3 1図は第 1 2の実施の形態のレイァゥト例において不純物拡散層に対し てゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイァゥトを 示す図である。
発明を実施するための最良の形態
以下、 図面を参照して本発明の実施の形態について説明する。 しかしながら、 係る実施の形態が本発明の技術的範囲を限定するものではなく、 本発明の技術的 範囲は特許請求の範囲とその均等物に及ぶものである。
第 7図は本発明の第 1の実施の形態を示す概略構成図である。 第 7図に示した S R AMは、 センスアンプ回路を起動するセンスアンプ起動信号の生成回路とし てセルフタイミング回路を有するものである。 第 6図に示した S RAMの回路構 成は、 第 1図に示した従来の回路構成に対してセルフタイミング回路 1 1がセル フタイミング回路 6 1に置き換えられている点が異なり、 その他の構成について は同様である。
第 7図のセルフタイミング回路 6 1は 2組のダミービット線対 DBL1、 XDBL1及 ぴ DBL2、 XDBL2を有する。 各々のダミービット線対は、 第 1図のセルフタイミン グ回路 1 1と同様 、 少なくとも 1つのセルフタイミング用ダミーメモリセル SDMCと複数の負荷用ダミーメモリセル LDMCを有する。
セルフタイミング用ダミーメモリセル SDMC及び負荷用ダミーメモリセル LDMC に保持されるデータのパターンはダミービット線対 DBL1、 XDBL1 及び DBL2、 XDBL2 の間で互いに異なる。 各々のダミービット線対において、 セルフタイミン グ用ダミーメモリセル SDMC としては、 例えば、 ダミービット線上のタイミング 制御回路 6 2から最も遠い位置から順に複数のダミーメモリセルが指定される
、 _ 第 1のダミービット線対 DBL1、 XDBL1のうちダミービット線 XDBL1が検出対象 のダミービット線としてタイミング制御回路 6 2に接続される。 第 2のダミービ ット線対 DBL2、 XDBL2のうちダミービット線対 XDBL2が検出対象のダミービット 線としてタイミング制御回路 6 2に接続される。 タイミング制御回路 6 2は、 ダ ミービット線 XDBL1、 XDBL2を入力し、 ダミービット線 XDBL1、 XDBL2の電位の検 出結果に基づいてセルフタイミング信号 SLFを出力する。
ダミ一ビット線対 DBL1、 XDBL1及び DBL2、 XDBL2の各々のセルフタイミング用 ダミーメモリセル SDMCは共通のダミーヮ ド線 DWLに接続される。 ダミーヮー ド線 DWLの選択によりすべてのセルフタイミング用ダミーメモリセル SDMCが同 時に選択される。
第 8図は、 セルフタイミング回路 6 1内のダミービット線対 DBL1、 XDBL1及び DBL2、 XDBL2におけるタイミング用ダミーメモリセル SDMC及び負荷用ダミーメ モリセル LDMCの保持データの設定パターンを示す図である。
第 8図 示すように、 第 1のダミービット線対 DBL1、 XDBL1 における保持デ ータの設定パターンは、 第 3図で示した従来の設定パターンと同一である。 す なわち、 セルフタイミング用ダミーメモリセル SDMC 及ぴ負荷用ダミーメモリ セル LDMC との間で、 インパータ対 INV1、 INV2 の接続ノード nl、 n2 の電位を 互いに逆に固定した設定パターンになっている。 第 1のダミービット線対 DBL1 、 XDBL1 の設定パターンは、 タイミング制御回路 6 2の検出対象であるダミービ ット線 XDBL1に対して負荷用ダミーメモリセル LDMCのオフリーク電流. Ileakによ る駆動の影響が最小になるようにし、 ダミービット線 XDBL1 がセルフタイミン グ用ダミーメモリセル SDMCのみにより駆動されるようにしたものである。
これに対し、 第 2のダミービット線対 DBL2、 XDBL2 における保持データの設 定パターンは、 セルフタイミング用ダミーメモリセル SDMC及ぴ負荷用ダミー メモリセル LDMC との間で、 インバータ対 INV1、 INV2,の接続ノード nl、 n2 の 電位をすベて同一電位に固定したパターンである。 第 2のダミービット線対 DBL2、 XDBL2の設定パターンは、 検出対象のダミ^"ビット線 XDBL2に対して負荷 用ダミーメモリセル LDMCのオフリーク電流 Ileakによる駆動の影響が最大にな るようにし、 ダミービット線 XDBL2 がセルフタイミング用ダミーメモリセル SDMCにより駆動されるとともに、 すべての負荷用ダミーメモリセル LDMCのォ フリーク電流 Ileakにより駆動されるようにしたものである。
従って、 ダミービット線 XDBL1、 XDBL2 の間の駆動能力の差は、 負荷用ダミ 一メモリセル LDMCのオフリーク電流 Ileakによる駆動に起因する。 ダミーヮー ド線 DWL を選択した後ダミービット線 XDBL1、 XDBL2 の電位が所定の値になる までの時間の差は、 負荷用ダミーメモリセル LDMCのオフリーク電流 Ileakの電 流量に依存して変化する。 ' 第 9図はタイミング制御回路 6 2の回路構成を示す概略図である。 第 9図に示 すように、 タイミング制御回路 6 2は遅延制御部 8 1、 ィンバータ 8 2及び遅延 制御信号生成部 8 3を有する。
遅延制御信号生成部 8 3はインバータ 8 4、 インバータ 8 5及ぴ E X O R回路 8 6を有する。 ィンバータ 8 4、 8 5は例えば同一のし,きい値電圧を有する。 ィ ンバータ 8 4はダミ一ビット線 XDBL1を入力し、 ダミービット線 XDBL1の電位が 所定のしき 、値電圧より小さくなつたことに応答して Hレベルの信号を E X O R 回路 8 6へ出力する。 インバータ 8 5はダミービット線 XDBL2を入力し、 ダミー ビット線 XDBL2の電位が上記しきレ、値電圧より小さくなつたことに応答して Hレ ベルの信号を E X O R回路 8 6へ出力する。 E X O R回路 8 6はインバータ 8 4 、 8 5の出力信号を入力し、 2つの出力信号の排他的論理和をとることにより遅 延制御信号 DCNTを生成する。
遅延制御部 8 1はトランスファースィッチ 8 7とインバータ 8 8を有する。 ト . ランスファースイッチ 8 7はソース及びドレインを相互接続させた PMO Sトラ ンジスタと NMO トランジスタからなり、 ダミービット線 XDBL1とィンバータ 8 2の入力ノードを接続する。. PMO S トランジスタのゲートには遅延制御信号 生成部 8 3からの遅延制御信号 DCNT がそのまま供給され、 NMO Sトランジス タのゲートには遅延制御信号 DCNTがインバータ 8 8を介して供給される。 遅延 制御部 8 1はダミービット線 XDBL1及び遅延制御信号 DCNTを入力し、 ダミービ ット線 XDBL1の電位を遅延制御信号 DCNTに基づいて所定の時間だけ遅延させて 、 インバータ 8 2の入力ノードへ出力する。
ィンバータ 8 2は遅延制御部 8 1からの出力信号を入力し、 その出力信号の電 位が所定の値よりも小さくなったことに応答してセルフタイミング信号, SLFを活 性化させる。
以下にタイミング制御回路 6 2の動作を第 1 0図を用いて説明する。 メモリセ ルアレイ MCA内の所定のヮード線 WLが選択され、 これに応答してダミーヮード 線 DWLが選択されると、 ダミービット線 XDBL1、 XDBL2の電位はそれぞれプリチ ヤージレベル （Hレベル） より Lレベルに引き下げられる。
ここで、 上述したように、 ダミービット線 XDBL1、 XDBL2に対する駆動能力の 間には負荷用ダミーメモリセル LDMCのオフリーク電流 Ileakによる駆動に起因 する差があり、 ダミービット線 XDBL2 の電位の低下速度はダミ一ビット線 XDBL1のそれよりもオフリーク電流 Ileakの電流量に対応する分だけ速くなる。 このため、 インバータ 8 5の出力信号が Hレベルになるタイミング tl はィ ンバータ 8 4の出力信号が Hレベルになるタイミング t2 よりもオフリーク電 流 Ileakの電流量に対応する期間だけ早くなる。 従って、 £ 〇! 回路8 6が生 成する遅延制御信号 DCNT は、 オフリーク電流 Ileakの電流量に依存する長さの Hレベル期間 A t を有する。 Hレベル期間 Δ ΐ はオフリーク電流 Ileakの電流量 が増加するに従って長くなる。
遅延制御部 8 1のトランスファースィッチ 8 7は上記 Hレベル期間 Δ tを有す る遅延制御信号 DCNTを受けて動作し、 Hレベル期間 A t の間はオンし、 Hレべ ル期間 Δ 1 以外の期間はオフする。 このため、 インパータ 8 2の入力ノード n3 の電位変化は以下のようになる。
タイミング tl より以前の期間では、 トランスファースィッチ 8 7はオンする ため、 入力ノード n3の電位はダミービット線 XDBL1の電位の低下に追従してプ リチャージレベル （Hレベル） より Lレベルに引き下げられる。 タイミングお からタイミング t2 までの期間 （Hレべノレ期間 A t) では、 トランスファースィ ツチ 8 7はオフするため、 入力ノード n3の電位はダミービット線 XDBL1の電位 の低下に追従せず、 タイミングお における電位のまま保持される。 タイミング t2 以降の期間では、 トランスファースィッチ 8 7はオンするので、 入力ノード n3 の電位は再びダミービット線 XDBL1 の電位の低下に追従して変化し、 タイミ ング tlにおける電位から Lレベルに引き下げられる。
ィンバータ 8 2は入'カノード n3 の電位がしきい値電圧よりも小さくなつたタ ィミング t3でセルフタイミング信号 SLFを活性化させて出力する。 ィンバータ 8 2のしきい値電圧はィ,ンバータ 8 4、 8 5のしきい値電圧よりも小さ,く設定し ておくことが望ましい。
第 1 0図からわかるように、 タイミング t2以降の入力ノード n3め電位変化の 波形は、 タイミング tl以降のダミービット線 XDBL1の電位変化の波形を上記 H レベル期間 Δ ΐ だけずらしたものになる。 このため、 タイミング制御回路 6 2に おける ルフタイミング信号 SLF の活性化タイミング t3 は、 ダミービット線 XDBL1 の電位から直接決定した従来の場合の活性化タイミング t4 に比べて上記 ' Hレベル期間 Δ ΐだけ遅延させたものになる。 '
上述のように Ηレベル期間 A t はオフリーク電流 Ileakの電流量が増加するに 従って長くなるので、 セルフタイミング回路 6 1はセルフタイミング信号 SLF の活性化タイミングを負荷用ダミーメモリセル LDMCのオフリーク電流 Ileakの電 流量に応じた期間だけ遅延させ、 オフリーク電流 Ileakの電流量が増加するに従 つてセルフタイミング信号 SLFの活性化タイミングの遅延量も増加させることが できる。
挺って、 本発明の第 1の実施の形態では、 第 1 0図に示したように、 周囲の 温度変化等の理由によりオフリーク電流 ileakが増加した場合でも、 センスアン プ起動信号 SAの活性化タイミングをオフリーク電流 Ileakの電流量に応じた期間 だけ遅延させることができるので、 センスアンプ起動信号 SAの活性化タイミン グが通常メモリセル MCのビット線^" BL、 XBL に所定の電位差が発生するタイ ミングよりも早くなるのを防止し、 保持データの誤読み出しを防止することが できる。
次に、 本発明の第 2の実施の形態を第 1 1図を用いて説明する。 本発明の第 2 の実施の形態の回路構成は、 第 7図に示した第 1の実施の形態の回路構成に対し てタイミング制御回路 6 2がタイミング制御回路 1 0 1に置き換えられている点 が異なる。 その他の構成については同様であるので説明は省略する。 第 1 1図に 第 2の実施の形態におけるタイミング制御回路 1 0 1の回路構成を示す。
第 1 1図に示すように、 タイミング制御回路 1 0 1は第 9図のタイミング制御 回路 6 2において遅延制御部 8 1が遅延制御部 1 0 2に置き換えられている点が 異なる。 その他の構成については同様であり、 説明は省略する。
遅延制御部 1 0 2はスィッチトランジスタ 1 0 3、 付加容量 1 0 4及びィンバ ータ 1 0 5を有する。 インバータ 8 2の入力ノード n3とグランド VSSの間に、 スィッチトランジスタ 1 0 3と付加容量 1 0 4が直列に接続される。 スィッチ小 ランジスタ 1 0 3はソース及ぴドレインを相互接続させた PMO Sトランジスタ と NMO Sトランジスタからなり、 PMO Sトランジスタのゲートには遅延制御 信号生成部 8 3からの遅延制御信号 DCNTがインバータ 1 0 5を介して供給され 、 NMO S トランジスタのゲートには遅延制御信号 DCNTがそのまま供給される 遅延制御部 1 0 2はダミービット線 XDBL1及び遅延制御信号 DCNTを入力し、 ダミービット線 XDBL1の電位を遅延制御信号 DCNTに基づいて所定の時間だけ遅 延させて、 インバータ 8 2の入力ノード n3 へ出力する。 以下に遅延制御部 1 0 2の動作を説明する。
スィツチトランジスタ 1 0 3は、 遅延制御信号 DCNT に応答して第 1 0図の H レベル期間 A t の間のみオンし、 入力ノード n3 に付加容量 1 0 4を接続する。 このため、 入力ノード n3における配線容量は、 上記 Hレベル期間 A t (タイミン グ tlからタイミング t2までの期間） の間のみ寄生容量に付加容量 1 0 4を加え たものとなり、 タイミング tl以前及びタイミング 1:2以降の期間のそれに比べて 大きく増加する。 これに対応して、 上記入力ノード n3 の電位の低下速度はタイ ミング tl、からタイミング t2までの期間のみ、 タイミング tl以前及ぴタイミン グ t2以降の期間のそれに比べて大きく低下する。
このため、 タイミング Uからタイミング t2までの期間、 入力ノード n3の電 位のタイミング tl における電位からの低下量を少なくすることができ、 それに よって入力ノード n3の電位をおおよそタイミング tlにおける電位のまま保持す ることができる。 従って、 タイミング制御回路 1 0 1における入力ノード n3 の 電位変化は第 1 0図に示したタ ミング制御回路 6 2の場合のそれと同様のもの になる。
従って、 本発明の第 2の実施の形態では、 第 1の実施の形態の場合と同様に、 オフリーク電流 Ileakが増加した場合でも、 センスアンプ起動信号 SAめ活性化タ ィミングをオフリーク電流 Ileakの電流量に応じた期間だけ遅延させることがで きるので、 通常メモリセル MC の保持データの誤読み出しを防止することがで きる。
尚、 付加容量 1 0 4の容量値は、 ダミービット線 XDBL1に対する駆動能力や入 力ノード n3の寄生容量の大きさに応じて、 タイミング tlからタイミング t2ま での期間における、 入力ノード n3の電位のタイミング tlにおける電位からの低 下量が十分に少なくなるように設定すればよい。
次に、 本発明の第 3の実施の形態を第 1 2図を用いて説明する。 本発明の第 3 の実施の形態の回路構成は、 第 7図に示した第 1の実施の形態の回路構成に対し て、 タイミング制御回路 6 2がタイミング制御回路 1 1 1に置き換えられてい.る 点が異なる。 その他の構成については同様であるので説明は省略する。 第 1 2図 に第 3の実施の形態におけるタイミング制御回路 1 1 1の回路構成を示す。 第 1 2図に示すように、 タイミング制御回路 1 1 1は第 9図のタイミング制御 回路 6 2において遅延制御部 8 1が遅延制御部 1 1 2に置き換えられている点が 異なる。 また、 タイミング制御回路 1 1 1のィンパータ 8 2はタイミング制御回 路 6 2とは異なり遅延制御部 1 1 2内に含まれる。 その他の構成については同様 であり、 説明は省略する。 遅延制御部 1 1 2はィンバータ 8 2、 ィンバータ列 1 1 3、 トランスファース イッチ 1 1 4及びインパータ 1 1 5を有する。 ダミービット線 XDBL1とセルフタ ィミング信号 SLFの出力ノード n4の間にィンパータ列 1 1 3に接続される。 ィ ンバータ列 1 1 3に並列に、 ダミ一ビット線 XDBL1 とセルフタイミング信号' SLF の出力ノード n4 の間にインバータ 8 2及びトランスファースィッチ 1 1 4が直 列に接続される。
トランスファースィツチ 1 1 4はソース及ぴドレインを相互接続させた PMO Sトランジスタと NMO Sトランジスタからなり、 PMO Sトランジスタのゲー トには遅延制御信号生成部 8 3カゝらの遅延制御信号 DCNT がそのまま供給され、 NMO Sトランジスタのゲートには遅延制御信号 DCNT がィンパータ 1 1 5を介 して供給される。 インパータ列 1 1 3は複数のインバータが直列接続されて構成 されており、 奇数個のインバータから構成される。 インバータ 8 2及びインバー タ列を構成する各インバータのしきい値電圧はインバータ 8 4、 8 5のしきい値 電圧よりも小さく設定しておくことが望ましい。
トランスファースィツチ 1 1 4は遅延制御信号 DCNT に応答して動作し、 第 1 0図の Hレベル期間 Δ ΐ の間のみオフする。 このため、 上記 Ηレベル期間 A t ( タイミング tlからタイミング t2までの期間） の間のみ、 インバータ $ 2の出力 ノードとセルフタイミング信号の出力ノード n4 とが非導通になり、 タイミング tl以前及ぴタイミング 1:2以降の期間では導通状態になる。
遅延制御部 1 1 2はダミービット線 XDBL1及び遅延制御信号 DCNTを入力し、 セルフタイミング信号 SLFをダミービット線 XDBL1 の電位と遅延制御信号 DCNT に基づいて所定の時間だけ遅延させて出力する。 以下にタイミング制御回路 1 1 1の動作を第 1 3図を用いて説明する。
タイミング tl 以前の期間では、 インバータ 8 2及ぴインパータ列 1 1 3の入 力ノード n5の電位はダミ一ビット線 XDBL1の電位の低下に追従してプリチヤ一 ジレベル （Hレベル） より Lレベルに引き下げられる。 インバータ 8 2は入カノ 一ド n5の電位がしきい直よりも小さくなったタイミング t5で出力電圧を Lレべ ルから Hレべノレに遷移させて、 トランスファースィッチ 1 1 4に出力する。 イン バータ列 1 1 3は、 複数のインバータの動作時間に対応する期間だけタイミング t5よりも遅れてタイミング t6で出力電圧を Lレベルから Hレベルに遷移させて 、 セルフタイミング信号の出力ノード n4へ出力する。 タイミング t5とタイミン グ t6 の間の遅延時間はインバータ列 1 1 3を構成するインバータの個数や能力 を調整することにより調整することができる。
ここで、 第 1 0図に示した遅延制御信号 DCNTの立ち下がりタイミング 1:2と上 記したタイミング t5、 t6 の間の位置関係に従って場合分けをして、 セルフタイ ミング信号 SLFの出力に関する遅延制御部 1 1 2の動作を説明する。
( 1 ) タイミング t2がタイミング よりも早いとき、
トランスファースィッチ 1 1 4はタイミング tl でいつたんオフした後、 イン バータ 8 2が Hレベルを出力するタイミング t5よりも前のタイミング t2で再度 オンする。 すなわち、 タイミング t5 ではトランスファースィッチ 1 1 4は導通 状態に保持されている。
このため、 インバータ 8 2はタイミング t5 でセルフタイミング信号の出カノ ード n4 の電位を Lレベルから Hレベルに遷移させる。 それによつてセルフタイ ミング信号 SLFはタイミング t5で活性化される。
( 2 ) タイミング 1:2がタイミング t6よりも遅いとき、
トランスファースィッチ 1 1 4はタイミング tl でオフした後、 インバータ列 1 1 3が Hレベルを出力するタイミング 1:6よりも後のタイミング t2で再度オン する。 すなわち、 タイミング 1:5及びタイミング t6の双方においてトランスファ 一スィッチ 1 1 4は非導通状態に保持されている。
このため、 ィンバータ 8 2はタイミング t5からタイミング t6までの期間で H レベルをセルフタイミング信号の出力ノード n4 に出力することができず、 セル フタイミング信号の出力ノード n4の電位はタイミング t6においてィンバータ列 1 1 3によって Lレベルから Hレベルに遷移させられる。 それによつてセルフタ ィミング信号 SLFはタイミング t6で活性化される。
( 3 ) タイミング 1:2がタイミング t5より遅くタイミング t6より早いとき、 トランスファースィッチ 1 1 4はタイミング tl でオフした後、 インバータ 8
2が Hレベルを出力するタイミング t5 よりも後で、 かつインバータ列 1 1 3が Hレベルを出力するタイミング t6よりも前のタイミング t2で再度オンする。 す なわち、 トランスファースィツチ 1 1 4はタイミング t5 では非導通状態に保持 される一方、 タイミング t5とタイミング t6の間のタイミング t2で導通状態に なり、 タイミング t6では導通状態に保持される。
このため、 ィンバータ 8 2はタイミング 1:5 で Hレベルをセルフタイミング信 号の出力ノード n4 に出力することができない。 その代わりに、 インバータ 8 2 はタイミング t5とタイミング t6の間のタイミング t2でセノレフタイミング信号 の出力ノード n4 の電位を Lレベルから Hレベルに遷移させる。 それによつてセ ルフタイミング信号 SLFはタイミング t2で活性化される。
以上のように、 タイミング制御回路 1 1 1は遅延制御信号 DCNT の立ち下がり タイミング 1:2に応じてセルフタイミング信号 SLFの活性化タイミングをタイミ ング t5からタイミング t6の間で変化させ、 タイミング t2が遅くなるに従って セルフタイミング信号 SLFの活性化タイミングも遅延きせる。
遅延制御信号 DCNT の立ち下がりタイミング t2 は負荷用ダミーメモリセル. LDMCのオフリーク電流 Ileakの電流量が増加するに従って遅くなるので、 セルフ タイミング回路はセルフタイミング信号 SLF の活性化タイミングをオフリーク' 電流 Ileakの電流量に応じた期間だけ遅延させ、 オフリーク電流 Ileakの電流量が 増加するに従ってセルフタイミング信号 SLFの活性化タイミングの遅延量も増 加させることができる。 '
従って、 本発明の第 3の実施の形態では、 オフリーク電流 Ileakが増加した場 合でも、 センスアンプ起動信号 SAの活性化タイミングをオフリーク電流 Ileakの 電流量に応じた期間だけ遅延させることができるので、 通常メモリセル MC の 保持データの誤読み出しを防止することができる。
尚、 上述の第 3の実施の形態では、 ダミービット線 XDBL1とセルフタイミング 信号 SLFの出力ノード n4の間に、 単一のインバータ 8 2と 3つのインバータを 直列接続させたィンバータ列 1 3を並列に設けた例を示したが、 この構成に限定 されることはなく、 直列接続させたインパータの数の異なる 2つのインバータ列 を並列に設けた構成であればよい。 また代わりに、 駆動能力が異なり、 同一の入 力信号に対して異なるタイミングで信号出力を行う 2つのインバータを並列に設 けるようにしてもよい。 また、 上述の第 1乃至第 3の実施の形態では、 トランスファースイツチ及びス ィツチトランジスタをソース及びドレインを相互接続させた PMO Sトランジス タと NMO Sトランジスタにより構成したが、 これに限定されることはなく、 例 えば: PMO Sトランジスタまたは NMO Sトランジスタ単体により構成するよう にしてもよい。
また、 上述の第 1乃至第 3の実施の形態では、 ダミービット線対 DBL、 XDBLを 2組設け、 各組のダミービット線 XDBLから遅延制御信号 DCNTを生成するように 構成したが、 これに限定されることはなく、 3組以上のダミービット線対 DBL、 XDBLを設け、 各組のダミービット線 XDBLから遅延制御信号 DCNTを生成するよ うに構成してもよい。
この場合、 例えば、 複数のダミービット線対を 2つのグループに分け、 第 1の グループでは上記第 1のダミービット線対 DBL1、 XDBL 1と同様の設定パターン でデータを保持するようにし、 第 2のグループでは上記第 2のダミービット線対 DBL2、 XDBL2 と同様の設定パターンでデータを保持するように構成する。 その上 で、 第 2のグループに属するダミービット線のうち電位の低下速度が最も速いダ ミービット線 XDBLの電位に基づいて遅延制御信号 DCNTを Hレベルに遷移させ、 第 1のグループに属するダミービット線のうち電位の低下速度が最.も遅いダ、ミー ビット線 XDBLの電位に基づいて遅延制御信号 DCNTをレベルに遷移させるように すればよい。
第 1 4図は第 4の実施の形態を示す概略構成図である。 第 1 4図に示した S R AMは、 センスアンプ回路を起動するセンスアンプ起動信号の生成回路としてセ ルフタイミング回路を有するものである。 第 1 4図に示した S R AMの回路構成 は、 第 1図に示した従来の回路構成に対してセルフタイミング回路 1 1がセルフ タイミング回路 1 3 1に置き換えられている点が異なり、 その他の構成について は同様である。
第 1 4図のセルフタイミング回路 1 3 1は、 第 1図のセルフタイミング回路 1 1と同様に、 ダミービット線対 DBL、 XDBL を有する。 ダミービット線対 DBL、 XDBLは、 少なくとも 1つのセルフタイミング用ダミーメモリセル SDMCと複数の 負荷用ダミーメモリセル LDMC を有する。 セルフタイミング用ダミーメモリセル SDMC としては、 例えば、 ダミービット線上のタイミング制御回路 1 3 2から最 も遠い位置から順に複数のダミーメモリセルが指定される。 ダミービット線対 DBL、 XDBLはそれぞれタイミング制御回路 1 3 2に接続される。
タイミング制御回路 1 3 2は、 ダミービット線対 DBL、 XDBLを入力し、 ダミ一 ビット線対 DBL、 XDBLの電位の検出結果に基づいてセルフタイミング信号 SLF,を 出力する。 ダミービット線対 DBL、 XDBLの各セルフタイミング用ダミーメモリセ ル SDMCは共通のダミーヮード線 DWLに接続される。 ダミーヮ一ド線 DWLの選択 により、 すべてのセルフタイミング用ダミーメモリセル SDMC が同時に選択され る。 ,
タイミング用ダミーメモリセル SDMC及び負荷用ダミーメモリセル LDMCの保 持データの設定パターンは第 3図で示した従来の設定パターンと同一である。 すなわち、 セルフタイミング用ダミーメモリセル SDMC 及び負荷用ダミーメモ リセル LDMC との間で、 インバータ対 I V1、 INV2 の接続ノード nl、 n2 の電位 を互いに逆に固定した設定パターンになっている。
これらの設定パターンは、 ダミービット線 XDBLに対して負荷用ダミーメモリ セル LDMC のオフリーク電流 Ileakによる駆動の影響が最小になるようにし、 ダ ミ一ビット線 XDBLがセルフタイミング用ダミーメモリセル SDMCのみにより駆 動されるようにするとともに、 ダミービット線 DBL がすべての負荷用ダミーメ モリセル LDMC のオフリーク電流 Ileakにより駆動されるようにしたものである 第 1 5図はタイミング制御回路 1 3 2の回路構成を示す概略図である。 第 1 5 図に示すように、 タイミング制御回路 1 3 2は遅延制御部 1 4 1及びィンバータ 歹 IJ 1 4 2を有し、 ダミービット線 XDBL とセルフタイミング信号 SLFの出力ノー ド n6 の間に遅延制御部 1 4 1とインバータ列 1 4 2が直列接続された構造を有 する。
遅延制御部 1 4 1はソース及びドレインを相互接続させた PMO Sトランジス タ 1 4 3及ぴ NMO Sトランジスタ 1 4 4から構成されたトランスファーゲート を有する。 PMO Sトランジスタ 1 4 3はゲートがグランド VSSに接続され、 常 にオンされる。 NMO Sトランジスタ 1 4 4のゲートはダミービット線 DBLに接 続される。.遅延制御部 1 4 1はダミービット線 BDL、 XDBLを入力し、 ダミービッ ト線 XDBLの電位をダミービット線 DBLの電位に基づいて所定の時間だけ遅延さ せて、 ィンパータ列 1 4 2の入カノ一ドへ出力する。
ィンバータ列 1 4 2は複数のィンバータが直列接続されて構成される。 ィンバ ータ列 1 4 2は遅延制御部 1 4 1からの出力信号を入力し、 その出力信号の電位 が所定の値よりも小さくなつたことに応答してセルフタイミング信号 SLFを活性 ィ匕させる。
以下にタイミング制御回路 1 3 2の動作を第 1 6図を用いて説明する。 メモリ セルァレイ MCA内の所定のヮ一ド線 WLが選択され、 これに応答してダミーヮー ド線 DWLが選択されると、 ダミービット線 XDBLの電位はセルフタイミング用ダ ミーメモリセル SDMC により駆動されて、 プリチャージレベル （Hレベル） より Lレベルに引き下げられる。
同時に、 ダミービット線 DBLもすベての負荷用ダミーメモリセル LDMCのオフ リーク電流 Ileakにより駆動されて、 プリチャージレベル （Hレベル） より Lレ ベルに引き下げられる。 ダミービット線 DBLのプリチャージレベルからの電位の 低下量は負荷用ダミーメモリセル LDMC のオフリーク電流 Ileakの電流量に依存' して変化する。 オフリーク電流 Ileakの電流量が増加すると、 これに従ってダミ 一ビット線 DBLの電位の低下量も増加する。
ここで、 上述のように、 遅延制御部 1 4 1を構成する NMO Sトランジスタ 1 4 4.のゲートにはダミービット線 DBLの電位が入力される。 このため、 NMO S トランジスタ 1 4 4 オン抵抗値はダミ一ビット線 DBLの電位に応じて変化じ、 ダミービット線 DBLのプリチャージレベルからの電位の低下量が増加するに従つ て増加する。
それによって、 遅延制御部 1 4 1におけるオン抵抗値はダミ一ビット線 DBLの 電位の低下量が増加するに従って増加する。 これに対応して遅延制御部 1 4 1に おける信号の遅延量もダミービット線 DBLの電位の低下量が増加するに従って増 加する。 ダミービット線 DBLの電位の低下量はオフリーク電流 Ileakの電流量に 対応するので、 遅延制御部 1 4 1における信号の遅延量は負荷用ダミーメモリ セル LDMC のオフリーク電流 Ileakの電流量に依存して変化し、 オフリーク電流 Ileakの電流量が増加するに従つて増加する。
従って、 遅延制御部 1 4 1は入力したダミービット線 XDBLの電位をオフリー ク電流 Ileakの電流量に応じた時間 A t だけ遅延させて、 インバータ列 1 4 2へ 出力する。 インバータ列 1 4 2は遅延制御部 1 4 1によって遅延されたダミー ビット線 DBLの電位を入力し、 その電位が所定のしきい値電圧よりも小さくなつ たことに応答してセルフタイミング信号 SLFを活性化させる。
このため、 セルフタイミング回路 1 3 1はセルフタイミング信号 SLFの活性 化タイミングを負荷用ダミーメモリセル LDMC のオフリーク電流 Ileakの電流量 に応じた時間 Δ ΐ だけ遅延させ、 オフリーク電流 Ileakの電流量が増加するに従 つてセルフタイミング信号 SLFの活性化タイミングの遅延量も増加させることが できる。
従って、 本発明の第 4の実施の形態では、 周囲の温度変化等の理由によりオフ ' リーク電流 Ileakが増加した場合でも、 センスアンプ起動信号 SAの活性化タイミ ングをオフリーク電流 Ileakの電流量に応じた期間だけ遅延させることができる ので、 センスアンプ起動信号 SA の活性化タイミングが通常メモリセル MC のビ ット線対 BL、 XBLに所定の電位差が発生するタイミングょりも早くなるのを防 止し、 保持データの誤読み出しを防止することができる。
次に、 本発明の第 5の実施の形態を第 1 7図を用いて説明する。 本発明の第 5 の実施の形態の回路構成は、 第 1 4図に示した第 4の実施の形態の回路構成に対 して、 タイミング制御回路 1 3 2がタイミング制御回路 1 6 1または 1 6 2に脣 き換えられている点が異なる。 その他の構成については同様であるので説明は省 略する。 第 1 7図 （a ) に第 5の実施の形態におけるタイミング制御回路 1 6 1 の回路構成を示す。 第 1 7図 （b ) に第 5の実施の形態におけるタイミング制御 回路 1 6 2の回路構成を示す。
第 1 7図 （a ) に示すように、 タイミング制御回路 1 6 1はダミービット線 XDBLとセルフタイミング信号の出力ノード n6の間に複数のィンバータからなる ィンバータ列 1 6 4が設けられ、 さらにィンバータ列 1 6 4を構成するインバー 夕の間に遅延制御部 1 6 3が挿入された構造を有する。
遅延制御部 1 6 3はソース及びドレインを相互接続させた P MO Sトランジス タ及び NMO Sトランジスタから構成されたトランスファーゲ一トを複数個直列 に接続させた構造を有する。 各々のトランスファーゲートにおいて、 P MO Sト ランジスタのゲートはグランド VSSに接続され、 NMO トランジスタのゲート はダミービット線 DBLに接続される。 各々のトランスファーゲートの構造は第 1 4図の遅延制御部 1 4 1におけるトランスファーゲートのそれと同様である。 第 1 7図 （b ) に示すように、 タイミング制御回路 1 6 2はダミービット線 XDBLとセルフタイミング信号の出力ノード n6の間に複数のィンバータからなる ィンバータ列 1 6 5が設け,られ、 さらにィンバータ列 1 6 5を構成する各ィンバ ' ータの間に遅延制御部 1 6 6を構成するトランスファーグートがそれぞれ揷入さ れた構造を有する。
遅延制御部 1 6 6はソース及びドレインを相互接続させた P MO Sトランジス タ及び NMO S トランジスタから構成された複数のトランスファーゲートを有す る。 各々のトランスファーゲートにおいて、 PMO Sトランジスタのゲートはグ ランド VSSに接続され、 NMO Sトランジスタのゲートはダミービット線 DBLに 接続される。 各々のトランスファーゲートの構造は第 1 5図の遅 制御部 1 4 1 におけるトランスファーゲートのそれと同様である。 .
ィンバータ列 1 6 4、 1 6 5はそれぞれダミービット線 XDBL を入力し、 ダミ ービット線 XDBLの電位が所定の値よりも小さくなったことに応答してセルフタ ィミング信号 SLFを活性化させる。
ここで、 上述のように、 インバータ列 1 6 4、 1 6 5のインバータ間にはそれ ぞれ遅延制御部 1 6 3、 1 6 6を構成するトランスファーゲートが挿入されてい る。 このため、 インバータ列 1 6 4、 1 6 5によるセルフタイミング信号 SLFの 活性化タィミングは遅延制御部 1 6 3、 1 6 6によってダミービット線 DBLの電 位に基づいて所定の時間だけ遅延させられる。
遅延制御部 1 6 3、 1 6 6のトランスファーゲートはそれぞれ第 1 5図の遅延 制御部 1 4 1と同様に、 負荷用ダミーメモリセル LDMCのオフリーク電流 Ileakの 電流量に応じた時間だけ信号を遅延させる。 更に、 遅延制御部 1 6 3、 1 6 6 では、 複数のトランスファーゲートにより構成されるため、 オフリ'ーク電流 Ileakの電流量が信号の遅延量に与える影響が強調される。 このため、 オフリー ク電流 Ileakの同一の電流量に対する遅延制御部 1 6 3、 1 6 6の信号の遅延量 は、 遅延制御回路 1 4 1のそれに比べてより大きなものになる。
従って、 タイミング制御回路 1 6 1、 1 6 2はそれぞれ負荷用ダミーメモリ セル LDMCのオフリーク電流 Ileakの同一の電流量に対して、 セルフタイミング信 号 SLFの活性化タイミングの遅延量をタイミング制御回路 1 3 2と比べてより大 きなものにすることができる。 それによつて、 オフリーク電流 Ileakが増加した 場合でも、 通常メモリセル MC のビット線対 BL、 XBL に所定の電位差が発生す るタイミングに対するセルフタイミング信号 SLFの活性化タイ'ミングのマージ ンを増加させることができる。
従って、 本発明の第 5の実施の形態では、 オフリーク電流 Ileakが増加した場 合でも、 センスアンプ起動信号 SAの活性化タイミングをオフリーク電流 Ileakの 電流量に応じた期間だけ遅延させることができるとともに、 センスアンプ起動 信号 SAの活性化タイミングの遅延量をより大きくすることができるので、 通常 メモリセル MC の保持データの読み出しマージンを増加させ、 誤読み出しをよ り確実に防止することが可能になる。
次に、 本発明の第 6の実施の形態を第 1 8図を用いて説明する。 本発明の第 6 の実施の形態の回路構成は、 第 1 4図に示した第 4の実施の形態の回路構成に対 して、 タイミング制御回路 1 3 2がタイミング制御回路 1 7 1に置き換えられて いる点が異なる。 その他の構成については同様であるので説明は省略する。 第 1 8図に第 6の実施の形態におけるタイミング制御回路 1 7 1の回路構成を 示す。 タイミング制御回路 1 7 1は遅延制御部 1 7 2及ぴィンバータ列 1 7 3を 有し、 ダミービット線 XDBLとセルフタイミング信号 SLFの出力ノード n6の間に 遅延制御部 1 7 2とインバータ列 1 7 3が直^接続された構造を有する。
遅延制御部 1 7 2は電源電圧 VDDとグランド VSSの間に P MO Sトランジスタ 1 7 4、 NMO Sトランジスタ 1 7 5及び NMO Sトランジスタ 1 7 6が直列接 続されたインパータ構造を有する。 P MO Sトランジスタ 1 7 4及ぴNMO Sト ランジスタ 1 7 5のゲートはともにダミービット線 XDBL に接続される。 NMO S トランジスタ 1 7 6のゲートはダミービット線 DBLに接続される。 遅延制御部 1 7 2はダミービット線 BDL、 XDBLを入力し、 ダミービット線 XDBLの電位が所 定の値よりも小さくなつたことに応答して動作し、 セルフタイミング信号 SLFを ダミービット線 DBLの電位に基づいて所定の時間だけ遅延させて活性ィ匕させる。 セルフタイミング信号 SLFはインバータ列 1 7 3の入力ノードに出力される。 インバータ列 1 7 3は複数のインバータが直列接続されて構成きれる。 インバー タ列 1 7 3は遅延制御部 1 7 2からの出力信号をバッファリングしてセ フタイ ミング信号 SLFをセルフタイミング信号の出力ノード η6へ出力する。
以下にタイミング制御回路 1 7 1の動作を説明する。 遅延制御部 1 7 2では、 PMO Sトランジスタ 1 7 4と NMO Sトランジスタ 1 7 5によってダミービッ ト線 XDBL を入力とするインバータ回路が構成される。 更に、 インバータ回路に いて、 NMO Sトランジスタ 1 7 5とグランド VSSの間にゲートでダミ一ビット 線 DBLを受ける NMO Sトランジスタ 1 7 6が設けられる。 遅延制御部 1 7 2に おけるインバータ回路の駆動能力は NMO Sトランジスタ 1 7 6のオン抵抗値に 依存して変化し、 NMO Sトラン¾ジスタ 1 7 6のオン抵抗値が増加するに従って 小さくなる。
NMO Sトランジスタ 1 7 6のオン抵抗値はダミービット線 DBLの電位に応じ て変化し、 ダミービット線 DBLのプリチャージレベルからの電位の低下量が增加 するに従って増加する。 このため、 遅延制御部 1 7 2におけるインバータ回路の 駆動能力はダミ一ビット線 DBLの電位に応じて変化し、 ダミ一ビット線 DBLのプ リチャージレベルからの電位の低下量が増加するに従って小さくなる。
これに対応して、 遅延制御部 1 7 2における信号の遅延量はダミービット線 DBLの電位の低下量が増加するに従って増加する。 ダミービット線 DBLの電位の 低下量はオフリーク電流 Ileakの電流量に対応するので、 遅延制御部 1 7 2にお ける信号の遅延量は負荷用ダミーメモリセル LDMC のオフリーク電流 Ileakの電 流量に依存して変化し、 オフリーク電流 Ileakの電流量が増加するに従って増加 することになる。 従って、 遅延制御部 1 7 2は、 入力したダミービット線 XDBL の電位が所定のしきレヽ値電圧よりも小さくなつたタイミングからオフリーク電 流 Ileakの電流量に対応する時間だけ遅延させたタイミングで、 セルフタイミン グ信号 SLFを活性化させて出力する。
このため、 タイミング制御回路 1 7 1はセ フタイミング信号 SLFの活性化 タイミングを負荷用ダミーメモリセル LDMCのオフリーク電流 Ileakの電流量に 応じた時間だけ遅延させ、 オフリーク電流 Ileakの電流量が増加するに従ってセ ルフタイミング信号 SLFの活性化タイミングの遅延量も増加させることができる 従って、 本発明の第 6の実施の形態では、 オフリーク電流 Ileakが増加した場 合でも、 センスアンプ起動信号 SAの活性化タイミングをオフリーク電流 Ileakの 電^量に応じた期間だけ遅延させることができるので、 センスアンプ起動信号 SAの活性化タィミングが通常メモリセル MCのビット線対 BL、 XBLに所定の電 位差が発生するタイミングよりも早くなるのを防止し、 保持データの誤読み出 しを防止することができる。
次に、 本発明の第 7の実施の形態を第 1 9図を用いて説明する。 本発明の第 7 の実施の形態の回路構成は、 第 1 8図に示した第 6の実施の形態の回路構成に対 して、 タイミング制御回路 1 7 1がタイミング制御回路 1 8 1、 1 8 2に置き換 えられている点が異なる。 その他の構成にっ 、ては同様であるので説明は省略す る。 第 1 9図 （a ) に第 7の実施の形態におけるタイミング制御回路 1 8 1の回 路構成を示す。 第 1 9図 （b ) に第 7の実施の形態におけるタイミング制御回路 1 8 2の回路構成を示す。
第 1 9図 （ a ) に示すように、 タイミング制御回路 1 8 1は遅延制御部 1 8 3 を有する。 遅延制御部 1 8 3はダミービット線 XDBL とセルフタイミング信号の 出力ノード n6 の間に複数のインバータ回路を直列接続させた構造を有する。 各 々のインバータ回路は第 1 8図の遅延制御部 1 7 2のそれと同様の構造を有する 。 各々のインバータ回路において NMO Sトランジスタ 1 8 5のゲートにはダミ 一ビット線 DBLが接続される。 '
第 1 9図 （ b ) に示すように、 タイミング制御回路 1 8 2は遅延制御部 1 8 4 を有する。 遅延制御部 1 8 4はダミービット線 XDBL とセルフタイミング信号の 出力ノード n6 の間に複数のインバータ回路を直列接続させた構造を有する。 こ のインバータ回路の直列接続は第 1 9図 （a ) の遅延制御部 1 8 3のそれと同様 の構造を有するが、 グランド VSSに接続される NMO S トランジスタ 1 8 6が複 数のインバータ回路に対して共通に設けられている点が異なる。 遅延制御部 1 8 3、 1 8 4はダミービット線 BDL、 XDBLを入力し、 ダミービッ ト線 XDBLの電位が所定の値よりも小さくなったことに応答して動作し、 セルフ タイミング信号 SLFをダミービット線 DBLの電位に基づいて所定の時間だけ遅延 させて活性ィ匕させる。 セルフタイミング信号 SLFはセルフタイミング信号の出力 ノード n6へ出力される。 '
ここ 、 上述のように、 遅延制御部 1 8 3、· 1 8 4の各々のインバータ回路は ゲートにダミービット線 DBLを入力する NMO Sトランジスタ 1 8 5、 1 8 6を 有する。 このため、 遅延制御部 1 8 3、 1 8 4によるセ^^フタイミング信号 SLF の活性化タイミングはダミービット線 DBLの電位に基づいて所定の時間だけ遅延 させられる。 ' 遅延制御部 1 8 3、 1 8 4の NMO Sトランジスタ 1 8 5、 1 8 6はそれぞれ 第 1 8図の遅延制御部 1 7 2と同様に、 インバータ回路の駆動能力をダミービッ ト線 DBLの電位に応じて変化させ、 ダミービット線 DBLのプリチャージレベルか らの電位の低下量が増加するに従って小さくする。 それによつて、 遅延制御部 1 8 3 , 1 8 4は負荷用ダミーメモリセル LDMC のオフリーク電流 Ileakの電流量 に応じた時間だけセルフタイミング信号の活性化タイミ ^グを遅延させる。 更に、 遅延制御部 1 8 3、 1 8 4では、 直列接続された複数のインバータ回 路に対して NMO Sトランジスタ 1 8 5、 1 8 6が設けられるため、 オフリー ク電流 Ileakの電流量がタイミングの遅延量に与える影響が強調される。 このた め、 オフリーク電流 Ileakの同一の電流量に対する遅延制御部 Γ8 3、 1 8 4の タイミングの遅延量は、 遅延 $!j御回路 1 7 2のそれに比べてより大きななもの になる。
従って、 タイミング制御回路 1 8 1、 1 8 2はそれぞれ負荷用ダミーメモリ セル LDMCのオフリーク電流 Ileakの同一の電流量に対して、 セルフタイミング信 号 SLFの活性化タイミングの遅延量をタイミング制御回路 1 7 1と比べてより.大 きなものにすることができる。 それによつて、 オフリーク電流 Ileakが増加した 場合でも、 通常メモリセル MCのビット線対 Bレ XBL に所定の電位差が発生す るタイミングに対するセルフタイミング信号 SLF の活性化タイミングのマージ ンを増加させることができる。 従って、 本 S明の第 7の実施の形態では、 オフリーク電流 Ileakが増加した場 合でも、 センスアンプ起動信号 SAの活性化タイミングをオフリーク電流 Ileakの 電流量に応じた期間だけ遅延させることができるとともに、 センスアンプ起動 信号 SAの活性化タイミングの遅延量をより大きくすることができるので、 通常 メモリセル MC の保持データの読み出しマージンを増加させ、 誤読み出しをよ り確実に防止することが可能になる。
尚、 第 1 9図 （b ) のタイミング制御回路 1 8 2ではダミービット線 DBLが 入力される NMO Sトランジスタを複数のインバータ回路の間で共通化してい るので、 第 1 9図 （a ) のタイミング制御回路 1 8 1に比べて回路規模を小さ くすることができる。
次に、 本発明の第 8の実施の形態を第 2 0図を用いて説明する。 本発明の第 8 の実施の形態の回路構成は、 第 1 5図に示した第 4の実施の形態の回路構成に対 して、 タイミング制御回路 1 3 2がタイミング制御回路 1 9 1または 1 9 4に置 き換えられている点が異なる。 その他の構成については同様であるので説明は省 略する。 第 2 0図 （ a ) に第 8の実施の形態におけるタイミング制御回路 1 9 1 の回路構成を示す。 第 2 0図 （b ) に第 8の実施の形態におけるタイミング制御 回路 1 9 4の回路構成を示す。
第 2 0図 （a ) に示すように、 タイミング制御回路 1 9 1は第 1 5図のタイミ ング制御回路 1 3 2の回路構成に対して、 遅延制御部 1 4 1が遅延制御部 1 9 3 に置き換えられている点が異なる。 その他の構成については同様であるので説明 は省略する。 '
遅延制御部 1 9 3は、 ソース及びドレインを相互接続させた PMO Sトランジ スタ 1 4 3及ぴ NMO Sトランジスタ 1 4 4から構成されたトランスファーゲー トを有する。 P MO Sトランジスタ 1 4 3はゲートがグランド VSSに接続され、 オンされる。 NMO Sトランジスタ 1 4 4のゲートには遅延制御信号生成部 1 9 2から出力される遅延制御信号 DCNTが入力される。
遅延制御信号生成部 1 9 2は、 電源電圧 VDDとグランド VSSの間に NMO Sト ランジスタ 1 9 6と NMO Sトランジスタ 1 9 6が直列接続された構造を有する 。 NMO Sトランジスタ 1 9 6のゲートはダミービット線 DBLに接続される。 N . MO Sトランジスタ 1 9 7はゲートが電源電圧 VDDに接続され、 常にオンされる 。 遅延制御信号生成部 1 9 2は NMO Sトランジスタ 1 9 6と NMO Sトランジ スタ 1 9 7の接続ノードより遅延制御信号 DCNT を出力する。 遅延制御部 1 9 3 はダミ一ビット線 DBL、 XDBLを入力し、 ダミービット線 XDBLの電位をダミ一ビ ット線 DBLの電位に基づいて所定の時間だけ遅延させて、 ィンバータ列 1 4 2の 入力ノードへ出力する。 . ' 第 2 0図 （b ) に示すように、 タイミング制御回路 1 9 4は第 2 0図 （a ) の タイミング制御回路 1 9 1の回路構成に対して、 遅延制御部 1 9 3内の遅延制御 信号生成部 1 9 2が連延制御部 1 9 5内の遅延制御信号生成部 1 9 8に置き換え られている点が異なる。 その他の構成については同様であるので説明は省略する 。 遅延制御信号生成部 2 0 5は、 遅延制御信号生成部 1 9 2の回路構成に対して NMO Sトランジスタ 1 9 7を PMO Sトランジスタ 1 9 9に置き換えた構造を 有する。 PMO Sトランジスタ 2 0 6はゲードにグランド VSSが接続され、 常に オンされる。
以下にタイミング制御回路 1 9 1、 1 9 4の動作を説明する。 遅延制御信号生 成部 1 9 2、 1 9 8では、 NMQ Sトランジスタ 1 9 6のゲートにダミービット 線 DBLが接続される。 このため、 NMO Sトランジスタ 1 9 6のオン抵抗値はダ ミービット線 DBLの電位に応じて変化し、 ダミービット線 DBLのプリチャージレ ベル （Hレベル） からの電位の低下量が増加するに従って大きくなる。
それによつて、 遅延制御信号生成部 1 9 2における NMO Sトランジスタ 1 9 6と NMO トランジスタ 1 9 6の接続ノ一ド及ぴ遅延制御信号生成部 1 9 8に おける NMO Sトランジスタ 1 9 6と PMO Sトランジスタ 1 9 9の接続ノード の電位はダミ一ビット線 DBLのプリチャージレベルからの電位の低下量が増加す るに従って低くなる。 すなわち、 遅延制御信号 DNT のレベルはダミービット線 DBL のプリチャージレベルからの電位の低下量が増加するに従って低下する。 ダ ミービット線 DBLの電位の低下量はオフリーク電流 Ileakの電流量に対応するの で、 遅延制御信号 DCNT のレベルはオフリーク電流 Ileakの電流量が増加するに 従って低くなる。
ここで、 上述のように、 遅延制御部 1 9 3、 1 9 5の NMO Sトランジスタ 1 4 4のゲートには遅延制御信号 DCNTが入力される。 このため、 NMO Sト ランジスタ 1 4 4のオン抵抗値はオフリーク電流 Ileakの電流量が増加するに従 つて増加する。 これに対応して、 遅延制御部 1 9 3、 1 9 5における信号の遅 延量は負荷用ダミーメモリセル LDMC のオフリーク電流 Ileakの電流量に依存し て変化し、 オフリーク電流 Ileakの電流量が増加するに従って増加する。
従って、 タイミング制御回路 1 9 1、 1 9 4は、 第 1 5図のセルフタイミング 回路 1 3 2と同様に、 セルフタイミング信号 SLF の活性化タイ,ミングを負荷用 ダミーメモリセル LDMC のオフリーク電流 Ileakの電流量に応じた時間だけ遅延 させ、 オフリーク電流 Ileakの電流量が増加するに従ってセルフタイミング信号 SLFの活性ィ匕タイミングの遅延量も増加させることができる。
従って、 本発明の第 8の実施の形態では、 オフリーク電流 Ileakが増加した場 合でも、 センスアンプ起動信号 SAの活性化タイミングをオフリーク電流 Ileakの 電流量に応じた期間だけ遅延させることができるので、 通常メモリセル MC の 保持データの誤読み出しを防止することができる。
更に、 タイミング制御回路 1 9 1、 1 9 4では、 第 1 5図のタイミング制御回 路 1 3 2のようにダミービット線 DBLを直接 NMO Sトランジスタ 1 4 4のゲー トに入力するのではなく、 ダミービット線 DBLの電位に基づレ、て遅延制御信号生 成部 1 9 2、 1 9 8によって遅延制御信号 DCNT を生成し、 その遅延制御信号 DCNT を NMO Sトランジスタ 1 4 4のゲートに入力している。 このため、.遅延 制御信号生成部 1 9 2、 1 9 8においてダミービット線 DBLの電位の低下量を增 幅することができ、 増幅した結果を遅延制御信号 DCNT として NMO Sトランジ スタ 1 4 4のゲートに入力することができる。
従って、 タイミング制御回路 1 9 1、 1 9 4は負荷用ダミーメモリセル LDMC のオフリーク電流 Ileakの同一の電流量に対して、 セルフタイミング信号 SLFの 活性化タイミングの遅延量をタイミング制御回路 1 3 2と比べてより大きなもの にすることができる。 それによつて、 本発明の第 8の実施の形態では、 オフリー ク電流 Ileakが増加した場合でも、 通常メモリセル MCのビット線対 BL、 XBLに所 定の電位差が発生するタイミングに対するセルフタイミング信号 SLF の活性化 タイミングのマージンを増加させることができ、 保持データの読み出しマージ ンを増加させ、 誤読み出しをより確実に防止することが可能になる。
次に、 本発明の第 9の実施の形態を第 2 1図を用いて説明する。 本発明の第 9 の実施の形態の回路構成は、 第 1 5図に示した第 4の実施の形態の回路構成に対 して、 タイミング制御回路 1 3 2がタイミング制御回路 2 0 1または 2 0 2に置 き換えられている点が異なる。 その他の構成については同様であるので説明は省 略する。 第 2 1図 （a ) に第 9の実施の形態におけるタイミング制御回路 2 0 1 の回路構成を示す。 第 2 1図 （b ) に第 9の実施の形態におけるタイミング制御 回路 2 0 2の回路構成を示す。
第 2 1図 （a ) に示すように、 タイミング制御回路 2 0 1は第 1 5図のタイミ ング制御回路 1 3 2の回路構成に対して、 遅延制御部 1 4 1が遅延制御部 2 0 4 に置き換えられている点が異なる。 その他の構成にっレ、ては同様であるので説明 は省略する。
' 遅延制御部 2 0 4は、 ソース及びドレインを相互接続させた PMO Sトランジ スタ 1.4 3及び NMO S トランジスタ 1 4 4から構成されたトランスファーゲー トを有する。 NMO Sトランジスタ 1 4 4はゲートがグランド VSS 接続され、 常にオンされる。 PMO S トランジスタ 1 4 3のゲートには遅延制御信号生成部 2 0 5から出力される遅延制御信号 DCNTが入力される。
遅延制御信号生成部 2 0 5は、 電源電圧 VDDとグランド VSSの間に NMO Sト ランジスタ 2 0 6と NMO Sトランジスタ 2 0 7が直列接続された構造を有する 。 NMO Sトランジスタ 2 0 7のゲートはダミービット線 DBLに接続される。 N MO S トランジスタ 2 0 6はゲートが電源電圧 VDDに接続され、 常にオンされる 。 遅延制御信号生成部 2 0 5は NMO Sトランジスタ 2 0 6と NMO Sトランジ スタ 2 0 7の接続ノードより遅延制御信号 DCNT を出力する。 遅延制御部 2 0 4 はダミービット線 DBL、 XDBLを入力し、 ダミービット線 XDBLの電位をダミービ ット線 DBLの電位に基づいて所定の時間だけ遅延させて、 ィンバータ列 1 4 2の 入力ノードへ出力する。
第 2 1図.（b ) に示すように、 タイミング制御回路 2 0 2は第 2 1図 （a ) の タイミング制御回路 2 0 1の回路構成に対して、 遅延制御部 2 0 4内の遅延制御 信号生成部 2 0 5が遅延制御部 2 0 3内の遅延制御信号生成部 2 0 8に置き換え られている点が異なる。 その他の構成については同様であるので説明は省略する 。 遅延制御信号生成部 2 0 8は、 遅延制御信号生成部 2 0 5の回路構成に対して NMO Sトランジスタ 2 0 6を PMO Sトランジスタ 2 0 9に置き換えた構造を 有する。 PMO Sトランジスタ 2 0 9はゲートにグランド VSSが接続され、 常に オンされる。
以下にタイミング制御回路 2 0 1、 ' 2 0 2の動作を説明する。 遅延制御信号生 成部 2 0 5、 2 0 8では、 NMO Sトランジスタ 2 0 7のゲートにダミービット 線 DBLが接続される。 このため、 NMO Sトランジスタ 2 0 7のオン抵抗値はダ ミービット線 DBLの電位に応じて変化し、 ダミ一ビット線 DBLのプリチャージレ ベル （Hレベル） カ^の電位の低下量が増加するに従って大きくなる。
それによつて、 遅延制御信号生成部 2 0 5における NMO Sトランジスタ 2 0 6と NMO Sトランジスタ 2 0 7の接続ノ一ド及び遅延制御信号生成部 2 0 8に おける P MO Sトランジスタ 2 0 9と NMO Sトランジスタ 2 0 7の接続ノード の電位はダミービット線 DBLのプリ'チャージレベルからの電位の低下量が増加す るに従って高くなる。 すなわち、 遅延制御信号 DNT のレベルはダミービット線 DBL のプリチャージレベルからの電位の低下量が増加するに従って上昇する。 ダ ミービット線 DBLの電位の低下量はオフリーク電流 Ileakの電流量に対応するの で、 遅延制御信号 DCNT のレベルはオフリーク電流 Ileakの電流量が増加するに 従って上昇する。
ここで、 上述のように、 遅延制御部 2 0 3、 2 0 4の P MO Sトランジスタ 1 4 3のゲートには遅延制御信号 DCNT が入力される。 このため、 P MO Sト ランジスタ 1 4 4のオン抵抗値はオフリーク電流 Ileakの電流量が増加するに従 つて増加する。 これに対応して、 遅延制御部 2 0 3、 2 0 4における信号の遅 延量は負荷用ダミーメモリセル LDMC のオフリーク電流 Ileakの電流量に依存し て変化し、 オフリーク電流 Ileakの電流量が増加するに従って増加する。
従って、 タイミング制御回路 2 0 1、 2 0 2は、 第 1 5図のタイミング制御回 路 1 3 2と同様に、 セルフタイミング信号 SLF の活性化タイミングを負荷用ダ ミーメモリセル LDMCのオフリーク電流 Ileakの電流量に応じた時間だけ遅延さ せ、 オフリーク電流 Ileakの電流量が増加するに従ってセルフタイミング信号 SLFの活性化タイミングの遅延量も増加させることができる。
従って、 本発明の第 9の実施の形態では、 オフリーク電流 Ileakが増加した場 合でも、 センスアンプ起動信号 SAの活性化タイミングをオフリーク電流 Ileakの 電流量に応じた期間だけ遅延させることができる で、 通常メモリセル MC の 保持データの誤読み出しを防止することができ,る。
更に、 タイミング制御回路 2 0 1 , 2 0 2では、 ダミービット線 DBLの電位に 基づいて遅延制御信号生成部 1 9 2、 1 9 8によって遅延制御信号 DCNT を生成 し、 その遅延制御信号 DCNT を PMO Sトランジスタ 1 4 3のゲートに入力して いる。 このため、 遅延制御信号生成部 2 0 5、 2 0 8においてダミービット線 DBLの電位の低下量を増幅することができ、 増幅した結果を遅延制御信号 DCNT として PMO Sトランジスタ 1 4 3のゲートに入力することができる。
従って、 タイミング制御回路 2 0 1、 2 0 2は負荷用ダミーメモリセル. LDMC のオフリーク電流 Ileakの同一の電流量に対して、 セルフタイミング信号 SLFの 活性化タイミングの遅延量をタイミング制御回路 1 3 2と比べてより大きなもの にすることができる。 それによつて、 本発明の第 9の実施の形態では、 オフリー ク電流 Ileakが増加した場合でも、 通常メモリセル MCのビット線対 BL、 XBLに所 定の電位差が発生するタイミングに対するセルフタイミング信号 SLFの活性化 タイミングのマージンを增加させることができ、 保持データの読み出しマージ ンを増加させ、 誤読み出しをより確実に防止することが可能になる。
次に、 本発明の第 1 0の実施の形態を第 2 2図を用いて説明する。 本発明の第 1 0の実施の形態の回路構成は、 第 1 5図に示した第 4の実施の形態の回路構成 に対して、 タイミング制御回路 1 3 2がタイミング制御回路 2 1 1に置き換えら れている点が異なる。 その他の構成については同様であるので説明は省略する。 . タイミング制御回路 2 1 1は遅延制御部 2 1 2とインバータ列 2 1 3を有し、 ダミービット線 XDBLとセルフタイミング信号 SLFの出力ノード n6の間に遅延制 御部 2 1 2とインバータ列 2 1 3が直列接続された構造を有する。
遅延制御部' 2 1 2はダミービット線 BDL、 XDBL を入力し、 ダミービット線 XDBLの電位をダミービット線 DBLの電位に基づいて所定の時間だけ遅延させて 、 インバータ列 2 1 3の入力ノード n7へ出力する。 インバータ列 2 1 3は複数 のインパータが直列接続されて構成され、 遅延制御部 2 1 2からの出力信号を入 力し、 その出力信号の電位が所定の値よりも小さくなつたことに応答してセルフ タイミング信号 SLFを活性化させる。
遅延制御部 2 1 2はィンバータ列 2 1 3の入力ノード n7と電源電圧 VDDの間 に設けられた PMO S トランジスタ 2 1 4を有する。 PMO S トランジスタ 2 1 4のゲートにはダミービット線 XDBLが接続され、 そのオン抵抗値はダミービッ ト線 DBLのプリチャージレベル (Hレベル） からの電位の低下量が増加するに ■ 従って減少する。 このため、 P MO Sトランジスタ 2 1 4を介してインバータ 列の入力ノード n7に流れ込む電流量はダミービット線 DBLの電位の低下量が増' 加するに,従って増加する。
ダミービット線 DBLの電位の低下量はオフリーク電流 Ileakの電流量に対応す るので、 P MO Sトランジスタ 2 1 4を介して入力ノード n7 に流れ込む電流 量はオフリーク電流 Ileakの電流量が増加するに従って増加する。 それによつて 、 入力ノード n7 の電位は P MO Sトランジスタ 2 1 4によってオフリーク電 流 Ileakの電流量に応じた強さで Hレベル 引き上げられ、 才フリーク電流 Ileak の電流量が増加するに従ってより強く Hレベルに引き上げられる。
ダミーヮード線 DWL選択後、 入カノ一ド n7 の電位は、 ダミービット線 XDBL が Lレベルに引き下げられるのに応答して Lレベルに引き下げられる。 同時に 、 入力ノード n7 の電位は上述のように P MO Sトランジスタ 2 1 4によって 負荷用ダミーメモリセル LDMC のオフリーク電流 Ileakの電流量に応じた強さで Hレベルに引き上げられる。 その結果、 入力ノード n7 の電位の低下速度はォ フリーク電流 Ileakの電流量に応じて遅くなる。 これに対応して、 インバータ列 2 1 3によるセルフタイミング信号 SLFの活性化タイミングはオフリーク電流 Ileakの電流量に応じた時間だけ遅延させられる。 ' このため、 タイミング制御回路 2 1 1はセルフタイミング信号 SLFの活性化 タイミングをオフリーク電流 Ileakの電流量に応じた時間だけ遅延させ、 オフリ ーク電流 Ileakの電流量が増加するに従ってセルフタイミング信号 SLFの活性化 タイミングの遅延量も増加させることができる。 従って、 本発明の第 1 0の実施 の形態では、 オフリーク電流 Ileakが増加した場合でも、 センスアンプ起動信号 SAの活性化タイミングをオフリーク電流 Ileakの電流量に応じた期間だけ遅延さ 'せることができるので、 通常メモリセル MCの保持データの誤読み出しを,防止 することができる。 '
更に、 第 1 0の実施の形態では、 遅延制御部を 1つの PMO Sトランジスタの みに構成することができ、 回路規模を縮小することができるので、 上述の第 4乃 至第 9の実施の形態と比べてタイミング制御回路の回路規模を縮小することがで さる。 '
尚、 上述の第 4乃至第 1 0の実施の形態では、 一対のダミービット線対 DBL、 XDBLのみを用いてセルフタイミング信 SLFの活性化タイミングの遅延暈を制 御するように構成したが、 この構成には限定されない。 セルフタイミング用ダミ 一メモリセルのみによりが駆動されるダミービット線と、 負荷用ダミーメモリ セル LDMC のオフリーク電流 Ileakのみにより駆動されるダミービット線を独立 して設け、 これらの 2つのダミービット線を用いてセルフタイミング信号 SLF の活性化タイミングの遅延量を制御するように構成してもよい。
第 2 3図は第 1 1の実施の形態を示す概略構成図である。 第 2 3図に示した S R AMは、 センスアンプ回路を起動するセンスアンプ起動信号の生成回路として セノレフタイミング回路を有するものである。 第 2 3図に示した S R AMの回路構 成は、 第 1図に示した従来の回路構成に対してセルフタイミング回路 1 1がセル フタイミング回路 2 2 1に置き換えられている点が異なり、 その他の構成につい ては同様である。
第 2 3図のセルフタイミング回路 2 2 1は 2組のダミービット線対 DBL1、 XDBL1及び DBL2、 XDBL2を有する。 各々のダミービット線対は、 第 1図のセルフ タイミング回路 1 1と同様に、 少なくとも 1つのセルフタイミング用ダミーメモ リセル SDMCと複数の負荷用ダミーメモリセル LDMCを有する。
各々のダミービット線対に接続されるセルフタイミング用ダミーメモリセル SDMCの保持データは、 第 3図で示した従来の設定パターンと同様に、 ダミーメ モリセル内のインパータ対の接続ノード nlを Hレベルに、 接続ノード n2を Lレ ベルにするように設定すればよい。 各々のダミービット線対において、 セルフタ イミング用ダミーメモリセル SDMC としては、 例えば、 ダミービット線上のタイ ミング制御回路 2 2 2から最も遠い位置から順に複数のダミーメモリセルが指 定される。
第 1のダミ一ビット線対 DBL1、 XDBL1のうちダミービット線 XDBL1が検出対象 のダミービット線としてタイミング制御回路 2 2 2に接続される。 第 2のダミー ビット線対 DBL2、 XDBL2のうちダミービット線対 XDBL2が検出対象のダミービッ ト線としてタイミング制御回路 2 2 2に接続される。 タイミング制御回路 2 2 2 は、 ダミービット線 XDBL1、 XDBL2を入力し、 ダミービット線 XDBL1、 XDBL2の電 位の検出結果に基づいてセルフタイミング信号 SLFを出力する。
ダミービット線対 DBL1、 XDBL1及び DBL2、 XDBL2の各々のセルフタイミング用 ダミーメモリセル SDMCは共通のダミーヮード線 DWLに接続される。 ダミーヮー ド線 DWLの選択によりすべてのセルフタイミング用ダミーメモリセル SDMCが同 時に選択され、 ダミービッ ト線対 DBL1、 XDBL1及び DBL2、 XDBL2を同時に駆動す る。 それ'によって、 駆動された各々のダミ一ビット線対は所定の電位差を発生す る。 ， 、
第 2 4図に、 セルフタイミング回路 2 2 1のダミービット線対 DBL1、 XDBL1及 ぴ DBL2、 XDBL2におけるダミーメモリセル SDMC、 LDMCのレイァゥト例を示す。 各ダミーメモリセル SDMC, LDMC は、 インバータ対及びトランスファートランジ スタ対からなる部分を 1つのュニットとしてレイァゥトされる。
第 1のダミービット線対 DBL1、 XDBL1におけるセルフタイミング用ダミーメモ リセル SDMC は、 インパー 2 3 3、 2 3 4及ぴトランスファートランジスタ対
2 3 7からなる通常レイァゥトュニット 2 3 1をダミービット線対 DBL1、 XDBL1 に沿って少なくとも 1つ配置するようにレイァゥトされている。
これに対し、 第 2のダミービット線対 DBL2、 XDBL2におけるセルフタイミング 用ダミーメモリセル SDMC は、 通常レイァゥト 2 3 1と点対称又は線対称の関係 を有する、 インバータ 2 3 5、 2 3 6及びトランスファートランジスタ対 2 3 8 からなる対称レイァゥトュニット 2 3 2をダミービット線対 DBL2、 XDBL2に沿つ て少なくとも 1つ配置するようにレイアウトされている。
各々のダミービッ ト線対における負荷用ダミーメモリセル LDMC (不図示） は 通常レイァゥトュニットまたは対称レイァゥトュ-ットによりレイアウトされ、 いずれのレイァゥトュエツトでレイァゥトするかは任意である。 例えば、 各々の ダミービット線対におい 、 負荷用ダミーメモリセル LDMC は第 5図に示した従 来のダミーメモリセルと同様に、 通常レイアウトュエツト 2 3 1及び対称レイァ ゥトユニット 2 3 2をダミービット線対に沿って交互に配置するようにレイァゥ トされる。 あるいは、 各々のダミービット線対において、 すべての負荷用ダミー メモリセル LDMCを通常レイァゥトュ-ット 2 3 1及ぴ対称レイァゥトュニット 2 3 2のいずれか一方によりレイァゥトしてもよい。
図中、 セ フタイミング用ダミーメモリセ/レ SDMC11〜14、 21〜24 のトランズ ファートランジスタ対 2 3 7 , 2 3 8のゲートは図示しない共通のダミーヮード 線 DWLに接続されている。 各々のダミービット線対における負荷用ダミーメモリ セル LDMC (不図示） のトランスファートランジスタ対のゲートはグランド VSS に接続される。
, また、 図中、 白抜きで示した領域は半導体ゥエーハ上の不純物拡散層を表し、 濃いハツチングで示した領域は半導体ゥエーハ上に形成したゲートポリシリコン 層を表す。 破線はメモリセル内の局所配線を表し、 太線はビット線 DBL、 XDBLを 表し、 丸印はダミービット線とのコンタクトコンタクトを表す。 また、 第 2 S図 からわかるように、 通常のレイァゥトュエツト 2 3 1と対称レイァゥトュニット 2 3 2の各々において、 インバータ対を構成する 2つのインバータのレイァゥト は互いに線対称にはなっていない。
ここで、 第 2 3図のダミーメモリセル SDMC、 LDMCのレイァゥト例で、 製造プ ロセスのフォトエッチング工程等において不純物拡散層とゲートポリシリコン層 ' との間で位置ずれが起こった場合について考える。 第 2 5図及ぴ第 2 6図に不純 物拡散層に対してグートポリシリコン層が全体的に図中左下の方向にずれた場合 のレイアウトを示す。
第 2 5図及ぴ第 2 6図に示したように不純物拡散層及ぴゲートポリシリコン層 のコーナー部においては、 実際の出来上がり形状は丸まりを有する。 このため、 上述のように図中左下の方向の位置ずれが起こつた場合には、 第 1のダミ一ビッ ト線対 DBL1、 XDBL1における通常レイァゥトユニット 2 3 1を有するダミーメモ リセル SDMC11〜14及び第 2のダミービット線対 DBL2、 XDBL2における対称レイ ァゥトュニット 2 3 2を有するダミーメモリセル SDMC21〜24 において、 インバ 一タ対を構成する各ィンバータの間で駆動能力に差が生じる。
詳細には、 第 2 5図に示したように通常レイてゥトユニット 2 3 1を有するダ ミーメモリセル SDMC11~14 において、 左下方向の位置ずれに起因して、 第 5図 のダミーメモリセル SDMC1と同様に、 以下のようにインバータ 2 3 3、 2 3 4の 特性が変化する。 すなわち、 左側に位置するインバータ 2 3 4では上側のトラン ジスタにおいてチャネル長が短くなり、 下側のトラジスタにおいてチャネル長が 長くなり、 チャネル幅が狭くなるのに対し、 右側に位置するインバータ 2 3 3で は上側のトランジスタにおいてチヤネノレ長が長くなり、 下側のトラン、ジスタにお いてチャネル幅が広くなる。
これに対し、 第 2 6図に示したように対 ί尔レイアウトュニット 2 3 2を有する ダミーメモリセル SDMC21〜24 においては、 左下方向の位置ずれに起因して、 第 5図のダミーメモリセル SDMC2と同様に、 以下のようにインバータの特性が変化 する。 すなわち、 左側に^置するインバータ 2 3 6では上側のトランジスタにお いてチャネル幅が狭くなり、 下側のトラジスタにおいてチャネル長が短くなるの に対し、 右側に位置するィンバータ 2 3 5では上側のトラジスタにおいてチヤネ ル長が短くなり、 チャネル幅が広くなり、 下側のトランジスタにおいてチャネル 長が長くなる。 '
以上のように、 位置ずれにより、 通常レイアウトユニット 2 3 1を有するダミ 一メモリセル SDMC11〜14及び対称レイァゥトュニット 2 3 2を有するダミーメ モリセル SDMC21〜24 のインバータ対を構成する 4つのインバータ 2 3 3— 2 3 6の間で駆動能力が互いに異なるようになる。 その結果、 位置ずれに応じて、 通 常レイァゥトュニット 2 3 1を有するダミーメモリセル SDMC11〜14 と対称レイ アウトユニット 2 3 2を有するダミーメモリセル SDMC21〜24 の間で駆動能力に 差が生じてしまう。 これに対応して、 ダミービット線 XDBL1及ぴ XDBL2に対する 駆動能力の間にも、 位置ずれに応じて差が生じるようになる。
第 2 7図に第 2 3図のタイミング制御回路 2 2 2の回路構成の概略図を示す。 第 2 7図に示すように、 タイミング制御回路 2 2 2はィンバータ 2 5 1、 2 5 2 及び AND回路 2 5 3を有する。 ィンバータ 2 5 1、 2 5 2は例えば同一のしき い値電圧を有する。
インパータ 2 5 1はダミービット線 XDBL1を入力し、 ダミービット線 XDBL1の 電位が所定のしきレ、値電圧よりも小さくなつたことに応答して Hレベルの信号を AND回路 2 5 3へ出力する。 インバータ 2 5 2はダミービット線 XDBL2を入力 し、 ダミービット線 XDBL2の電位が所定のしきレ、値電圧よりも小さくなつたこと に応答して Hレベルの信号を AND回路 2 5 3へ出力する。 AND回路 2 5 3は ィンバータ 2 5 1、 2 5 2の出力信号を入力し、 2つの出力信号の論理積をとる ことによりセルフタイミング信号 SLFを活性化させ.て出力する。
以下にタイミング制御回路 2 2 2の動作を第 2 8図を用いて説明する。 メモリ セルアレイ MCA内の所定のワード線 WLが選択され、 これに応答してダミーヮー ド線 DWLが選択されると、 ダミービット線 XDBL1、 XDBL2の電位はそれぞれダミ 一メモリセル SDMC11〜14、 SDMC21〜24 によってプリチャージレベ/レ (Hレベル ) より Lレベルに引き下げられる。
ここで、 上述したように、 通常レイアウトユニット 2 3 1を有するダミーメモ リセル SDMC11〜14のダミービット線 XDBL1に対する駆動能力と、 対称レイァゥ トュエツ ト 2 3 2を有するダミーメモリセル SDMC21〜24 のダミービット線 XDBL2 に対する駆動能力の間には、 不純物拡散層とゲートポリシリコン層との 間の位置ずれに応じた差があり、 それによつてダミービット線 XDBL1、 XDBL2の 電位の低下速度の間には位置ずれに応じて差が生じる。
第 2 8図には、 通常レイァゥトュニット 2 3 1を有するダミーメモリセル SDMC11〜14 の駆動能力が対称レイァゥトュニッ ト 2 3 2を有するダミーメモリ セル SDMC21〜24 のそれよりも大きくなった場合の例を示してあり、 ダミービッ ト線 XDBL1の電位の低下速度はダミービット線 XDBL2のそれよりも高くなつてい る。 このため、 インバータ 2 5 1の出力信号が Hレベルになるタイミング 1:7 はインパータ 2 5 2の出力信号が Hレベルになるタイミング 1:8 よりも、 位置 ずれに応じた期間 Δ ΐだけ早くなる。
AN D回路 2 5 3はインバータ 2 5 1、 2 5 2の出力信号の論理積をとつて セルフタイミング信号 SLF を出力する。 このため、 セルフタイミング信号 SLF の活性化タイミングは上記のタイミング t7 とタイミング" t8のうちの遅い方の タイミングによって決定される。 第 2 8図ではタイミング t8 においてセノレフ タイミング信号 SLFが活性化されて出力される。
従って、 タイミング制御回路 2 2 2では、 セ /レフタイミング信号 SLFの活性 化タイミングは、 通常レイァゥトユニット 2 3 1を有するダミーメモリセル SDMC11〜14 と対称レイァゥトュニット 2 3 2を有するダミーメモリセル SDMC21 ~24 のうち、 位置ずれに応じて駆動能力が小さくなつた方によって駆動される ダミービット線の電位に基づいて決定される。 タイミング制御回路 2 2 2では 、 セルフタイミング信号 SLF の活性化タイミングは、 不純物拡散層とゲートポ リシリコン層との間の位置ずれに応じて、 '駆動能力が小さくなつた方のレイァ ゥトュニットを有するメモリセルめ駆動能力に合わせて調整される。
一方、 メモリセルアレイ MCA内のメモリセル MCは、 第 5図のダミーメモリセ ル SDMC、 LDMC のレイァゥト例と同様に、 通常レイァゥトュ-ット 2 3 1及び対 称レイァゥトュニット 2 3 2を各々のビット線対 BL、 XBLに沿って交互に配置す るようにレイアウトされる。 このため、 位置ずれが起こった場合、 メモリセル MC には、 通常レイァゥトュ-ット 2 3 1と対称レイァゥトュエツト 2 3 2のう' ち、 駆動能力の小さい方のレイアウトユニットを有するメモリセルと、 駆動能力 の大きい方のレイァゥトュニットを有するメモリセルとが混在する。
読み出し時に選択されたメモリセル MCが駆動能力の小さい方のレイァゥトュ ニットを有するセノレであったときには、 ，駆動能力の大きい方のレイァゥトュニッ 'トを有するセルであつたときよりも、 ビット線対 BL、 XBLに所定の電位差が生じ るタイミングは遅くなる。 ビット線対 BL、 XBLに所定の電位差が生じるタイミン グは、 読み出し時に選択されたメモリセル MCが駆動能力の小さい方のレイァゥ トュニットを有するセルである力、、 駆動能力の大きい方のレイァゥトュニットを 有するセルであるか、 によって変化する。
ここで、 上述したように、 タイミング制御回路 2 2 2は、 不純物拡散層とゲ 一トポリシリコン層との間の位置ずれに応じて駆動能力が小さくなった方のレ ィアウトュニットを有するメモリセルの駆動能力に合わせてセルフタイミング 信号 SLFの活性化タイミングを調整する。
このため、 不純物拡散層とゲートポリシリコン層との間で位置ずれが起こり、 読み出し時に選択されたメモリセル MCが駆動能力の小さい方のレイァゥトュニ ットを有するセルであった場合であっても、 セルフタイミング信号の活性ィ匕タイ ミングが位置ずれに応じて適切に調整させるので、 センスアンプ起動信号 SA の 活性ィ匕タイミングが選択されたメモリセルのビット線対 BL、 XBL に所定の電位 差が発生するタイミングよりも確実に遅くなるようにすることができる。
従って、.本発明の第 1 1の実施の形態では、 製造ばらつき等の理由により不 純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合でも、 セン スアンプ起動信号 SAの活性ィ匕タイミングを位置ずれに応じて適切に調整するこ とができるので、 センスアンプ起動信号 SAの活性化タイミングが通常メモリセ ル MC のビット線対 BL、 XBL に所定の電位差が発生するタイミングょりも早く なるのを防止し、 保持データの誤読み出しを防止することができる。
尚、 上述の第 1 1の実施の形態においては、 ダミービット線対 DBL、 XDBL を 2組設け、 各組のダミービット線 XDBLからセルフタイミング信号 SLFを生成す るように構成したが、 これに限定されることはなく、 3組以上のダミービット線 対 DBL、 XDBL を設け、 各組のダミ一ビット線 XDBLからセルフタイミング信号 • SLFを生成するように構成してもよい。
この場合、 例えば、 複数のダミービット線対を 2つのグループに分け、 第 1の グループでは上記第 1のダミービット線対 DBL1、 XDBL 1と同様のレイアウトパ タ一ンでダミーメモリセルをレイアウトし、 第 2のグループでは上記第 2のダミ ービット線対 DBL2、 XDBL2と同様のレイァゥトパターンでダミーメモリセルをレ ィアウトするように構成する。 その上で、 第 1及び第 2のグループに属するダミ ー ット線のうち電位の低下速度が最も遅いダミービット線 XDBLの電位に基づ いてセルフタイミング信号 SLFを Hレベルに遷移させるようにタイミング制御回 路を構成すればよい。
次に、 本発明の第 1 2の実施の形態を第 2 9図を用いて説明する。 本発明の第 1 2の実施の形態の回路構成は、 第 2 3図に示した第 1 1の実施の形態の回路構 成に対して、 セ^/フタィミング回路 2 2 1がセ^/フタイミング回路 2 7 1に置き 換えられている点が異なる。 その他の構成につ！/、ては同様であるので説明は省略 する。 第 2 9図のセ^/フタィミング回路 2 7 1は、 少なくとも 1つのセルフタイミ ング用ダミーメモリセル SDMCと複数の負荷用ダミーメモリセル LDMCが接続され たダミービット線対 DBL、 XDBL を有する。 セルフタイミング用ダミーメモリセ ノレ SDMC としては、 例えば、 ダミービット線上のタイミング制御回路 2 7 2から 最も遠い位置から順に複数のダミーメモリセルが指定される。 ダミービット線 対 DBL、 XDBLはともに検出対象のダミービット線としてタイミング制御回路 2 7 2に接続ざれる。
タイミング制御回路 2 7 2は、 ダミービット線 DBレ XDBLを入力し、 ダミービ ット線 DBL、 XDBの電位の検出結果に基づいてセルフタイミング信号 SLFを出力 する。 タイミング制御回路 2 7 2の回路構成は、 ィンバータ 2 5 1、 2 5 2がダ ミービット線 XDBL1、 XDBL2の代わりにダミービット線 DBL、 XDBLを入力とする 点以外は、 第 2 7図のタイミング制御回路 2 2 2の回路構成と同様であり、 説明 は省略する。
第 3 0図に、 セルフタイミング回路 2 7 1のダミービット線対 DBL、 XDBUこお けるダミーメモリセル SDMC、 LDMCのレイァゥト例を示す。 第 3 0図に示すよう に各ダミーメモリセル SDMC、 LDMCは、 インバータ対及びトランスファートラン ジスタ対からなる部分を 1つのュニットとしてレイァゥトされる。
第 3 0図のダミーメモリセルは、 第 5図のダミーメモリセルのレイアウト例と 同様に、 インバータ 2 3 3、 2 3 4及びトランスファートランジスタ対 2 3 7か らなる通常レイアウトユニット 2 3 1と、 これと点対称又は線対称の関係を有す る、 インバータ 2 3 5、 2 3 6及びトランスファートランジスタ対 2 3 8からな る対称レイァゥトユニット 2 3 2とをダミービット線対 DBL、 XDBLに沿って交互 に配置するようにレイアウトされる。
セルフタイミング用ダミーメモリセル SDMC1〜4 の各々において、 第 5図のダ ミーメモリセルのレイアウト例とは異なり、 トランスファートランジスタ対 2 3 7 , 2 3 8を構成する 2つのトランジスタのゲート電極が互いに電気的に分離さ れる。 . セルフタイミング用ダミーメモリセル SDMC1、 3 のトランスファートランジス タ対 2 3 7において、 ダミービット線 DBL側のインバータ 2 3 4の出力ノード nl に接続されたトランスファートランジスタのゲートは図示しない共通のダミ 一ワード線 DWLに接続される一方、 ダミービット線 XDBL側のィンバータ 2 3 3 の出力ノード n2 に接続されたトランスファートランジスタのゲートはグランド VSSに接続される。
セルフタイミング用ダミーメモリセル SDMC1、 3 の保持データはィンバータ対 の接続ノード nlを Lレベルに、 接続ノード n2を Hレベルにするように設定され る。 それによつて、 セルフタイミング用ダミーメモリセル SDMC1、 3では、 ダミ ーヮード線 DWL選択時、 ダミービット線 DBL側のィンバータ 2 3 4によりダミー ビット線 DBLがプリチャージレベル （Hレベル） より Lレベルに引き下げられる 。 ' セルフタイミング用ダミーメモリセル SDMC2、 のトランスファートランジス タ対 2 3 8において、 ダミービット線 DBL側のインバータ 2 3 6の出力ノード nl に接続されたトランスファートランジスタのゲートはグランド VSS に接続さ れる一方、 ダミービット裨 XDBL側のインバータ 2 3 5の出力ノード n2に接続さ れたトランスファートランジスタのゲートは図示しない共通のダミーヮード線 , DWLに接続される。
セルフタイミング用ダミーメモリセル SDMC2、 4 の保持データはインバータ対 の接続ノード nlを Hレベルに、 接続ノード n2を Lレベルにするように設定され る。 それによつて、 セルフタイミング用ダミーメモリセル SDMC2、 4では、 ダミ 一ワード線 DWL選択時、 ダミービット線 XDBL側のィンバータ 2 3 5によりダミ ービット線 XDBLがプリチャージレベル （Hレベル） より Lレベルに引き下げら れる。
以上のように、 トランスファートランジスタ対 2 3 7、 2 3 8の分離された ゲート電極を共通のダミーヮード線 DWLまたはグランド VSSに接続する際の接続 パターンは、 ダミービット線に沿って隣接するセルフタイミング用ダミーメモ リセル SDMC どうしで互いに逆になるように設定される。 すなわち、 通常レイァ ゥト 2 3 1を有するセルフタイミング用ダミーメモリセル SDMC と対称レイァゥ トユエット 2 3 2を有するセルフタイミング用ダミーメモリセル SDMC とで、 接 続パタ一ンが互 ヽに逆になるように設定される。 それによつて、 ダミービット線 DBL は通常レイァゥトュ-ット 2 3 2を有す るセルフタイミング用ダミーメモリセル SDMC1、 3 のみにより駆動され、 ダミー ビット線 XDBLは対称レイァゥトュニット 2 3 2を有するセルフタイミング用ダ ミーメモリセル SDMC2、 4のみにより駆動される。
ここで、 上述のように不純物拡散層とゲートポリシリコン層との間に位置ずれ が起こった場合 （第 3 1図参照）、 通常レイアウトユニット 2 3 1を有するダミ 一メモリセル SDMCの駆動能力と対称レイァゥトュ-ット 2 3 2を有するダミー メモリセル SDMCの駆動能力の間には位置ずれに応じた差が発生する。
このため、 ダミービット線 DBL及びダミ一ビット線 XD Lに対する駆動能力の 間にも位置ずれに応じた差が生じ、 それによつてダミービット線 DBL、 XDBL の 電位の低下速度の間には、 第 2 8図のダミービット線 XDBL1、 XDBL2 の場合と 同様に、 位置ずれに応じて差が生じる。
従って、 第 2 7 ®のタイミング制御回路 2 2 2の場合と同様に、 タイミング 制御回路 2 7 2では、 セルフタイミング信号 SLF の活性化タイミングは、 通常 レイアウトユニット 2 3 1を有するダミーメモリセル SDMC1、 3 と対称レイァゥ トュニット 2 3 2を有するダミーメモリセル SDMC2、 4 のうち、 位置ずれに応じ て駆動能力が小さくなつた方によつて駆動されるダミービット線の電位に基づ いて決定される。
それによつて、 タイミング制御回路 2 7 2は、 不純物拡散層とゲートポリシ リコン層との間の位置ずれに応じて駆動能力が小さくなつた方のレイァゥトュ ニットを有するメモリセルの駆動能力に合わせて、 セルフタイミング信号 SLF の活性化タイミングを調整することができる。
このため、 不純物拡散層とゲートポリシリコン層との間で位置ずれが起こり、 読み出し時に選択されたメモリセル MCが馬区動能力の小さい方のレイァゥトュニ ットを有するセルであった場合であっても、 セルフタイミング信号の活性化タイ ミングが位置ずれに応じて適切に調整させるので、 センスアンプ起動信号 SA の 活性化タイミングが選択されたメモリセルのビット線対 BL、 XBL に所定の電位 差が発生するタイミングょりも確実に遅くなるようにすることができる。
従って、 本発明の第 1 2の実施の形態では、 不純物拡散層とゲートポリシリ コン層との間で位置ずれが起こった場合でも、 センスアンプ起動信号 SAの活性 ィ匕タィミングが通常メモリセル MCのビット線対 BL、 XBLに所定の電位差が発生 するタイミングょりも早くなるのを防止し、 保持データの誤読み出しを防止す ることができる。 ：
尚、 上述の第 1 2の実施の形態においては、 1 組のダミービット線対 DBL, XDBLからセルフタイミング信号 SLF を生成するように構成したが、 これに限定 されることはなく、 複数のダミービット線対 DBL、 XDBLを設け、 すべてのダミー ビット線 DBL、 XDBLのうち電位の低下速度が最も遅いダミービット線の電位に基 づいてからセルフタイミング信号 SLFを生成するように構成してもよい。
また、 上述の第 1 1、 第 1 2の実施の形態では、 各ダミービット線対に接続 される複数の負荷用ダミーメモリセル LDMC の保持データの設定パターンは任 意のパターンとすることができる。 例えば、 複数の負荷用ダミーメモリセル LDMCの保持データの設定パターンを第 3図の設定パターンと同様に、 セルフタ イミング用ダミーメモリセル SDMC の設定パターンと逆になるようにしてもよ い。 あるいは、 各負荷用ダミーメモリセル LDMC のインバータ対の接続ノード nl、 n2をフローティング状態に保持することにより、 各負荷用ダミーメモリセ ル LDMCの保持データを不定としてもよい。
また、，上述の第 1 1、 第 1 2の実施の形態において、 メモリセルの通常レイ ァゥトュニット及び対称レイァゥトユニットのレイァゥト例は第 2 4図に示し たものには限定されず、 適宜互いに点対称または線対称の関係を有する任意の レイアウトを用いればよい。
また、 上述の各実施の形態では、 ダミーメモリセルを有するタイミング制御回 路によりセルフタイミング信号を生成し、 セルフタイミング信号に基づいてセン スアンプ起動信号を生成する例を説明したが、 これに限定されることはなく、 他 のタイミング信号、 例えばビット線ィコライズ信号、 センスアンプ出力線のィコ ライズ信号や出力回路のァゥトプットイネーブル信号を生成してもよい。
また、 上述の各実施の形態では、 S R AMを例にあげて説明したが、 これに限 定されることはなく.、 本発明は D R AMや F e R AMなどの他の半導体メモリに も適用することができるのはもちろんである。 産業上の利用可能性
以上のように、 本発明は、 センスアンプ回路を起動するセンスアンプ起動信号 の生成回路としてセルフタイミング回路を有する半導体メモリに用いて有効であ り、 特に、 温度変化や製造ばらつきなどの様々なデバイス特性の変動要因によら ず、 通常メモリセル MC の保持データの誤読み出しを確実に防止することが要 求され、 十分な読み出しマージンを要求される半導体メモリに用いるのが好適 である。 '

Claims

請 求 の 範 囲
1 . 複数のワード線と、
複数のビット線と、
前記複数のヮード線と前記複数のビット線の交差位置に配置された複数のメ モリセルを有するメモリセルァレイと、
前記メモリセルァレイの近傍に配置され、 前記メモリセルの読み出し時に内部 回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミ ング回路を備えた半導体メモリであって、
前記セルフタイミング回路は、
前記ヮード線の選択に応答して選択されるダミーワード線と、
前記ダミーヮード線に接続され保持データを第 1の状態に設定された第 1のセ ルフタイミング用ダミーメモリセルと、 非選択状態にされ保持データを第 1の状 態と反対の第 2の状態に設定された負荷用ダミーメモリセルを有する第 1のダミ 一ビット線と、
' 前記ダミーヮード線に接続され保持データを第 3の状態に設定された第 2のセ ルフタイミング用ダミーメモリセルと、 非選択状態にされ保持データを前記第 3 の状態と同一の第 4の状態に設定された第 2の負荷用ダミーメモリセルを有する 第 2のダミービット線と、 ' · 前記第' 1のダミービット線及び第 2のダミービット線を入力し、 前記第 1及び 第 2のダミービット線の電位の変化速度の差に対応する期間だけ遅延させて、 前 記セルフタイミング信号を出力するタイミング制御回路と
を備えたことを特徴とする半導体メモリ。
2 . 前記メモリセル及びダミーメモリセルの各々は、
—方の出力ノードが他方の入力ノードへ交差接続された一対のインバータと、 前記一対のィンバータの第 1の接続ノードを前記ダミービット線に接続すると ともに、 前記一対のインバータの第 2の接続ノードを前記ダミービット線に対す る相捕ダミ一ビット線に接続する一対のトランスファートランジスタを有するこ とを特徴とする請求の範囲第 1項に記載の半導体メモリ。
3 . 前記第 1のセ フタイミング用ダミーメモリセノレ 、 前記第 1の接続ノード を第 1の電圧レベルに固定され、 前記第 2の接続ノ一ドを前記第 1の電圧レベル よりも高い第 2の電圧レベルに固定され、
前記第 1の負荷用ダミーメモリセルは、 前記第 1の接続ノ一ドを前記第 2の電 圧レベルに固定され、 前記第 2の接続ノードを前記第 1の電圧レベルに固定され 前記第 2のセルフタイミング用ダミーメモリセル及び前 第 2の負荷用ダミ一 メモリセルはともに、 前記第 1の接続ノードを前記第 1の電圧レベルに固定され 、 前記第 2の接続ノ一ドを前記第 2の電圧レベルに固定されたことを特徴とする 請求の範囲第 2項に記載の半導体メモリ。
4 . 前記タイミング制御回路は、
前記第 1のダミービット線及び第 2のダミービット線を入力し、 前記第 1及び 第 2のダミ ビット線の間の電位の変化速度の差に対応する活性化期間を有する 遅延制御信号を出力する遅延制御信号生成部と、
前記第 1のダミービット線及び前記遅延制御信号を入力し、 前記遅延制御信号 の前記活性化期間に対応する期間だけ前記第 1のダミービット線の電位を遅延さ せて出力する遅延制御部と、 .
前記遅延制御部の出力信号を入力し、 前記遅延制御部の出力信号の電位変化に 基づいて前記セルフタイミング信号を生成するセルフタイミング信号生成部と、 を備えたことを特徴とする請求の範囲第 1項に記載の半導体メモリ。 ，
5 . 前記遅延制御部は、 前記遅延制御信号の前記活性化期間に対応する期間だけ 前記第 1のダミービット線を前記セルフタィミング信号生成部の入力ノ一ドから 切り離すトランスファースィツチ回路を有することを特徴とする請求の範囲第 4 項に記載の半導体メモリ。
6 . 前記遅延制御部は、 前記遅延制御信号の前記活性化期間に対応する期間だけ 前記セルフタイミング信号生成部の入力ノードに接続される付加容量を有するこ , とを特徴とする請求の範囲第 4項に記載の半導体メモリ。 .
7 . 前記遅延制御部は、
前記第 1のダミービット線及び第 2のダミービット線を入力し、 前記第 1及び 第 2のダミービット線の間の電位の変化速度の差に対応する活性化期間を有する ' .遅延制御信号を出力する遅延制御信号生成部と、
前記第 1のダミービット線を入力し、 前記第 1のダミービット線の電位変化に 基づいて前記セルフタイミング信号を生成する第 1のセルフタイミング信号生成 部と、
前記第 1のセルフタイミング信号生成部の出力信号及 ^前記遅延制御信号を入 力し、 前記遅 柳信号の前記活性ィ匕期間に対応する期間だけ前記第 1のセルフ タイミング信号生成部の出力ノードを前記セルフタイミング回路の出力ノードか ら切り離すとともに、 前記活性化期間以外の期間は前記第 1のセルフタイミング 信号生成部の出力ノード.を前記セルフタイミング回路の出力ノードに接続するト ランスファースイッチ回路と、
前記第 1のダミービット線を入力し、 前記第 1のダミービット線の電位変化に 基づいて前記セルフタイミング信号を生成し、 前記生成されたセルフタイミング 信号を前記セルフタイミング回路の出力ノードに出力する第 2のセルフタイミン グ信号生成部と '
' を有することを特徴とする請求の範囲第 1項に記載の半導体メモリ。
8 . 前記第 1のダミービット線は、 前記ダミーヮード線の選択時に前記第 1のセ ルフタイミング用ダミーメモリセルのみにより駆動され、
前記第 2のダミービット線は、 前記ダミーヮード線の選択時に前記第 2のセル フタイミング用ダミーメモリセルにより駆動されるとともに、 前記第 2の負荷用 ダミーメモリセルのオフリーク電流により駆動されることを特徴とする請求の範 囲第 1項に記載の半導体メモリ。
9 . 前記タイミング制御回路が前記セルフタイミング信号を遅延させる期間は、 前記メモリセルのオフリーク電流の電流量に対応して変化することを特徴とする 請求の範囲第 1項に記載の半導体メモリ。 '
'
1 0 . 前記メモリセルの読み出し時に前記ビット線に出力された電位を検出する センスアンプ回路を更に有し、 '
前 teセンスァンプ回路を起動するためのセンスァンプ起動信号の活性化タィミ ングが前記セルフタイミング信号に基づいて決定されることを特徴とする請求の 範囲第 1項に記載の半導体メモリ。
1 1 . 複数のヮード線と、
複数のビット線対と、 .
前記複数のヮ一ド線と前記複数のビット線の交差位置に配置された複数のメ モリセルを有するメモリセルアレイと、
前記メモリセルァレイの近傍に配置され、 前記メモリセルの読み出し時に内部 回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミ ング回路を備えた半導体メモリであって、
前記セルフタイミング回路は、
前記ワード線の選択に応答して選択されるダミーワード線と、
前記ダミーヮード線に接続され 持データを第 1の状態に設定された第 1のセ ルフタイミング用ダミーメモリセルと、 非選択状態にされ保持データを第 1の状 態と反対の第 2の状態に設定された負荷用ダミーメモリセルを有するダミービッ ト線対と、
前記ダミービット線対を入力し、 前記ダミービット線対の一方のダミ一ビット '線の電位に対応する期間だけ遅延させて、 前記ダミービット線対の他方のダミー ビット線の電位変化に基づいて、 前記セルフタイミング信号を出力するタイミン グ制御回路と
を備えたことを特徴とする半導体メモリ。
1 2 . 前記一方のダミ一ビット線は前記負荷用ダミーメモリセルのオフリーク電 流のみにより駆動され、 ·
前記他方のダミービット線は前記セルフタイミング用ダミーメモリセルにより 5 駆動されることを特徴とする請求の範囲第 1 1.項に記載の半導体メモリ。
1 3 . 前記メモリセル及びダミーメモリセルの各々は、
, 一方の出力ノードが他方の入力ノードへ交差接続された一対のインバータと、 前記一対のィンバータの第 1の接続ノードを前記他方のダミービット線に接続す
10 るとともに、 前記一対のィンバータの第 2の接続ノ一ドを前記一方のダミービッ ト線に接続する一対のトランスファートランジスタを有することを特徴とする請 求の範囲第 1 1項に記載の半導体メモリ。 ·
1 4 . 前記セルフタイミング用ダミーメモリセルは、 前記第 1の接続ノ一ドを第 15 1の電圧レベルに固定され、 前記第 2の接続ノードを前記第 1の電圧レベルより も高い第 2の電圧レベルに固定され、
前記負荷用ダミーメモリセルは、 前記第 1の接続ノ一ドを前記第 2の電圧レべ ルに固定され、 前記第 1の電圧レベルに固定されたことを特徴とする請求の範囲 . 第 1 3項に記載の半導体メモリ。 .
20
1 5 . 前記タィミング制御回路は、
前記ダミービット線対を入力し、 前記一方のダミービット線の電位に対応する 期間だけ、 前記他方のダミービット線の電位を遅延させて出力する遅延制御部と
25 前記遅延制御部の出力信号を入力し、 前記遅延制御部の出力信号の電位変ィ匕に 基づいて前記セルフタイミング信号を生成するセルフタイミング信号生成部と を有することを特徴とする請求の範囲第 1 1.項に記載の半導体メモリ。
1 6 . 前記遅延制御部は、 前記一方のダミービット線の電位がゲートに入力され たトランジスタを含むトランスファーゲートを少なくとも 1つ有し、 前記トラン ジスタのオン抵抗ィ直に基づいて遅延量が制御されることを特徴とする請求の範囲 第 1 5項に記載の半導体メモリ。
1 7 . 前記タイミング制御回路は、 前記一方のダミービット線の電位がグートに 入力されたトランジスタを含むィンバータを少なくとも 1つ有し、 前記トランジ スタのオン抵抗値に基づいて前記ィンバータの駆動能力を制御することにより遅 ' 延暈が制御されることを特徴とする請求の範囲第 1 1項に記載の半導体メモリ。
1 8 . 前記タイミング制御回路は、
前記一方のダミービット線を入力し、 前記一方のダミービット線の電位変化を 増幅することにより前記一方のダミービット線の電位に対応するレベルを有する 遅延制御信号を出力する遅延制御信号生成部と、
前記他方のダミービット線及び前記遅延制御信号を入力し、 前記遅延制御信号 の前記レベルに対応する期間だけ前記他方のダミービット線の電位を遅延させて ， 出力する遅延制御部と、 '
前記遅延制御部の出力信号を入力し、 前記遅延制御部の出力信号の電位変ィ匕に 基づいて前記セルフタイミング信号を生成するセルフタイミング信号生成部と、 を有することを特徴とする請求の範囲第 1 1項に記載の半導体メモリ。
1 9 . 前記遅延制御部は、 前記遅延制御信号がグートに入力されたトランジスタ を含むトランスファーゲートを少なくとも 1つ有し、 前記トランジスタのオン抵 抗値に基づいて遅延量が制御されることを特徴とする請求の範囲第 1 8項に記載 の半導体メモリ。
2 0 . 前記遅延制御信号生成部は、 前記一方のダミービット線の電位がゲートに 入力されたトランジスタを含み、 前記トランジスタのソース又はドレインから前 記遅延制御信号を出力することを特徴とする請求の範囲第 1 8項に記載の半導体 メモリ。 '
2 1 . 前記遅延制御部は、 前記セルフタイミング信号生成部の入力ノードと電源 電圧の間を接続し、 前記一方のダミービット線の電位がゲートに入力されたトラ ンジスタを少なくとも 1つ有し、 前記トランジスタのオン抵抗値に基づいて遅延 量が制御されることを特徴とする請求の範囲第 1 5項に記載の半導体メモリ。
2 2 . 前記タイミング制御回路が前記セルフタイミング信号を遅延させる期間は 、 前記メモリセルのオフリ一'ク電流の電流量に対応して変化することを特徴とす る請求の範囲第 1 1項に記載の半導体メモリ。
2 3 . 前記メモリセルの読み出し時に前記ビット線に出力された電位を検出する センスアンプ回路を更に有し、
前記センスナンプ回路を起動するためのセンス了ンプ起動信号の活性化タイミ ングが前記セルフタイミング信号に基づいて決定されることを特徴とする請求の 範囲第 1 1項に記載の半導体メモリ。 '
2 4 . 複数のヮード線と、
複数のビット線と、
前記複数のヮード線と前記複数のビット線の交差位置に配置された複数のメ モリセルを有するメモリセルァレイと、
前記メモリセルアレイの近傍に配置さ 前記メモリセルの読み出し時に内部 回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミ ング回路を備えた半導体メモリであって、
前記セルフタイミング回路は、
前記ヮード線の選択に応答して選択されるダミーワード線と、
前記ダミーヮード線に接続されたセルフタイミング用ダミーメモリセルを有し 、 前記ダミーヮード線の選択時に前記セルフタイミング用ダミーメモリセルによ り駆動される第 1のダミービット線と、
非選択状態にされた負荷用ダミーメモリセルを有し、 前記ダミーヮード線の選 択時に前記負荷用ダミーメモリセルのみにより駆動される第 2のダミービット線 と、 ，
前記第 1のダミービット線及び第 2のダミービット線を入力し、 前記第 2のダ ミービット線の電位に対応する期間だけ遅延させて、 前記第 1のダミービット線 の電位変化に基づいて前記セルフタイミング信号を出力するタイミング制御回路 と
を備えたことを特徴とする半導体メモリ。
2 5 . 複数のヮード線と、 ，
複数のビヅト線と、 . 前記複数のヮード線と前記複数のビット線の交差位置に配置された複数のメ モリセルを有するメモリセルアレイと、
前記メモリセルァレイの近傍に配置され、 前記メモリセルの読み出し時に内部 回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイ.ミ ング回路を備えた半導体メモリであって、
'前記セルフタイミング回路は、
前記ヮード線の選択に応答して選択されるダミーワード線と、
前記ダミーヮード線に接続され通常レイアウトユニットから構成された複数の 第 1のセルフタイミング用ダミーメモリセルが連続して配置された第 1のダミー ビット線と、
前記ダミーヮード線に接続され前記通常レイアウトユニットと点対称又は線対 称の関係を有する対称レイァゥトュエツトから構成された複数の第 2のセルフタ ィミング用ダミーメモリセルが連続して配置された第 2のダミービット線と、 前記第 1のダミービット線及び第 2のダミービット線を入力し、 前記第 1及び 第 2のダミービット線のうち電位の変化速度の遅い方のダミービット線の電位変 化に基づいて、 前記セルフタイミング信号を出力するタイミング制御回路と を備えたことを特徴とする半導体メモリ。
2 6 . 前記メモリセルアレイ内の前記メモリセルは、 前記通常レイアウトュ-ッ トと前記対称レイァゥトユニットを前記ビット線に沿 て交互に配置するように レイアウトされていることを特 tとする請求の範囲第 2 5項に記載の半導体メモ ジ。
2 7 . 前記メモリセルの読み出し時に前記ビット線に出力された電位を検出する センスアンプ回路を更に有し、 ，
前記センスァンプ回路を起動するためのセンスァンプ起動信号の活性化タィミ ングが前記セルフタイミング信号に基づいて決定されることを特徴とする請求の 範囲第 2 4項に記載の半導体メモリ。 ' 2 8 . 複数のヮード線と、 ， .
複数のビット線と、
前記複数のヮード線と前記複数のビット線の交差位置に配置された複数のメ モリセルを有するメモリセルァレイ'と、
前記メモリセルァレイの近傍に配置され、 前記メモリセルの読み出し時に'内部 回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミ ング回路を備えた半導体メモリであって、
前記セ^/フタイミング回路は、 '
前記ワード癱の選択に応答して選択されるダミーワード線と、
通常レイアウトユニットから構成された第 1のセルフタイミング用ダミーメモ リセルと、 前記通常レイアウトユニットと点対称又は線対称の関係を有する対称 レイアウトュエツトから構成された第 2のセルフタイミング用ダミーメモリセル とを有するダミービット線対と、
前記ダミ一ビット線対を入力し、 前記ダミ一ビット線対のうち電位の変化速度 の遅い方のダミービット線の電位変化に基づいて、 前記セルフタイミング信号を 出力するタイミング制御回路と
を 1 、
前記第 1及び第 2のセルフタイミング用ダミーメモリセルの各々は、 —方の出力ノードが他方の入力ノードへ交差接続された一対のインバータと、 前記一対のィンバータの第 1の接続ノ一ドを前記ダミービット線対の一方のダ ミービット線に接続するとともに、 前記一対のインパータの第 2の接続ノードを 他方のダミービット線に接続する一対のトランスファートランジスタを を備え、 '
前記一対のトランスファートランジスタのゲートは互いに電気的に分離されて いることを特徴とする半導体メモリ。
2 9 . 前記第 1のセルフタイミング用ダミーメモリセノレの前記一対のトランスフ アートランジスタの分離されたゲートのうち、 前記一方のダミービット線側のゲ ートは前記ダミーワード線に接続され、 . ' 前記第 2のセルフタイミング用ダミーメモリセルの前記一対のトヲンスファー トランジスタの分離されたゲートのうち、 前記他方のダミービット線側のゲート は前記ダミーヮード線に接続されていることを特徴とする請求の範囲第 2 8項に 記載の半導体メモリ。 ― , 3 0 . 前記第 1のセルフタイミング用ダミーメモリセルにおいて前記第 1の接続 ノ一ドは第 1の電圧レベルに固定され、 前記第 2の接続ノ一ドは前記第 1の電圧 レベルよりも高い第 2の電圧レベルに固定され、
前記第 2のセルフタイミング用ダミーメモリセ^/において前記第 1の接続ノ一 ドは前記第 2の電圧レベルに固定され、 前記第 2の接続ノードは前記第 1の電圧 レベルに固定されていることを特徴とする請求の範囲第 2 9項に記載の半導体メ モリ。 '
3 1 . 前記メモリセルアレイ内の前記メモリセルは、 前記通常レイァゥトュニッ トと前記対称レイァゥトュニットを前記ビット線に沿って交互に配置するように レイアウトされていることを特徴とする請求の範囲第 2 8項に記載の半導体メモ
：リ。
3 2 . 前記メモリセルの読み出し時に前記ビット線に出力された電位を検出する センスアンプ回路を更に有し、 前記センスァンプ回路を起動するためのセンス了ンプ起動信号の活性化タィミ ングが前記セルフタイミング信号に基づいて決定される；とを特徴とする請求の 範囲第 2 8項に記載の半導体メモリ。 .
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