CN1879174A - 具有自定时电路的半导体存储器 - Google Patents

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Abstract

半导体存储器的自定时电路(61)具备：伪位线(XDBL1)，其具有设定为第1状态的自定时用伪存储单元(SDMC11、12)、和设定为与第1状态相反的第2状态的负荷用伪存储单元(LDMC11、12)；伪位线(XDBL2)，其具有设定为第3状态的自定时用伪存储单元(SDMC21、22)、和设定为与所述第3状态相同的第4状态的负荷用伪存储单元(LDMC21、22)；和定时控制电路(62)，其使自定时信号(SLF)延迟与伪位线(XDBL1、XDBL2)的电位变化速度之差对应的时间后使之输出。

Description

具有自定时电路的半导体存储器
技术领域
本发明涉及一种具有用于读出存储单元的保存数据的读出放大电路(sense amplifier circuit)的半导体存储器，尤其涉及一种半导体存储器，其具有自定时电路，通过对应于内部存储单元的特性来控制读出放大起动信号的激活定时，使数据的读出余裕提高。
背景技术
通常，静态RAM(Static RAM，下面称为SRAM。)具有将交叉连接了一对反相器的存储单元配置成矩阵状的存储单元阵列。各存储单元中，反相器对的相互连接点经一对转移晶体管(transfer transistor)连接于位线对上，转移晶体管对的栅极连接于字线上。位线对与读出放大电路连接。
SRAM的读出动作中，首先从外部提供时钟信号与地址信号，与时钟信号同步地来解码地址信号，由此选择对应的字线。通过选择字线，对应的存储单元的转移晶体管对导通，由此，对应的存储单元的反相器对与位线对连接。根据保持于存储单元的反相器对中的数据，驱动位线对。响应于读出放大起动信号，由读出放大电路将被驱动的位线对的电位差放大，读出存储单元的保持数据。在上述读出动作中，作为起动读出放大电路的读出放大起动信号的生成电路，已知有现有的使用自定时电路的生成电路。(例如参照专利文献1。)
图1是以往的具备自定时电路的SRAM的电路结构的概略图。
以往的自定时电路11具有：至少1个自定时用伪存储单元(dummymemory cell)SDMC；用于选择伪存储单元的伪字线DWL；用于检测伪存储单元的保持数据的伪位线对DBL、XDBL；和根据伪位线对DBL、XDBL的电位来生成自定时信号SLF的定时控制电路12。自定时用伪存储单元SDMC与存储单元阵列内的普通存储单元MC一样，具有反相器对和转移栅极(transfer gate)对。
另外，从伪位线对DBL、XDBL上的距定时控制电路12最远的位置开始顺序配置自定时用伪存储单元SDMC。为了使伪字线DWL和伪位线对DBL、XDBL的布线电容引起的负荷与存储单元阵列MCA内的字线WL和位线对BL、XBL的负荷一致，对伪字线DWL和伪位线对DBL、XDBL分别设置多个负荷用伪存储单元LDMC。
用图2来说明现有的自定时电路11的动作。如图2所示，与在存储单元阵列MCA内选择规定的字线WL相同步，选择伪字线DWL。通过选择伪字线DWL，自定时用伪存储单元SDMC的转移栅极对导通，自定时用伪存储单元SDMC的反相器对与伪位线对DBL、XDBL相连接，由此被驱动的伪位线对DBL、XDBL产生规定的电位差。
定时控制电路12检测伪位线对DBL、XDBL中任一方的电位(图中为XDBL)，当检测对象的伪位线(XDBL)的电位比规定值小时，使自定时信号SLF激活。将自定时信号SLF提供给控制电路13，由设置在控制电路13内的延迟电路14延迟规定时间。控制电路13将延迟电路14的输出信号作为读出放大起动信号SA，提供给读出放大电路14。读出放大电路14响应于被提供的读出放大起动信号SA，将被所选择的普通存储单元MC驱动的位线对BL、XBL的电位差放大，读出保持数据。
此时，通过负荷用伪存储单元LDMC的负荷调整，调整对伪位线对DBL、XDBL的驱动能力，同时，通过调整延迟电路14的延迟量，将读出放大起动信号SA的激活定时调整到最佳定时。
这里，即便由于制造差异，使得存储单元阵列MCA内的普通存储单元MC的驱动能力产生差异的情况下，由于由同一制造工序制造，所以伪存储单元SDMC的驱动能力也具有同样的差异。即，在普通存储单元MC的驱动能力偏向较快的方向的情况下，伪存储单元SDMC的驱动能力也偏向更快的方向。在使用图1的自定时电路11的读出放大起动信号的生成电路中，根据由伪存储单元SDMC驱动的伪位线对DBL、XDBL的电位，确定读出放大起动信号SA的激活定时，所以可对应于普通存储单元MC的驱动能力的制造差异，将读出放大起动信号SA的激活定时自动调整到最佳定时。
另一方面，在连接于伪位线对DBL、XDBL上的负荷用伪存储单元LDMC中，设定栅极电位，以使得转移晶体管对始终截止。因此，负荷用伪存储单元LDMC原本仅向伪位线对DBL、XDBL附加与存储单元阵列MCA一样的布线电容，不驱动伪位线对DBL、XDBL。
但是，近年来半导体集成电路的细微化得到推进，在实际的SRAM中，不能忽视在存储单元内的转移晶体管的截止状态下的泄漏电流Ileak。因此，在实际的SRAM中，负荷用伪存储单元LDMC也利用上述截止泄漏电流Ileak来驱动伪位线对DBL、XDBL。
当以定时控制电路12为检测对象的伪位线(XDBL)不仅仅被自定时用伪存储单元SDMC，而且被负荷用伪存储单元LDMC的截止泄漏电流Ileak所驱动时，检测对象的伪位线(XDBL)的电位下降速度变快，变快的量与截止泄漏电流Ileak的驱动量相应。因此，自定时信号SLF的激活定时比原本的定时提前，与之对应，读出放大起动信号SA也比原本的定时更提前地被激活。结果，读出放大电路14中有可能引起普通存储单元MC的保持数据的误读出。
另一方面，取决于负荷用伪存储单元LDMC保持的数据来确定负荷用伪存储单元LDMC利用截止泄漏电流Ileak把伪位线对DBL、XDBL中哪一个位线向L电平方向降低。在反相器对的连接节点处于浮动状态的情况下，在SRAM电源接通时任意确定负荷用伪存储单元LDMC的保持数据，与自定时用伪存储单元SDMC不同，是非特定的。
考虑以上情况，对于以定时控制电路12为检测对象的伪位线(XDBL)，为了使由负荷用伪存储单元LDMC的截止泄漏电流Ileak的驱动的影响最小化，已知如下技术，即在自定时电路11中，将连接于伪位线对DBL、XDBL上的自定时用伪存储单元SDMC和负荷用伪存储单元LDMC的保持数据设定成使它们为彼此相反的数据。(例如参照专利文献1。)
图3中示出连接于伪位线对DBL、XDBL上的自定时用伪存储单元SDMC和负荷用伪存储单元LDMC的保持数据的设定图案的例子。如图3所示，该图案为，在自定时用伪存储单元SDMC和负荷用伪存储单元LDMC之间，反相器对INV1、INV2的连接节点n1、n2的电位被彼此相反地固定的图案。
通过该结构，伪位线XDBL的电位仅被自定时用伪存储单元SDMC向L电平降低，另一方面，对伪位线DBL执行基于全部负荷用伪存储单元LDMC的截止泄漏电流的驱动。因为根据伪位线XDBL的电位来生成自定时信号SLF，所以可防止读出放大起动信号SLF的激活定时在截止泄漏电流Ileak的驱动的影响下比原本的定时提前。
但是，即便是图3所示的自定时电路11，在SRAM因周围的温度变化等而变为高温状态的情况下，截止泄漏电流Ileak的电流量增加，从而具有可能在读出放大电路14中产生误读出的问题。
图4是说明上述问题的图。考虑如下情况，在存储单元MCA内，连接有所选择的存储单元的位线对BL、XBL中，非选择存储单元的保持数据全部为与选择存储单元的保持数据相反的数据。
如图4所示，若此时截止泄漏电流Ileak的电流量增大，则其中一个位线(图中为BL)被选择存储单元的反相器对向L电平方向大幅度降低，同时，另一个位线(图中为XBL)也被非选择存储单元的截止泄漏电流Ileak向L电平方向降低，位线XBL的电位随着时间而降低。因此，在上述情况下，位线对BL、XBL的电位差变为规定电位差的定时最滞后。
与此相对，在图3所示的自定时电路11中，设定伪存储单元SDMC、LDMC的保持数据，以使基于截止泄漏电流Ileak的驱动对检测对象的伪位线XBL的影响最小，在此基础上，通过仅检测伪位线XDBL的电位，来激活自定时信号SLF。因此，自定时信号SLF的激活定时基本上不受截止泄漏电流Ileak的大小的影响。即，读出放大起动信号SA无论截止泄漏电流Ileak的大小如何，基本上都按相同的定时被激活。
因此，在截止泄漏电流Ileak增加的情况下，读出放大起动信号SA的激活定时比在位线对BL、XBL中产生规定电位差的定时提前，有可能发生保持数据的误读出。因此，本发明的第一目的在于提供一种半导体存储器，即便在截止泄漏电流Ileak增加的情况下，也可防止普通存储单元MC的保持数据的误读出。
另外，图5中示出图1的现有的自定时电路中的伪存储单元SDMC、LDMC的布局例子。如图5所示，现有的伪存储单元是把由反相器对和转移晶体管对构成的部分作为一个单元来布局的。
现有的伪存储单元被布局成，沿伪位线对DBL、XDBL交互配置：由反相器53、54和转移晶体管对57构成的普通布局单元51、和与普通布局单元51具有点对称或线对称关系的、由反相器55、56和转移晶体管对58构成的对称布局单元52。
例如从伪位线上距定时控制电路12最远的位置起顺序指定多个伪存储单元，作为自定时用伪存储单元SDMC。图5中，自定时用伪存储单元SDMC1、2的转移晶体管对57、58的栅极连接于未图示的共同的伪字线DWL上，负荷用伪存储单元LDMC1、2的转移晶体管对的栅极连接于接地VSS上。
另外，图中白色区域表示半导体晶片上的杂质扩散层，由浓阴影表示的区域表示形成于半导体晶片上的栅极多晶硅层。虚线表示存储单元内的局部布线，粗线表示伪位线DBL、XDBL，圆标记表示与伪位线的接触。另外，从图5可知，在普通布局单元51与对称布局单元52各个中，构成反相器对的两个反相器的布局彼此不为线对称。
这里，在图5的伪存储单元的布局例子中，在制造过程的光蚀刻工序等中，在杂质扩散层与栅极多晶硅层之间产生位置偏离的情况下，具有可能发生存储单元MC的保持数据的误读出的问题。
如图6所示，在杂质扩散层和栅极多晶硅层的角部，实际的完成形状中有圆。因此，在产生上述位置偏离的情况下，例如栅极多晶硅层整体相对于杂质扩散层向图中左下方向偏移的情况下(参照图6)，普通布局单元51与对称布局单元52中，在构成反相器对的各反相器之间，驱动能力产生差异。
具体而言，在普通布局单元51中，由于左下方向的位置偏离，反相器特性发生如下变化。即，在位于左侧的反相器54中，上侧晶体管中沟道长度变短，下侧晶体管中沟道长度变长、沟道宽度变窄，相反，在位于右侧的反相器53中，上侧晶体管中沟道长度变长，下侧晶体管中沟道宽度变宽。
与此相对，在对称布局单元52中，由于左下方向的位置偏离，反相器特性发生如下变化。即，在位于左侧的反相器56中，上侧晶体管中沟道宽度变窄，下侧晶体管中沟道长度变短，相反，在位于右侧的反相器55中，上侧晶体管中沟道长度变短、沟道宽度变宽，下侧晶体管中沟道长度变长。
如上所述，由于位置偏离，构成普通布局单元51与对称布局单元52的反相器对的4个反相器53～56之间，驱动能力各不相同。结果，对应于位置偏离，在具有普通布局单元51的伪存储单元SDMC1与具有对称布局单元52的伪存储单元SDMC2之间，驱动能力产生差异。
与之对应，对作为定时控制电路12的检测对象的伪位线XDBL的驱动能力，也对应于位置偏离而变化。由此，自定时信号SLF的激活定时也对应于位置偏离而变化，有可能比原本的定时提前。
另一方面，存储单元阵列MCA内的存储单元MC对于各位线BL、XBL，也具有与图5的伪存储单元SDMC、LDMC的布局例子一样的布局。因此，在发生位置偏离、读出时所选择的存储单元MC是具有普通布局单元51与对称布局单元52中的驱动能力小的一方的布局单元的单元时，位线对BL、XBL上产生规定电位差的定时有可能比原本的定时滞后。
因此，对应于位置偏离，读出放大起动信号SA的激活定时比位线对BL、XBL上产生规定电位差的定时提前，有可能发生保持数据的误读出。因此，本发明的第二目的在于提供一种半导体存储器，即便在制造过程中发生层间的位置偏离的情况下，也可防止普通存储单元MC的保持数据的误读出。
如上所述，本发明的主要目的在于提供一种半导体存储器，无论温度变化或制造差异等各种器件特性的变动因素如何，均可确实防止普通存储单元MC的保持数据的误读出。
专利文献1：日本特开2003-36678号公报
发明内容
根据用于实现上述目的的本发明的第1方面，一种半导体存储器，具备：多个字线；多个位线；存储单元阵列，其具有配置在所述多个字线与所述多个位线的交叉位置上的多个存储单元；和自定时电路，其配置在所述存储单元阵列的附近，生成在所述存储单元读出时确定内部电路的动作定时的自定时信号，其特征在于，所述自定时电路具备：响应于所述字线的选择而被选择的伪字线；第1伪位线，其具有第1自定时用伪存储单元和负荷用伪存储单元，该第1自定时用伪存储单元与所述伪字线连接，保持数据被设定为第1状态，该负荷用伪存储单元被设定成非选择状态，保持数据被设定成与第1状态相反的第2状态；第2伪位线，其具有第2自定时用伪存储单元和第2负荷用伪存储单元，该第2自定时用伪存储单元连接于所述伪字线上，保持数据被设定为第3状态，该第2负荷用伪存储单元被设定成非选择状态，保持数据被设定为与所述第3状态相同的第4状态；和定时控制电路，其输入所述第1伪位线和第2伪位线，使之延迟与所述第1和第2伪位线的电位变化速度之差对应的时间，输出所述自定时信号。
另外，根据本发明的第2方面，一种半导体存储器，具备：多个字线；多个位线对；存储单元阵列，其具有配置在所述多个字线与所述多个位线的交叉位置上的多个存储单元；和自定时电路，其配置在所述存储单元阵列的附近，生成在所述存储单元读出时确定内部电路的动作定时的自定时信号，其特征在于，所述自定时电路具备：响应于所述字线的选择而被选择的伪字线；伪位线对，其具有第1自定时用伪存储单元和负荷用伪存储单元，该第1自定时用伪存储单元连接于所述伪字线上，保持数据被设定为第1状态，该负荷用伪存储单元被设定成非选择状态，保持数据被设定为与第1状态相反的第2状态；和定时控制电路，其输入所述伪位线对，使之延迟与所述伪位线对中的一个伪位线的电位对应的时间，根据所述伪位线对中的另一伪位线的电位变化，输出所述自定时信号。
通过上述第1和第2方面，在本发明的半导体存储器中，即便在因周围温度变化等原因而出现截止泄漏电流Ileak增加的情况下，也可以使读出放大起动信号SA的激活定时延迟对应于截止泄漏电流Ileak的电流量的时间，所以可防止读出放大起动信号SA的激活定时比普通存储单元MC的位线对BL、XBL上发生规定电位差的定时提前，防止保持数据的误读出。
另外，根据本发明的第3方面，一种半导体存储器，具备：多个字线；多个位线；存储单元阵列，其具有配置在所述多个字线与所述多个位线的交叉位置上的多个存储单元；和自定时电路，其配置在所述存储单元阵列的附近，生成在所述存储单元读出时确定内部电路的动作定时的自定时信号，其特征在于，所述自定时电路具备：响应于所述字线的选择而被选择的伪字线；第1伪位线，其连接于所述伪字线上，连续配置有多个由普通布局单元构成的第1自定时用伪存储单元；第2伪位线，其连接于所述伪字线上，连续配置有多个第2自定时用伪存储单元，该第2自定时用伪存储单元由与所述普通布局单元具有点对称或线对称关系的对称布局单元构成；和定时控制电路，其输入所述第1伪位线和第2伪位线，根据所述第1和第2伪位线中电位变化速度慢的伪位线的电位变化，输出所述自定时信号。
通过上述第3方面，在本发明的半导体存储器中，即便在因制造差异等原因而在杂质扩散层和栅极多晶硅层之间发生位置偏离的情况下，也可对应于位置偏离来适当地调整读出放大起动信号SA的激活定时，所以可防止读出放大起动信号SA的激活定时比普通存储单元MC的位线对BL、XBL上发生规定电位差的定时提前，防止保持数据的误读出。
因此，在本发明的半导体存储器中，无论温度变化或制造差异等各种器件特性的变动因素如何，均可确实防止普通存储单元MC的保持数据的误读出。
附图说明
图1是具备现有的自定时电路的SRAM的电路结构的概略图。
图2是用以说明现有的自定时电路的动作的图。
图3是表示连接于现有的自定时电路的伪位线对上的自定时用伪存储单元和负荷用伪存储单元的保持数据的设定图案的例子的图。
图4是说明具备现有的自定时电路的SRAM的问题的图。
图5是表示现有的自定时电路中的伪存储单元的布局例子的图。
图6是表示现有的布局例中、栅极多晶硅层相对于杂质扩散层而整体向图中左下方向偏移时的布局的图。
图7是表示第1实施方式的概略结构图。
图8是表示第1实施方式的自定时电路内的各伪位线对上的定时用伪存储单元和负荷用伪存储单元的保持数据的设定图案的图。
图9是表示第1实施方式的定时控制电路的电路结构的概略图。
图10是用以说明第1实施方式的定时控制电路的动作的图。
图11是用以说明第2实施方式的图。
图12是用以说明第3实施方式的图。
图13是用以说明第3实施方式的定时控制电路的动作的图。
图14是表示第4实施方式的概略结构图。
图15是表示第4实施方式的定时控制电路的电路结构的概略图。
图16是用以说明第4实施方式的定时控制电路的动作的图。
图17是用以说明第5实施方式的图。
图18是用以说明第6实施方式的图。
图19是用以说明第7实施方式的图。
图20是用以说明第8实施方式的图。
图21是用以说明第9实施方式的图。
图22是用以说明第10实施方式的图。
图23是表示第11实施方式的概略结构图。
图24是表示第11实施方式的自定时电路的各伪位线对上的伪存储单元的布局例的图。
图25是表示第11实施方式的布局例中、栅极多晶硅层相对于杂质扩散层而整体向图中左下方向偏移时的布局的图。
图26是表示第11实施方式的布局例中、栅极多晶硅层相对于杂质扩散层而整体向图中左下方向偏移时的布局的图。
图27是表示第11实施方式的定时控制电路的电路结构的概略图的图。
图28是用以说明第11实施方式的定时控制电路的动作的图。
图29是用以说明第12实施方式的图。
图30是表示第12实施方式的自定时电路的伪位线对上的伪存储单元的布局例的图。
图31是表示第12实施方式的布局例中、栅极多晶硅层相对于杂质扩散层而整体向图中左下方向偏移时的布局的图。
具体实施方式
下面，参照附图来说明本发明的实施方式。但是，相关实施方式不限定本发明的技术范围，本发明的技术范围涉及权利要求的范围和其等同物。
图7是表示本发明第1实施方式的概略结构图。图7所示的SRAM具有自定时电路，该自定时电路作为用于起动读出放大电路的读出放大起动信号的生成电路。图6所示的SRAM的电路结构与图1所示的现有的电路结构相比，不同之处在于，将自定时电路11置换成自定时电路61，其它结构一样。
图7的自定时电路61具有两组伪位线对DBL1、XDBL1和DBL2、XDBL2。各伪位线对与图1的自定时电路11一样，具有至少一个自定时用伪存储单元SDMC和多个负荷用伪存储单元LDMC。
自定时用伪存储单元SDMC和负荷用伪存储单元LDMC中保持的数据的图案在伪位线对DBL1、XDBL1和DBL2、XDBL2之间各不相同。在各伪位线对上，例如，从伪位线上的距定时控制电路62最远的位置开始，顺序指定多个伪存储单元，作为自定时用伪存储单元SDMC。
第1伪位线对DBL1、XDBL1中的伪位线XDBL1作为检测对象的伪位线，连接于定时控制电路62。第2伪位线对DBL2、XDBL2中的伪位线对XDBL2作为检测对象的伪位线，连接于定时控制电路62。定时控制电路62输入伪位线XDBL1、XDBL2，根据伪位线XDBL1、XDBL2的电位检测结果，输出自定时信号SLF。
伪位线对DBL1、XDBL1和DBL2、XDBL2的各个自定时用伪存储单元SDMC与共同的伪字线DWL连接。通过伪字线DWL的选择，同时选择全部自定时用伪存储单元SDMC。
图8是表示自定时电路61内的伪位线对DBL1、XDBL1和DBL2、XDBL2上的定时用伪存储单元SDMC和负荷用伪存储单元LDMC的保持数据的设定图案的图。
如图8所示，第1伪位线对DBL1、XDBL1中的保持数据的设定图案与图3所示的现有的设定图案一样。即，图案为在自定时用伪存储单元SDMC和负荷用伪存储单元LDMC之间，将反相器对INV1、INV2的连接节点n1、n1的电位固定成彼此相反的设定图案。第1伪位线对DBL1、XDBL1的设定图案为，使伪位线XDBL1仅被自定时用伪存储单元SDMC驱动，使得负荷用伪存储单元LDMC的截止泄漏电流Ileak的驱动对作为定时控制电路62的检测对象的伪位线XDBL1的影响最小。
与此相对，第2伪位线对DBL2、XDBL2中的保持数据的设定图案为，在自定时用伪存储单元SDMC和负荷用伪存储单元LDMC之间，将反相器对INV1、INV2的连接节点n1、n2的电位全部固定成相同电位。第2伪位线对DBL2、XDBL2的设定图案为，伪位线XDBL2被自定时用伪存储单元SDMC驱动，同时，被全部负荷用伪存储单元LDMC的截止泄漏电流Ileak驱动，使得负荷用伪存储单元LDMC的截止泄漏电流Ileak的驱动对检测对象的伪位线XDBL2的影响最大。
因此，伪位线XDBL1、XDBL2之间的驱动能力的差异起因于负荷用伪存储单元LDMC的截止泄漏电流Ileak的驱动。在选择了伪字线DWL之后、到伪位线XDBL1、XDBL2的电位成为规定值为止的时间差取决于负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量而变化。
图9是表示定时控制电路62的电路结构的概略图。如图9所示，定时控制电路62具有延迟控制部81、反相器82和延迟控制信号生成部83。
延迟控制信号生成部83具有反相器84、反相器85和EXOR(异或)电路86。反相器84、85例如具有相同的阈值电压。反相器84输入伪位线XDBL1，响应于伪位线XDBL1的电位变得比规定阈值电压小，将H电平的信号输出到EXOR电路86。反相器85输入伪位线XDBL2，响应于伪位线XDBL2的电位变得比上述阈值电压小，将H电平的信号输出到EXOR电路86。EXOR电路86输入反相器84、85的输出信号，通过取得两个输出信号的异或，生成延迟控制信号DCNT。
延迟控制部81具有转移开关87与反相器88。转移开关87由使源极和漏极相互连接的PMOS晶体管与NMOS晶体管构成，连接伪位线XDBL1与反相器82的输入节点。将来自延迟控制信号生成部83的延迟控制信号DCNT原样提供给PMOS晶体管的栅极，将延迟控制信号DCNT经反相器88提供给NMOS晶体管的栅极。延迟控制部81输入伪位线XDBL1和延迟控制信号DCNT，根据延迟控制信号DCNT，使伪位线XDBL1的电位延迟规定时间，输出到反相器82的输入节点。
反相器82输入来自延迟控制部81的输出信号，响应于该输出信号的电位变得比规定值小，使自定时信号SLF激活。
下面用图10来说明定时控制电路62的动作。选择存储单元阵列MCA内的规定字线WL，当响应于此而选择了伪字线DWL时，伪位线XDBL1、XDBL2的电位分别从预充电电平(H电平)被降低到L电平。
这里，如上所述，在对伪位线XDBL1、XDBL2的驱动能力之间存在起因于负荷用伪存储单元LDMC的截止泄漏电流Ileak的驱动的差异，伪位线XDBL2的电位下降速度比伪位线XDBL1的电位下降速度快了与截止泄漏电流Ileak的电流量对应的部分。
因此，反相器85的输出信号变为H电平的定时t1比反相器84的输出信号变为H电平的定时t2提前了与截止泄漏电流Ileak的电流量对应的时间。因此，EXOR电路86生成的延迟控制信号DCNT具有长度取决于截止泄漏电流Ileak的电流量的H电平期间Δt。H电平期间Δt随着截止泄漏电流Ileak的电流量增加而变长。
延迟控制部81的转移开关87接受具有上述H电平期间Δt的延迟控制信号DCNT而动作，在H电平期间Δt期间导通，在H电平期间Δt以外的期间截止。因此，反相器82的输入节点n3的电位变化如下所示。
在定时t1之前的期间，由于转移开关87导通，所以输入节点n3的电位随着伪位线XDBL1的电位下降，而从预充电电平(H电平)降低到L电平。在从定时t1至定时t2的期间(H电平期间Δt)中，由于转移开关87截止，所以输入节点n3的电位不追随伪位线XDBL1的电位下降，而保持定时t1时的电位不变。在定时t2之后的期间，由于转移开关87导通，所以输入节点n3的电位再次随着伪位线XDBL1的电位下降而变化，从定时t1时的电位降低到L电平。
反相器82在输入节点n3的电位变得比阈值电压小的定时t3，使自定时信号SLF激活、输出。优选的是将反相器82的阈值电压设定得比反相器84、85的阈值电压小。
从图10可知，定时t2之后的输入节点n3的电位变化波形为，将定时t1之后的伪位线XDBL1的电位变化波形偏移上述H电平期间Δt而得到的波形。因此，定时控制电路62中的自定时信号SLF的激活定时t3，与根据伪位线XDBL1的电位而直接确定的以往情况下的激活定时t4相比，延迟了上述H电平期间Δt。
如上所述，由于H电平期间Δt随着截止泄漏电流Ileak的电流量增加而变长，所以自定时电路61使自定时信号SLF的激活定时延迟与负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量对应的时间，随着截止泄漏电流Ileak的电流量增加，也可使自定时信号SLF的激活定时的延迟量增加。
因此，在本发明的第1实施方式中，如图10所示，即便在因周围温度变化等原因、而使截止泄漏电流Ileak增加的情况下，也可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，所以可防止读出放大起动信号SA的激活定时比普通存储单元MC的位线对BL、XBL上发生规定电位差的定时提前，防止保持数据的误读出。
下面，用图11来说明本发明的第2实施方式。本发明的第2实施方式的电路结构与图7所示的第1实施方式的电路结构的不同之处在于，将定时控制电路62置换成定时控制电路101。其它结构一样，所以省略说明。图11中示出第2实施方式中的定时控制电路101的电路结构。
如图11所示，定时控制电路101的不同之处在于，将图9的定时控制电路62中的延迟控制部81置换为延迟控制部102。其它结构一样，省略说明。
延迟控制部102具有开关晶体管103、附加电容104和反相器105。在反相器82的输入节点n3与接地VSS之间，串联连接开关晶体管103与附加电容104。开关晶体管103由使源极和漏极相互连接的PMOS晶体管与NMOS晶体管构成，经反相器105向PMOS晶体管的栅极提供来自延迟控制信号生成部83的延迟控制信号DCNT，而将延迟控制信号DCNT原样提供给NMOS晶体管的栅极。
延迟控制部102输入伪位线XDBL1和延迟控制信号DCNT，根据延迟控制信号DCNT，使伪位线XDBL1的电位延迟规定时间，输出到反相器82的输入节点n3。下面说明延迟控制部102的动作。
开关晶体管103响应于延迟控制信号DCNT，在图10的H电平期间Δt期间导通，在输入节点n3上连接附加电容104。因此，在上述H电平期间Δt(从定时t1至定时t2的期间)期间，输入节点n3中的布线电容为将寄生电容与附加电容104相加而得到的电容，与定时t1之前和定时t2之后的期间的布线电容相比，大大增加。与之对应，在定时t1至定时t2的期间，上述输入节点n3的电位下降速度与定时t1之前和定时t2之后的期间的电位下降速度相比，大大降低。
因此，在定时t1至定时t2的期间，可减少输入节点n3的电位从定时t1时的电位下降的下降量，由此，可将输入节点n3的电位大致保持为定时t1时的电位不变。因此，定时控制电路101中的输入节点n3的电位变化与图10所示的定时控制电路62的情况下的电位变化一样。
因此，在本发明的第2实施方式中，与第1实施方式的情况一样，即便在截止泄漏电流Ileak增加的情况下，也可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，所以可防止普通存储单元MC的保持数据的误读出。
另外，附加电容104的电容值只要根据对伪位线XDBL1的驱动能力或输入节点n3的寄生电容大小，设定成使得从定时t1至定时t2的期间中的、输入节点n3的电位从定时t1时的电位下降的下降量足够少即可。
下面，用图12来说明本发明的第3实施方式。本发明的第3实施方式的电路结构与图7所示的第1实施方式的电路结构的不同之处在于，将定时控制电路62置换成定时控制电路111。其它结构一样，所以省略说明。图12中示出第3实施方式中的定时控制电路111的电路结构。
如图12所示，定时控制电路111的不同之处在于，将图9的定时控制电路62中的延迟控制部81置换为延迟控制部112。另外，定时控制电路111的反相器82与定时控制电路62不同，包含于延迟控制部112内。其它结构一样，省略说明。
延迟控制部112具有反相器82、反相器组113、转移开关114和反相器115。在伪位线XDBL1与自定时信号SLF的输出节点n4之间，连接反相器组113。与反相器组113并联，在伪位线XDBL1与自定时信号SLF的输出节点n4之间串联连接反相器82和转移开关114。
转移开关114由使源极和漏极相互连接的PMOS晶体管与NMOS晶体管构成，将来自延迟控制信号生成部83的延迟控制信号DCNT原样提供给PMOS晶体管的栅极，将延迟控制信号DCNT经反相器115提供给NMOS晶体管的栅极。反相器组113是将多个反相器串联连接而构成的，由奇数个反相器构成。优选的是将构成反相器82和反相器组的各反相器的阈值电压设定得比反相器84、85的阈值电压小。
转移开关114响应于延迟控制信号DCNT而动作，在图10的H电平期间Δt期间截止。因此，反相器82的输出节点与自定时信号的输出节点n4在上述H电平期间Δt(定时t1至定时t2的期间)期间变为非导通，在定时t1之前和定时t2之后的期间变为导通状态。
延迟控制部112输入伪位线XDBL1和延迟控制信号DCNT，根据伪位线XDBL1的电位与延迟控制信号DCNT，使自定时信号SLF延迟规定时间后输出。下面，用图13来说明定时控制电路111的动作。
在定时t1之前的期间，反相器82和反相器组113的输入节点n5的电位追随伪位线XDBL1的电位下降，从预充电电平(H电平)降低到L电平。反相器82在输入节点n5的电位变得比阈值小的定时t5，使输出电压从L电平转变为H电平，输出到转移开关114。反相器组113在与多个反相器的动作时间对应的期间、在比定时t5延迟了的定时t6，使输出电压从L电平转变为H电平，输出到自定时信号的输出节点n4。可通过调整构成反相器组113的反相器的个数或能力来调整定时t5与定时t6之间的延迟时间。
这里，根据图10所示的延迟控制信号DCNT的下降定时t2与上述定时t5、t6之间的位置关系，区分不同情况来说明与自定时信号SLF的输出相关的延迟控制部112的动作。
(1)定时t2比定时t5提前时
转移开关114一旦在定时t1截止后，在反相器82输出H电平的定时t5之前的定时t2再次导通。即，在定时t5，转移开关114保持为导通状态。
因此，反相器82在定时t5，使自定时信号的输出节点n4的电位从L电平转变为H电平。由此，在定时t5激活自定时信号SLF。
(2)定时t2比定时t6滞后时
转移开关114在定时t1截止后，在反相器组113输出H电平的定时t6之后的定时t2再次导通。即，在定时t5和定时t6两个定时，转移开关114都保持在非导通状态。
因此，反相器82在从定时t5至定时t6的期间，不能将H电平输出到自定时信号的输出节点n4，自定时信号的输出节点n4的电位在定时t6，通过反相器组113从L电平转变为H电平。由此，在定时t6激活自定时信号SLF。
(3)定时t2比定时t5滞后、比定时t6提前时
转移开关114在定时t1截止后，在反相器82输出H电平的定时t5之后、且在反相器组113输出H电平的定时t6之前的定时t2，再次导通。即，转移开关114在定时t5被保持为非导通状态，另一方面，在定时t5与定时t6之间的定时t2，变为导通状态，在定时t6保持为导通状态。
因此，反相器82在定时t5不能将H电平输出到自定时信号的输出节点n4。取而代之，反相器82在定时t5与定时t6之间的定时t2，使自定时信号的输出节点n4的电位从L电平转变为H电平。由此，在定时t2激活自定时信号SLF。
如上所述，定时控制电路111对应于延迟控制信号DCNT的下降定时t2，使自定时信号SLF的激活定时在定时t5到定时t6之间变化，随着定时t2变迟，使自定时信号SLF的激活定时也延迟。
由于延迟控制信号DCNT的下降定时t2随着负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量增加而变迟，所以自定时电路使自定时信号SLF的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，随着截止泄漏电流Ileak的电流量增加，可使自定时信号SLF的激活定时的延迟量也增加。
因此，在本发明的第3实施方式中，即便在截止泄漏电流Ileak增加的情况下，由于可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，所以可防止普通存储单元MC的保持数据的误读出。
另外，在上述第3实施方式中，示出了在伪位线XDBL1与自定时信号SLF的输出节点n4之间，并联设置了单一的反相器82与将3个反相器串联连接的反相器组13的例子，但不限于该结构，只要是将串联连接的反相器个数不同的两个反相器组并联设置的结构即可。另外，也可取代之，将驱动能力不同、对于相同输入信号按不同的定时进行信号输出的两个反相器并联设置。
另外，在上述第1～第3实施方式中，利用使源极和漏极相互连接的PMOS晶体管和NMOS晶体管构成转移开关和开关晶体管，但不限于此，例如也可由PMOS晶体管或NMOS晶体管单体来构成。
另外，在上述第1～第3实施方式中，构成为设置两组伪位线对DBL、XDBL，根据各组的伪位线XDBL来生成延迟控制信号DCNT，但不限于此，也可构成为设置3组或多于3组的伪位线对DBL、XDBL，根据各组的伪位线XDBL来生成延迟控制信号DCNT。
此时，例如构成为将多个伪位线对分成两个组，在第1组中，按与上述第1伪位线对DBL1、XDBL1一样的设定图案来保持数据，在第2组中，按与上述第2伪位线对DBL2、XDBL2一样的设定图案来保持数据。除此之外，只要设置成以下结构即可，即：根据属于第2组的伪位线中电位下降速度最快的伪位线XDBL的电位，使延迟控制信号DCNT转变为H电平，根据属于第1组的伪位线中电位下降速度最慢的伪位线XDBL的电位，使延迟控制信号DCNT转变为电平。
图14是表示第4实施方式的概略结构图。图14所示的SRAM具有自定时电路，该自定时电路作为用于起动读出放大电路的读出放大起动信号的生成电路。图14所示的SRAM的电路结构与图1所示的现有的电路结构的不同之处在于，将自定时电路11置换成自定时电路131，其它结构一样。
图14的自定时电路131与图1的自定时电路11一样，具有伪位线对DBL、XDBL。伪位线对DBL、XDBL具有至少一个自定时用伪存储单元SDMC与多个负荷用伪存储单元LDMC。作为自定时用伪存储单元SDMC，例如从伪位线上的距定时控制电路132最远的位置起，顺序指定多个伪存储单元。伪位线对DBL、XDBL分别与定时控制电路132连接。
定时控制电路132输入伪位线对DBL、XDBL，根据伪位线对DBL、XDBL的电位的检测结果，输出自定时信号SLF。伪位线对DBL、XDBL的各自定时用伪存储单元SDMC与共同的伪字线DWL连接。通过选择伪字线DWL，同时选择所有的自定时用伪存储单元SDMC。
定时用伪存储单元SDMC和负荷用伪存储单元LDMC的保持数据的设定图案与图3所示的现有的设定图案一样。即，设定图案为在自定时用伪存储单元SDMC和负荷用伪存储单元LDMC之间，把反相器对INV1、INV2的连接节点n1、n2的电位固定成相互相反。
这些设定图案达到如下效果：使负荷用伪存储单元LDMC的截止泄漏电流Ileak的驱动对伪位线XDBL的影响最小，仅利用自定时用伪存储单元SDMC来驱动伪位线XDBL，同时，利用所有的负荷用伪存储单元LDMC的截止泄漏电流Ileak来驱动伪位线DBL。
图15是表示定时控制电路132的电路结构的概略图。如图15所示，具有如下结构：定时控制电路132具有延迟控制部141和反相器组142，在伪位线XDBL与自定时信号SLF的输出节点n6之间，串联连接了延迟控制部141和反相器组142。
延迟控制部141具有由使源极和漏极相互连接的PMOS晶体管143和NMOS晶体管144构成的转移栅极(transfer gate)。PMOS晶体管143的栅极连接于接地VSS上，始终导通。NMOS晶体管144的栅极连接于伪位线DBL上。延迟控制部141输入伪位线BDL、XDBL，根据伪位线DBL的电位，使伪位线XDBL的电位延迟规定的时间，输出到反相器组142的输入节点。
反相器组142构成为将多个反相器串联连接。反相器组142输入来自延迟控制部141的输出信号，响应于该输出信号的电位变得比规定值小，激活自定时信号SLF。
下面，用图16来说明定时控制电路132的动作。当选择了存储单元阵列MCA内的规定字线WL，响应于此而选择了伪字线DWL时，伪位线XDBL的电位被自定时用伪存储单元SDMC驱动，从预充电电平(H电平)降低到L电平。
同时，伪位线DBL也被所有的负荷用伪存储单元LDMC的截止泄漏电流Ileak驱动，从预充电电平(H电平)降低到L电平。伪位线DBL的电位从预充电电平下降的电位下降量取决于负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量而变化。若截止泄漏电流Ileak的电流量增加，则伪位线DBL的电位下降量也随之增加。
这里，如上所述，向构成延迟控制部141的NMOS晶体管144的栅极输入伪位线DBL的电位。因此，NMOS晶体管144的导通电阻值对应于伪位线DBL的电位而变化，随着伪位线DBL的电位从预充电电平下降的电位下降量的增加而增加。
由此，延迟控制部141中的导通电阻值随着伪位线DBL的电位下降量的增加而增加。与之对应，延迟控制部141中的信号的延迟量也随着伪位线DBL的电位的下降量增加而增加。由于伪位线DBL的电位下降量对应于截止泄漏电流Ileak的电流量，所以延迟控制部141中的信号的延迟量取决于负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量而变化，随着截止泄漏电流Ileak的电流量增加而增加。
因此，延迟控制部141使输入的伪位线XDBL的电位延迟与截止泄漏电流Ileak的电流量对应的时间Δt，输出到反相器组142。反相器组142输入被延迟控制部141延迟后的伪位线DBL的电位，响应于该电位变得比规定阈值电压小，激活自定时信号SLF。
因此，自定时电路131使自定时信号SLF的激活定时延迟与负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量对应的时间Δt，随着截止泄漏电流Ileak的电流量增加，也可使自定时信号SLF的激活定时的延迟量增加。
因此，在本发明的第4实施方式中，即便在因周围温度变化等原因、使截止泄漏电流Ileak增加的情况下，也可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，所以可防止读出放大起动信号SA的激活定时比普通存储单元MC的位线对BL、XBL上发生规定电位差的定时提前，防止保持数据的误读出。
下面，用图17来说明本发明的第5实施方式。本发明的第5实施方式的电路结构与图14所示的第4实施方式的电路结构的不同之处在于，将定时控制电路132置换成定时控制电路161或162。其它结构一样，所以省略说明。图17(a)中示出第5实施方式中的定时控制电路161的电路结构。图17(b)中示出第5实施方式中的定时控制电路162的电路结构。
如图17(a)所示，定时控制电路161具有如下结构：在伪位线XDBL与自定时信号的输出节点n6之间设置由多个反相器构成的反相器组164，并在构成反相器组164的反相器之间插入了延迟控制部163。
延迟控制部163具有将多个转移栅极串连连接的结构，该转移栅极由使源极和漏极相互连接的PMOS晶体管和NMOS晶体管构成。各个转移栅极中，PMOS晶体管的栅极连接于接地VSS上，NMOS晶体管的栅极连接于伪位线DBL上。各个转移栅极的结构与图14的延迟控制部141中的转移栅极的结构一样。
如图17(b)所示，定时控制电路162具有如下结构：在伪位线XDBL与自定时信号的输出节点n6之间设置由多个反相器构成的反相器组165，并在构成反相器组165的各反相器之间分别插入了构成延迟控制部166的转移栅极。
延迟控制部166具有由使源极和漏极相互连接的PMOS晶体管和NMOS晶体管构成的多个转移栅极。各个转移栅极中，PMOS晶体管的栅极连接于接地VSS上，NMOS晶体管的栅极连接于伪位线DBL上。各个转移栅极的结构与图15的延迟控制部141中的转移栅极的结构一样。
反相器组164、165分别输入伪位线XDBL，响应于伪位线XDBL的电位变得比规定值小，激活自定时信号SLF。
这里，如上所述，在反相器组164、165的反相器之间分别插入构成延迟控制部163、166的转移栅极。因此，利用延迟控制部163、166，根据伪位线DBL的电位，使基于反相器组164、165的自定时信号SLF的激活定时延迟规定时间。
延迟控制部163、166的转移栅极分别与图15的延迟控制部141一样，使信号延迟与负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量对应的时间。另外，由于延迟控制部163、166由多个转移栅极构成，所以强调截止泄漏电流Ileak的电流量对信号延迟量的影响。因此，相对于截止泄漏电流Ileak的相同电流量，延迟控制部163、166的信号延迟量比延迟控制电路141的信号延迟量还大。
因此，分别针对负荷用伪存储单元LDMC的截止泄漏电流Ileak的相同电流量，定时控制电路161、162可使自定时信号SLF的激活定时延迟量与定时控制电路132的情况相比更大。由此，即便在截止泄漏电流Ileak增加的情况下，也可使自定时信号SLF的激活定时相对于普通存储单元MC的位线对BL、XBL上发生规定电位差的定时的余裕增加。
因此，在本发明的第5实施方式中，即便在截止泄漏电流Ileak增加的情况下，也可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，同时，可使读出放大起动信号SA的激活定时的延迟量更大，所以可使普通存储单元MC的保持数据的读出余裕增加，进一步确实防止误读出。
下面，用图18来说明本发明的第6实施方式。本发明的第6实施方式的电路结构与图14所示的第4实施方式的电路结构的不同之处在于，将定时控制电路132置换成定时控制电路171。其它结构一样，所以省略说明。
图18中示出第6实施方式中的定时控制电路171的电路结构。定时控制电路171具有如下结构：具有延迟控制部172和反相器组173，在伪位线XDBL与自定时信号SLF的输出节点n6之间串联连接延迟控制部172和反相器组173。
延迟控制部172具有在电源电压VDD与接地VSS之间串联连接PMOS晶体管174、NMOS晶体管175和NMOS晶体管176的反相器结构。PMOS晶体管174和NMOS晶体管175的栅极都连接于伪位线XDBL上。NMOS晶体管176的栅极连接于伪位线DBL上。延迟控制部172输入伪位线BDL、XDBL，响应于伪位线XDBL的电位变得比规定值小而动作，根据伪位线DBL的电位，使自定时信号SLF延迟规定时间后使之激活。
将自定时信号SLF输出到反相器组173的输入节点。反相器组173构成为将多个反相器串联连接。反相器组173缓冲来自延迟控制部172的输出信号，将自定时信号SLF输出到自定时信号的输出节点n6。
下面说明定时控制电路171的动作。延迟控制部172中，由PMOS晶体管174与NMOS晶体管175构成以伪位线XDBL为输入的反相器电路。另外，在反相器电路中，在NMOS晶体管175与接地VSS之间，设置在栅极接受伪位线DBL的NMOS晶体管176。延迟控制部172中的反相器电路的驱动能力取决于NMOS晶体管176的导通电阻值而变化，随着NMOS晶体管176的导通电阻值增加而变小。
NMOS晶体管176的导通电阻值对应于伪位线DBL的电位而变化，随着伪位线DBL的电位从预充电电平下降的电位下降量的增加而增加。因此，延迟控制部172中的反相器电路的驱动能力对应于伪位线DBL的电位而变化，随着伪位线DBL的电位从预充电电平下降的电位下降量增加而变小。
与之对应，延迟控制部172中的信号延迟量随着伪位线DBL的电位下降量增加而增加。由于伪位线DBL的电位下降量对应于截止泄漏电流Ileak的电流量，所以延迟控制部172中的信号延迟量取决于负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量而变化，随着截止泄漏电流Ileak的电流量增加而增加。因此，延迟控制部172使自定时信号SLF在从输入的伪位线XDBL的电位变得比规定阈值电压小的定时起延迟了与截止泄漏电流Ileak的电流量对应的时间后的定时激活、输出。
因此，定时控制电路171使自定时信号SLF的激活定时延迟与负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量对应的时间，可以随着截止泄漏电流Ileak的电流量增加，使自定时信号SLF的激活定时的延迟量也增加。
因此，在本发明的第6实施方式中，即便在截止泄漏电流Ileak增加的情况下，由于可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，所以可防止读出放大起动信号SA的激活定时比普通存储单元MC的位线对BL、XBL上发生规定电位差的定时提前，可防止保持数据的误读出。
下面，用图19来说明本发明的第7实施方式。本发明的第7实施方式的电路结构与图18所示的第6实施方式的电路结构的不同之处在于，将定时控制电路171置换成定时控制电路181、182。其它结构一样，所以省略说明。图19(a)中示出第7实施方式中的定时控制电路181的电路结构。图19(b)中示出第7实施方式中的定时控制电路182的电路结构。
如图19(a)所示，定时控制电路181具有延迟控制部183。延迟控制部183的结构为在伪位线XDBL与自定时信号的输出节点n6之间串联连接多个反相器电路。各个反相器电路具有与图18的延迟控制部172的结构一样的结构。各个反相器电路中，将伪位线DBL连接于NMOS晶体管185的栅极上。
如图19(b)所示，定时控制电路182具有延迟控制部184。延迟控制部184的结构为在伪位线XDBL与自定时信号的输出节点n6之间串联连接多个反相器电路。该反相器电路的串联连接具有与图19(a)的延迟控制部183的结构一样的结构，但不同之处在于对多个反相器电路共同设置与接地VSS连接的NMOS晶体管186。
延迟控制部183、184输入伪位线BDL、XDBL，响应于伪位线XDBL的电位变得比规定值小而动作，根据伪位线DBL的电位使自定时信号SLF延迟规定时间后使之激活。将自定时信号SLF输出到自定时信号的输出节点n6。
这里，如上所述，延迟控制部183、184的各个反相器电路具有向栅极输入伪位线DBL的NMOS晶体管185、186。因此，根据伪位线DBL的电位，通过延迟控制部183、184使自定时信号SLF的激活定时延迟规定时间。
延迟控制部183、184的NMOS晶体管185、186分别与图18的延迟控制部172一样，对应于伪位线DBL的电位，使反相器电路的驱动能力变化，随着伪位线DBL的电位从预充电电平下降的电位下降量的增加而变小。由此，延迟控制部183、184使自定时信号的激活定时延迟与负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量对应的时间。
另外，在延迟控制部183、184中，由于对串联连接的多个反相器电路设置NMOS晶体管185、186，所以强调截止泄漏电流Ileak的电流量对定时延迟量的影响。因此，相对于截止泄漏电流Ileak的相同电流量，延迟控制部183、184的定时延迟量比延迟控制电路172的定时延迟量还大。
因此，分别针对负荷用伪存储单元LDMC的截止泄漏电流Ileak的相同电流量，定时控制电路181、182可使自定时信号SLF的激活定时延迟量与定时控制电路171的情况相比更大。由此，即便在截止泄漏电流Ileak增加的情况下，也可使自定时信号SLF的激活定时相对于普通存储单元MC的位线对BL、XBL上发生规定电位差的定时的余裕增加。
因此，在本发明的第7实施方式中，即便在截止泄漏电流Ileak增加的情况下，也可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，同时，可使读出放大起动信号SA的激活定时延迟量更大，所以可使普通存储单元MC的保持数据的读出余裕增加，进一步确实防止误读出。
另外，在图19(b)的定时控制电路182中，由于在多个反相器电路之间，输入伪位线DBL的NMOS晶体管是共同的，所以与图19(a)的定时控制电路181相比，可减小电路规模。
下面，用图20来说明本发明的第8实施方式。本发明的第8实施方式的电路结构与图15所示的第4实施方式的电路结构的不同之处在于，将定时控制电路132置换成定时控制电路191或194。其它结构一样，所以省略说明。图20(a)中示出第8实施方式中的定时控制电路191的电路结构。图20(b)中示出第8实施方式中的定时控制电路194的电路结构。
如图20(a)所示，定时控制电路191与图15的定时控制电路132的电路结构的不同之处在于，将延迟控制部141置换成延迟控制部193。其它结构一样，所以省略说明。
延迟控制部193具有转移栅极，该转移栅极由使源极和漏极相互连接的PMOS晶体管143和NMOS晶体管144构成。PMOS晶体管143的栅极连接于接地VSS上，被导通。向NMOS晶体管144的栅极输入从延迟控制信号生成部192输出的延迟控制信号DCNT。
延迟控制信号生成部192的结构为在电源电压VDD与接地VSS之间串联连接NMOS晶体管196与NMOS晶体管196。NMOS晶体管196的栅极连接于伪位线DBL上。NMOS晶体管197的栅极连接于电源电压VDD上，始终导通。延迟控制信号生成部192从NMOS晶体管196与NMOS晶体管197的连接节点输出延迟控制信号DCNT。延迟控制部193输入伪位线DBL、XDBL，根据伪位线DBL的电位使伪位线XDBL的电位延迟规定时间，输出到反相器组142的输入节点。
如图20(b)所示，定时控制电路194与图20(a)的定时控制电路191的电路结构的不同之处在于，将延迟控制部193内的延迟控制信号生成部192置换成延迟控制部195内的延迟控制信号生成部198。其它结构一样，所以省略说明。延迟控制信号生成部205的结构为对于延迟控制信号生成部192的电路结构，将NMOS晶体管197置换成PMOS晶体管199。PMOS晶体管206的栅极与接地VSS连接，始终导通。
下面，说明定时控制电路191、194的动作。在延迟控制信号生成部192、198中，将伪位线DBL连接于NMOS晶体管196的栅极上。因此，NMOS晶体管196的导通电阻值对应于伪位线DBL的电位而变化，随着伪位线DBL的电位从预充电电平(H电平)下降的电位下降量的增加而变大。
由此，延迟控制信号生成部192中的NMOS晶体管196与NMOS晶体管196的连接节点和延迟控制信号生成部198中的NMOS晶体管196与PMOS晶体管199的连接节点的电位，随着伪位线DBL的电位从预充电电平下降的电位下降量的增加而变低。即，延迟控制信号DNT的电平随着伪位线DBL的电位从预充电电平下降的电位下降量的增加而降低。由于伪位线DBL的电位下降量对应于截止泄漏电流Ileak的电流量，所以延迟控制信号DCNT的电平随着截止泄漏电流Ileak的电流量增加而变低。
这里，如上所述，向延迟控制部193、195的NMOS晶体管144的栅极输入延迟控制信号DCNT。因此，NMOS晶体管144的导通电阻值随着截止泄漏电流Ileak的电流量增加而增加。与之对应，延迟控制部193、195中的信号延迟量取决于负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量而变化，随着截止泄漏电流Ileak的电流量增加而增加。
因此，定时控制电路191、194与图15的自定时电路132一样，使自定时信号SLF的激活定时延迟与负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量对应的时间，随着截止泄漏电流Ileak的电流量增加，可以使自定时信号SLF的激活定时延迟量也增加。
因此，在本发明的第8实施方式中，即便在截止泄漏电流Ileak增加的情况下，也可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，所以可防止普通存储单元MC的保持数据的误读出。
另外，在定时控制电路191、194中，不象图15的定时控制电路132那样，将伪位线DBL直接输入到NMOS晶体管144的栅极，而是根据伪位线DBL的电位，由延迟控制信号生成部192、198生成延迟控制信号DCNT，将该延迟控制信号DCNT输入到NMOS晶体管144的栅极。因此，在延迟控制信号生成部192、198中可使伪位线DBL的电位下降量增大，可将增大后的结果作为延迟控制信号DCNT，输入到NMOS晶体管144的栅极。
因此，针对负荷用伪存储单元LDMC的截止泄漏电流Ileak的相同电流量，定时控制电路191、194可使自定时信号SLF的激活定时延迟量比定时控制电路132的情况更大。由此，在本发明的第8实施方式中，即便在截止泄漏电流Ileak增加的情况下，也可使自定时信号SLF的激活定时相对于普通存储单元MC的位线对BL、XBL中发生规定电位差的定时的余裕增加，使保持数据的读出余裕增加，可进一步确实防止误读出。
下面，用图21来说明本发明的第9实施方式。本发明的第9实施方式的电路结构与图15所示的第4实施方式的电路结构的不同之处在于，将定时控制电路132置换成定时控制电路201或202。其它结构一样，所以省略说明。图21(a)中示出第9实施方式中的定时控制电路201的电路结构。图21(b)中示出第9实施方式中的定时控制电路202的电路结构。
如图21(a)所示，定时控制电路201与图15的定时控制电路132的电路结构的不同之处在于，将延迟控制部141置换成延迟控制部204。其它结构一样，所以省略说明。
延迟控制部204具有转移栅极，该转移栅极由使源极和漏极相互连接的PMOS晶体管143和NMOS晶体管144构成。NMOS晶体管144的栅极连接于接地VSS上，始终导通。向PMOS晶体管143的栅极输入从延迟控制信号生成部205输出的延迟控制信号DCNT。
延迟控制信号生成部205的结构为在电源电压VDD与接地VSS之间串联连接NMOS晶体管206与NMOS晶体管207。NMOS晶体管207的栅极连接于伪位线DBL上。NMOS晶体管206的栅极连接于电源电压VDD上，始终导通。延迟控制信号生成部205从NMOS晶体管206与NMOS晶体管207的连接节点输出延迟控制信号DCNT。延迟控制部204输入伪位线DBL、XDBL，根据伪位线DBL的电位使伪位线XDBL的电位延迟规定时间，输出到反相器组142的输入节点。
如图21(b)所示，定时控制电路202与图21(a)的定时控制电路201的电路结构的不同之处在于，将延迟控制部204内的延迟控制信号生成部205置换成延迟控制部203内的延迟控制信号生成部208。其它结构一样，所以省略说明。延迟控制信号生成部208的结构为将延迟控制信号生成部205的电路结构中的NMOS晶体管206置换成PMOS晶体管209。PMOS晶体管209的栅极与接地VSS连接，始终导通。
下面，说明定时控制电路201、202的动作。在延迟控制信号生成部205、208中，将伪位线DBL连接于NMOS晶体管207的栅极上。因此，NMOS晶体管207的导通电阻值对应于伪位线DBL的电位而变化，随着伪位线DBL的电位从预充电电平(H电平)下降的电位下降量的增加而变大。
由此，延迟控制信号生成部205中的NMOS晶体管206与NMOS晶体管207的连接节点、和延迟控制信号生成部208中的PMOS晶体管209与NMOS晶体管207的连接节点的电位，随着伪位线DBL的电位从预充电电平下降的电位下降量的增加而变高。即，随着伪位线DBL的电位从预充电电平下降的电位下降量的增加，延迟控制信号DNT的电平上升。由于伪位线DBL的电位下降量对应于截止泄漏电流Ileak的电流量，所以延迟控制信号DCNT的电平随着截止泄漏电流Ileak的电流量增加而上升。
这里，如上所述，向延迟控制部203、204的PMOS晶体管143的栅极输入延迟控制信号DCNT。因此，PMOS晶体管144的导通电阻值随着截止泄漏电流Ileak的电流量增加而增加。与之对应，延迟控制部203、204中的信号延迟量取决于负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量而变化，随着截止泄漏电流Ileak的电流量增加而增加。
因此，定时控制电路201、202与图15的定时控制电路132一样，使自定时信号SLF的激活定时延迟与负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量对应的时间，随着截止泄漏电流Ileak的电流量增加，可使自定时信号SLF的激活定时延迟量也增加。
因此，在本发明的第9实施方式中，即便在截止泄漏电流Ileak增加的情况下，也可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，所以可防止普通存储单元MC的保持数据的误读出。
另外，在定时控制电路201、202中，根据伪位线DBL的电位，由延迟控制信号生成部192、198来生成延迟控制信号DCNT，将该延迟控制信号DCNT输入到PMOS晶体管143的栅极。因此，在延迟控制信号生成部205、208中可增大伪位线DBL的电位下降量，将增大后的结果作为延迟控制信号DCNT，输入到PMOS晶体管143的栅极。
因此，针对负荷用伪存储单元LDMC的截止泄漏电流Ileak的相同电流量，定时控制电路201、202可使自定时信号SLF的激活定时延迟量比定时控制电路132的情况下还大。由此，在本发明的第9实施方式中，即便在截止泄漏电流Ileak增加的情况下，也可使自定时信号SLF的激活定时相对于在普通存储单元MC的位线对BL、XBL中发生规定电位差的定时的余裕增加，使保持数据的读出余裕增加，进一步确实防止误读出。
下面，用图22来说明本发明的第10实施方式。本发明的第10实施方式的电路结构与图15所示的第4实施方式的电路结构的不同之处在于，将定时控制电路132置换成定时控制电路211。其它结构一样，所以省略说明。
定时控制电路211的结构为，具有延迟控制部212与反相器组213，在伪位线XDBL与自定时信号SLF的输出节点n6之间，串联连接了延迟控制部212和反相器组213。
延迟控制部212输入伪位线BDL、XDBL，根据伪位线DBL的电位，使伪位线XDBL的电位延迟规定时间，输出到反相器组213的输入节点n7。反相器组213构成为串联连接多个反相器，输入来自延迟控制部212的输出信号，响应于该输出信号的电位变得比规定值小，使自定时信号SLF激活。
延迟控制部212具有设置在反相器组213的输入节点n7与电源电压VDD之间的PMOS晶体管214。在PMOS晶体管214的栅极上连接伪位线XDBL，其导通电阻值随着伪位线DBL的电位从预充电电平(H电平)下降的电位下降量的增加而减少。因此，经PMOS晶体管214流入反相器组的输入节点n7的电流量随着伪位线DBL的电位下降量的增加而增加。
由于伪位线DBL的电位下降量对应于截止泄漏电流Ileak的电流量，所以经PMOS晶体管214流入输入节点n7的电流量随着截止泄漏电流Ileak的电流量增加而增加。由此，输入节点n7的电位被PMOS晶体管214以对应于截止泄漏电流Ileak的电流量的强度而升高到H电平，随着截止泄漏电流Ileak的电流量增加，其被更强地提高到H电平。
在选择伪字线DWL之后，响应于伪位线XDBL被降低到L电平，输入节点n7的电位被降低到L电平。同时，如上所述，输入节点n7的电位被PMOS晶体管214以与负荷用伪存储单元LDMC的截止泄漏电流Ileak的电流量对应的强度升高到H电平。结果，对应于截止泄漏电流Ileak的电流量，输入节点n7的电位下降速度变慢。与之对应，使基于反相器组213的自定时信号SLF的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间。
因此，定时控制电路211使自定时信号SLF的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，随着截止泄漏电流Ileak的电流量增加，可使自定时信号SLF的激活定时的延迟量也增加。因此，在本发明的第10实施方式中，即便在截止泄漏电流Ileak增加的情况下，也可使读出放大起动信号SA的激活定时延迟与截止泄漏电流Ileak的电流量对应的时间，所以可防止普通存储单元MC的保持数据的误读出。
另外，在第10实施方式中，可将延迟控制部仅构成为一个PMOS晶体管，可缩小电路规模，所以与上述第4～第9实施方式相比，可缩小定时控制电路的电路规模。
另外，在上述第4～第10实施方式中，构成为仅使用一对伪位线对DBL、XDBL来控制自定时信号SLF的激活定时的延迟量，但不限于该结构。也可构成为独立设置仅被自定时用伪存储单元驱动的伪位线、和仅被负荷用伪存储单元LDMC的截止泄漏电流Ileak驱动的伪位线，使用这两个伪位线来控制自定时信号SLF的激活定时的延迟量。
图23是表示第11实施方式的概略结构图。图23所示的SRAM具有自定时电路，作为起动读出放大电路的读出放大起动信号的生成电路。图23所示的SRAM的电路结构与图1所示的现有的电路结构的不同之处在于，将自定时电路11置换成自定时电路221，其它结构一样。
图23的自定时电路221具有两组伪位线对DBL1、XDBL1和DBL2、XDBL2。各个伪位线对与图1的自定时电路11一样，具有至少一个自定时用伪存储单元SDMC与多个负荷用伪存储单元LDMC。
连接于各个伪位线对上的自定时用伪存储单元SDMC的保持数据与图3所示的现有设定图案一样，只要设定成使伪存储单元内的反相器对的连接节点n1为H电平、连接节点n2为L电平即可。在各个伪位线对中，例如从伪位线上的距定时控制电路222最远的位置起，顺序指定多个伪存储单元，作为自定时用伪存储单元SDMC。
将第1伪位线对DBL1、XDBL1中的伪位线XDBL1作为检测对象的伪位线，连接于定时控制电路222上。将第2伪位线对DBL2、XDBL2中的伪位线对XDBL2作为检测对象的伪位线，连接于定时控制电路222上。定时控制电路222输入伪位线XDBL1、XDBL2，根据伪位线XDBL1、XDBL2的电位的检测结果，输出自定时信号SLF。
伪位线对DBL1、XDBL1和DBL2、XDBL2的各自定时用伪存储单元SDMC连接于共同的伪字线DWL上。通过选择伪字线DWL，同时选择所有的自定时用伪存储单元SDMC，同时驱动伪位线对DBL1、XDBL1和DBL2、XDBL2。由此，被驱动的各伪位线对产生规定的电位差。
图24中示出自定时电路221的伪位线对DBL1、XDBL1和DBL2、XDBL2中的伪存储单元SDMC、LDMC的布局例。各伪存储单元SDMC、LDMC将由反相器对和转移晶体管对构成的部分作为一个单元来布局。
第1伪位线对DBL1、XDBL1中的自定时用伪存储单元SDMC布局成，沿伪位线对DBL1、XDBL1，至少配置一个由反相器233、234和转移晶体管对237构成的普通布局单元231。
与此相对，第2伪位线对DBL2、XDBL2中的自定时用伪存储单元SDMC布局成，沿伪位线对DBL2、XDBL2，至少配置一个与普通布局231具有点对称或线对称关系的、由反相器235、236和转移晶体管对238构成的对称布局单元232。
各伪位线对中的负荷用伪存储单元LDMC(未图示)利用普通布局单元或对称布局单元来布局，利用哪种布局单元来布局可以是任意的。例如，在各伪位线对中，负荷用伪存储单元LDMC与图5所示的现有伪存储单元一样，布局成沿伪位线对交替配置普通布局单元231和对称布局单元232。或者，在各伪位线对中，也可利用普通布局单元231和对称布局单元232中的任一方来布局所有的负荷用伪存储单元LDMC。
图中，自定时用伪存储单元SDMC11～14、21～24的转移晶体管对237、238的栅极连接于未图示的共同的伪字线DWL上。各伪位线对中的负荷用伪存储单元LDMC(未图示)的转移晶体管对的栅极连接于接地VSS上。
另外，图中，白色区域表示半导体晶片上的杂质扩散层，由浓阴影表示的区域表示形成于半导体晶片上的栅极多晶硅层。虚线表示存储单元内的局部布线，粗线表示位线DBL、XDBL，圆标记表示与伪位线的接触。另外，从图23可知，在各普通布局单元231和对称布局单元232中，构成反相器对的两个反相器的布局不是彼此线对称。
这里，在图23的伪存储单元SDMC、LDMC的布局例中，考虑在制造过程的光蚀刻工序等中，在杂质扩散层和栅极多晶硅层之间发生位置偏离的情况。图25和图26中示出栅极多晶硅层整体相对于杂质扩散层向图中左下方向偏移的情况下的布局。
如图25和图26所示，在杂质扩散层和栅极多晶硅层的角部，实际的完成形状具有圆形。因此，如上所述，在发生图中左下方向的位置偏离的情况下，在第1伪位线对DBL1、XDBL1中的具有普通布局单元231的伪存储单元SDMC11～14、和第2伪位线对DBL2、XDBL2中的具有对称布局单元232的伪存储单元SDMC21～24中，在构成反相器对的各反相器之间，驱动能力产生差异。
具体而言，如图25所示，在具有普通布局单元231的伪存储单元SDMC11～14中，由于左下方向的位置偏离，与图5的伪存储单元SDMC1一样，如下所述，反相器233、234的特性变化。即，在位于左侧的反相器234中，上侧的晶体管中沟道长度变短，下侧的晶体管中沟道长度变长，沟道宽度变窄，与此相对，在位于右侧的反相器233中，上侧的晶体管中沟道长度变长，下侧的晶体管中沟道宽度变宽。
与此相对，如图26所示，在具有对称布局单元232的伪存储单元SDMC21～24中，由于左下方向的位置偏离，与图5的伪存储单元SDMC2一样，如下所述，反相器的特性变化。即，位于左侧的反相器236中，上侧的晶体管中沟道宽度变窄，下侧的晶体管中沟道长度变短，与此相对，在位于右侧的反相器235中，上侧的晶体管中沟道长度变短，沟道宽度变宽，下侧的晶体管中沟道长度变长。
如上所述，由于位置偏离，在构成具有普通布局单元231的伪存储单元SDMC11～14和具有对称布局单元232的伪存储单元SDMC21～24的反相器对的4个反相器233～236之间，驱动能力各不相同。结果，对应于位置偏离，具有普通布局单元231的伪存储单元SDMC11～14和具有对称布局单元232的伪存储单元SDMC21～24之间，驱动能力会产生差异。与之对应，在对伪位线XDBL1和XDBL2的驱动能力之间，也对应于位置偏离而产生差异。
图27中示出图23的定时控制电路222的电路结构的概略图。如图27所示，定时控制电路222具有反相器251、252和“与”电路253。反相器251、252例如具有相同的阈值电压。
反相器251输入伪位线XDBL1，响应于伪位线XDBL1的电位变得比规定阈值电压小，向“与”电路253输出H电平的信号。反相器252输入伪位线XDBL2，响应于伪位线XDBL2的电位变得比规定阈值电压小，向“与”电路253输出H电平的信号。“与”电路253输入反相器251、252的输出信号，通过取得两个输出信号的逻辑与，使自定时信号SLF激活后输出。
下面，用图28来说明定时控制电路222的动作。当选择了存储单元阵列MCA内的规定的字线WL，响应于此而选择了伪字线DWL时，伪位线XDBL1、XDBL2的电位分别通过伪存储单元SDMC11～14、SDMC21～24从预充电电平(H电平)被降低到L电平。
这里，如上所述，在具有普通布局单元231的伪存储单元SDMC11～14对伪位线XDBL1的驱动能力、和具有对称布局单元232的伪存储单元SDMC21～24对伪位线XDBL2的驱动能力之间，存在与杂质扩散层和栅极多晶硅层之间的位置偏离对应的差异，从而，在伪位线XDBL1、XDBL2的电位下降速度之间，对应于位置偏离，产生差异。
图28中示出具有普通布局单元231的伪存储单元SDMC11～14的驱动能力比具有对称布局单元232的伪存储单元SDMC21～24的驱动能力大时的例子，伪位线XDBL1的电位下降速度比伪位线XDBL2的电位下降速度高。因此，反相器251的输出信号变为H电平的定时t7比反相器252的输出信号变为H电平的定时t8提前与位置偏离对应的时间Δt。
“与”电路253取得反相器251、252的输出信号的逻辑与，输出自定时信号SLF。因此，自定时信号SLF的激活定时根据上述定时t7与定时t8中滞后的一个定时所确定。在图28中，在定时t8激活自定时信号SLF后输出。
因此，定时控制电路222中，根据由具有普通布局单元231的伪存储单元SDMC11～14、与具有对称布局单元232的伪存储单元SDMC21～24中、对应于位置偏离驱动能力变小的一方所驱动的伪位线的电位，确定自定时信号SLF的激活定时。在定时控制电路222中，对应于杂质扩散层与栅极多晶硅层之间的位置偏离，依据具有驱动能力变小的一方的布局单元的存储单元的驱动能力，来调整自定时信号SLF的激活定时。
另一方面，存储单元阵列MCA内的存储单元MC与图5的伪存储单元SDMC、LDMC的布局例一样，布局成沿各位线对BL、XBL来交替配置普通布局单元231和对称布局单元232。因此，在发生位置偏离的情况下，在存储单元MC中，混和存在着具有普通布局单元231和对称布局单元232中驱动能力小的一方的布局单元的存储单元、与具有驱动能力大的一方的布局单元的存储单元。
当读出时选择的存储单元MC是具有驱动能力小的一方的布局单元的单元时，与是具有驱动能力大的一方的布局单元的单元时相比，在位线对BL、XBL中产生规定电位差的定时滞后。在位线对BL、XBL中产生规定电位差的定时根据读出时选择的存储单元MC是具有驱动能力小的一方的布局单元的单元、还是具有驱动能力大的一方的布局单元的单元而变化。
这里，如上所述，对应于杂质扩散层与栅极多晶硅层之间的位置偏离，依据具有驱动能力变小一方的布局单元的存储单元的驱动能力，定时控制电路222调整自定时信号SLF的激活定时。
因此，即便在杂质扩散层与栅极多晶硅层之间发生位置偏离，读出时选择的存储单元MC是具有驱动能力小的一方的布局单元的单元的情况下，也可对应于位置偏离来适当调整自定时信号的激活定时，所以读出放大起动信号SA的激活定时可确实地比在选择的存储单元的位线对BL、XBL中产生规定电位差的定时滞后。
因此，在本发明的第11实施方式中，即便在由于制造差异等原因、在杂质扩散层与栅极多晶硅层之间引起位置偏离的情况下，也可对应于位置偏离来适当调整读出放大起动信号SA的激活定时，所以可防止读出放大起动信号SA的激活定时比在普通存储单元MC的位线对BL、XBL中产生规定电位差的定时提前，防止保持数据的误读出。
另外，在上述第11实施方式中，构成为设置两组伪位线对DBL、XDBL，由各组的伪位线XDBL来生成自定时信号SLF，但不限于此，也可构成为设置3组或多于3组的伪位线对DBL、XDBL，由各组的伪位线XDBL来生成自定时信号SLF。
此时，例如将多个伪位线对分成两个组，在第1组中，按与上述第1伪位线对DBL1、XDBL1一样的布局图案来布局伪存储单元，在第2组中，按与上述第2伪位线对DBL2、XDBL2一样的布局图案来布局伪存储单元。在此基础上，只要将定时控制电路构成为根据属于第1和第2组的伪位线中、电位下降速度最慢的伪位线XDBL的电位，使自定时信号SLF转变到H电平即可。
下面，用图29来说明本发明的第12实施方式。本发明的第12实施方式的电路结构与图23所示的第11实施方式的电路结构的不同之处在于，将自定时电路221置换成自定时电路271。其它结构一样，所以省略说明。
图29的自定时电路271具有连接了至少一个自定时用伪存储单元SDMC与多个负荷用伪存储单元LDMC的伪位线对DBL、XDBL。例如从伪位线上的距定时控制电路272最远的位置起，顺序指定多个伪存储单元，作为自定时用伪存储单元SDMC。伪位线对DBL、XDBL均作为检测对象的伪位线，连接于定时控制电路272上。
定时控制电路272输入伪位线DBL、XDBL，根据伪位线DBL、XDB的电位的检测结果，输出自定时信号SLF。定时控制电路272的电路结构除了反相器251、252输入伪位线DBL、XDBL来取代输入伪位线XDBL1、XDBL2之外，其它与图27的定时控制电路222的电路结构一样，省略说明。
图30中示出自定时电路271的伪位线对DBL、XDBL中的伪存储单元SDMC、LDMC的布局例。如图30所示，各伪存储单元SDMC、LDMC将由反相器对和转移晶体管对构成的部分作为一个单元来布局。
图30的伪存储单元与图5的伪存储单元的布局例一样，布局成沿伪位线对DBL、XDBL来交替配置由反相器233、234和转移晶体管对237构成的普通布局单元231、和与普通布局单元231具有点对称或线对称关系的、由反相器235、236和转移晶体管对238构成的对称布局单元232。
在各个自定时用伪存储单元SDMC1～4中，与图5的伪存储单元的布局例不同，将构成转移晶体管对237、238的两个晶体管的栅极彼此电分离。
在自定时用伪存储单元SDMC1、3的转移晶体管对237中，将连接于伪位线DBL侧的反相器234的输出节点n1上的转移晶体管的栅极连接于未图示的共同的伪字线DWL上，另一方面，将连接于伪位线XDBL侧的反相器233的输出节点n2上的转移晶体管的栅极连接于接地VSS上。
将自定时用伪存储单元SDMC1、3的保持数据设定成反相器对的连接节点n1变为L电平，连接节点n2变为H电平。由此，在自定时用伪存储单元SDMC1、3中，在选择伪字线DWL时，通过伪位线DBL侧的反相器234将伪位线DBL从预充电电平(H电平)降低到L电平。
在自定时用伪存储单元SDMC2、4的转移晶体管对238中，将连接于伪位线DBL侧的反相器236的输出节点n1上的转移晶体管的栅极连接于接地VSS上，另一方面，将连接于伪位线XDBL侧的反相器235的输出节点n2上的转移晶体管的栅极连接于未图示的共同的伪字线DWL上。
将自定时用伪存储单元SDMC2、4的保持数据设定成反相器对的连接节点n1变为H电平，连接节点n2变为L电平。由此，在自定时用伪存储单元SDMC2、4中，在选择伪字线DWL时，通过伪位线XDBL侧的反相器235将伪位线XDBL从预充电电平(H电平)降低到L电平。
如上所述，将转移晶体管对237、238的分离的栅极连接于共同的伪字线DWL或接地VSS上时的连接图案设定成，沿着伪位线相邻的自定时用伪存储单元SDMC彼此相互相反。即，设定成在具有普通布局231的自定时用伪存储单元SDMC与具有对称布局单元232的自定时用伪存储单元SDMC中，连接图案彼此相反。
由此，伪位线DBL仅被具有普通布局单元232的自定时用伪存储单元SDMC1、3驱动，伪位线XDBL仅被具有对称布局单元232的自定时用伪存储单元SDMC2、4驱动。
这里，如上所述，在杂质扩散层与栅极多晶硅层之间发生了位置偏离的情况下(参照图31)，在具有普通布局单元231的伪存储单元SDMC的驱动能力与具有对称布局单元232的伪存储单元SDMC的驱动能力之间，产生与位置偏离对应的差异。
因此，在对伪位线DBL和伪位线XDBL的驱动能力之间也产生与位置偏离对应的差异，由此，在伪位线DBL、XDBL的电位下降速度之间，与图28的伪位线XDBL1、XDBL2的情况一样，对应于位置偏离而产生差异。
因此，与图27的定时控制电路222的情况一样，在定时控制电路272中，根据由具有普通布局单元231的伪存储单元SDMC1、3与具有对称布局单元232的伪存储单元SDMC2、4中、对应于位置偏离驱动能力变小的一方所驱动的伪位线的电位，来确定自定时信号SLF的激活定时。
由此，定时控制电路272可对应于杂质扩散层与栅极多晶硅层之间的位置偏离，依据具有驱动能力变小的一方的布局单元的存储单元的驱动能力，来调整自定时信号SLF的激活定时。
因此，即便在杂质扩散层与栅极多晶硅层之间发生位置偏离，读出时选择的存储单元MC是具有驱动能力小的一方的布局单元的单元的情况下，由于对应于位置偏离来适当调整自定时信号的激活定时，所以可使读出放大起动信号SA的激活定时确实比选择的存储单元的位线对BL、XBL中产生规定电位差的定时滞后。
因此，在本发明的第12实施方式中，即便在杂质扩散层与栅极多晶硅层之间发生位置偏离的情况下，也可防止读出放大起动信号SA的激活定时比在普通存储单元MC的位线对BL、XBL中产生规定电位差的定时提前，防止保持数据的误读出。
另外，在上述第12实施方式中，构成为由1组的伪位线对DBL、XDBL来生成自定时信号SLF，但不限于此，也可构成为设置多个伪位线对DBL、XDBL，根据所有伪位线DBL、XDBL中电位下降速度最慢的伪位线的电位，来生成自定时信号SLF。
另外，在上述第11、第12实施方式中，可使连接于各伪位线对上的多个负荷用伪存储单元LDMC的保持数据的设定图案为任意图案。例如，可以与图3的设定图案一样，使多个负荷用伪存储单元LDMC的保持数据的设定图案与自定时用伪存储单元SDMC的设定图案相反。或者，也可通过将各负荷用伪存储单元LDMC的反相器对的连接节点n1、n2保持为浮动状态，使各负荷用伪存储单元LDMC的保持数据不确定。
另外，在上述第11、第12实施方式中，存储单元的普通布局单元和对称布局单元的布局例不限于图24所示的例子，只要适当使用彼此具有点对称或线对称关系的任意布局即可。
另外，在上述各实施方式中，说明了由具有伪存储单元的定时控制电路来生成自定时信号，根据自定时信号来生成读出放大起动信号的例子，但不限于此，也可生成其它的定时信号，例如位线均衡信号、读出放大输出线的均衡信号或输出电路的输出使能信号。
另外，在上述各实施方式中，举了SRAM的例子来进行说明，但不限于此，不用说，本发明也可适用于DRAM或FeRAM等其它半导体存储器。
如上所述，本发明对于具有自定时电路来作为起动读出放大电路的读出放大起动信号的生成电路的半导体存储器可有效利用，尤其适用于如下半导体存储器，即要求无论温度变化或制造差异等各种器件特性的变动因素如何，都能够确实防止普通存储单元MC的保持数据的误读出，要求足够的读出余裕。

Claims (32)

1、一种半导体存储器，具备：
多个字线；
多个位线；
存储单元阵列，其具有配置在所述多个字线与所述多个位线的交叉位置上的多个存储单元；和
自定时电路，其配置在所述存储单元阵列的附近，生成在所述存储单元读出时确定内部电路的动作定时的自定时信号，
其特征在于，所述自定时电路具备：
响应于所述字线的选择而被选择的伪字线；
第1伪位线，其具有第1自定时用伪存储单元和负荷用伪存储单元，该第1自定时用伪存储单元与所述伪字线连接，保持数据被设定为第1状态，该负荷用伪存储单元被设定成非选择状态，保持数据被设定成与第1状态相反的第2状态；
第2伪位线，其具有第2自定时用伪存储单元和第2负荷用伪存储单元，该第2自定时用伪存储单元连接于所述伪字线上，保持数据被设定为第3状态，该第2负荷用伪存储单元被设定成非选择状态，保持数据被设定为与所述第3状态相同的第4状态；和
定时控制电路，其输入所述第1伪位线和第2伪位线，使之延迟与所述第1和第2伪位线的电位变化速度之差对应的时间，输出所述自定时信号。
2、根据权利要求1所述的半导体存储器，其特征在于：
所述存储单元和伪存储单元分别具有：
一对反相器，其中一方的输出节点交叉连接到另一方的输入节点；和
一对转移晶体管，其中所述一对反相器的第1连接节点与所述伪位线连接，并且，所述一对反相器的第2连接节点与和所述伪位线互补的伪位线连接。
3、根据权利要求2所述的半导体存储器，其特征在于：
所述第1自定时用伪存储单元将所述第1连接节点固定为第1电压电平，将所述第2连接节点固定为比所述第1电压电平高的第2电压电平，
所述第1负荷用伪存储单元将所述第1连接节点固定为所述第2电压电平，将所述第2连接节点固定为所述第1电压电平，
所述第2自定时用伪存储单元和所述第2负荷用伪存储单元均将所述第1连接节点固定为所述第1电压电平，将所述第2连接节点固定为所述第2电压电平。
4、根据权利要求1所述的半导体存储器，其特征在于：
所述定时控制电路具备：
延迟控制信号生成部，其输入所述第1伪位线和第2伪位线，输出延迟控制信号，该延迟控制信号具有与所述第1和第2伪位线间的电位变化速度差对应的激活期间；
延迟控制部，其输入所述第1伪位线和所述延迟控制信号，使所述第1伪位线的电位延迟与所述延迟控制信号的所述激活期间对应的时间；和
自定时信号生成部，其输入所述延迟控制部的输出信号，根据所述延迟控制部的输出信号的电位变化，生成所述自定时信号。
5、根据权利要求4所述的半导体存储器，其特征在于：
所述延迟控制部具有转移开关电路，该转移开关电路仅在与所述延迟控制信号的所述激活期间对应的期间，把所述第1伪位线从所述自定时信号生成部的输入节点切离。
6、根据权利要求4所述的半导体存储器，其特征在于：
所述延迟控制部具有附加电容，该附加电容仅在与所述延迟控制信号的所述激活期间对应的期间，与所述自定时信号生成部的输入节点连接。
7、根据权利要求1所述的半导体存储器，其特征在于：
所述延迟控制部具有：
延迟控制信号生成部，其输入所述第1伪位线和第2伪位线，输出延迟控制信号，该延迟控制信号具有与所述第1和第2伪位线之间的电位变化速度差对应的激活期间；
第1自定时信号生成部，其输入所述第1伪位线，根据所述第1伪位线的电位变化，生成所述自定时信号；
转移开关电路，其输入所述第1自定时信号生成部的输出信号和所述延迟控制信号，仅在与所述延迟控制信号的所述激活期间对应的期间，使所述第1自定时信号生成部的输出节点从所述自定时电路的输出节点切离，并且，在所述激活期间以外的时间，将所述第1自定时信号生成部的输出节点与所述自定时电路的输出节点连接；和
第2自定时信号生成部，其输入所述第1伪位线，根据所述第1伪位线的电位变化，生成所述自定时信号，将所述生成的自定时信号输出到所述自定时电路的输出节点。
8、根据权利要求1所述的半导体存储器，其特征在于：
所述第1伪位线在所述伪字线被选择时，仅被所述第1自定时用伪存储单元所驱动，
所述第2伪位线在所述伪字线被选择时，被所述第2自定时用伪存储单元所驱动，并且，被所述第2负荷用伪存储单元的截止泄漏电流所驱动。
9、根据权利要求1所述的半导体存储器，其特征在于：
所述定时控制电路使所述自定时信号延迟的期间，对应于所述存储单元的截止泄漏电流的电流量而变化。
10、根据权利要求1所述的半导体存储器，其特征在于：
还具有读出放大电路，其检测在所述存储单元的读出时输出到所述位线的电位，
用于起动所述读出放大电路的读出放大起动信号的激活定时根据所述自定时信号而确定。
11、一种半导体存储器，具备：
多个字线；
多个位线对；
存储单元阵列，其具有配置在所述多个字线与所述多个位线的交叉位置上的多个存储单元；和
自定时电路，其配置在所述存储单元阵列的附近，生成在所述存储单元读出时确定内部电路的动作定时的自定时信号，其特征在于，
所述自定时电路具备：
响应于所述字线的选择而被选择的伪字线；
伪位线对，其具有第1自定时用伪存储单元和负荷用伪存储单元，该第1自定时用伪存储单元连接于所述伪字线上，保持数据被设定为第1状态，该负荷用伪存储单元被设定成非选择状态，保持数据被设定为与第1状态相反的第2状态；和
定时控制电路，其输入所述伪位线对，使之延迟与所述伪位线对中的一个伪位线的电位对应的时间，根据所述伪位线对中的另一伪位线的电位变化，输出所述自定时信号。
12、根据权利要求11所述的半导体存储器，其特征在于：
所述一个伪位线仅被所述负荷用伪存储单元的截止泄漏电流所驱动，
所述另一伪位线被所述自定时用伪存储单元所驱动。
13、根据权利要求11所述的半导体存储器，其特征在于：
所述存储单元和伪存储单元分别具有：
一对反相器，其中一方的输出节点交叉连接到另一方的输入节点；和一对转移晶体管，其中所述一对反相器的第1连接节点与所述另一伪位线连接，并且，所述一对反相器的第2连接节点与所述一个伪位线连接。
14、根据权利要求13所述的半导体存储器，其特征在于：
所述自定时用伪存储单元将所述第1连接节点固定为第1电压电平，将所述第2连接节点固定为比所述第1电压电平高的第2电压电平，
所述负荷用伪存储单元将所述第1连接节点固定为所述第2电压电平，将所述第2连接节点固定为所述第1电压电平。
15、根据权利要求11所述的半导体存储器，其特征在于：
所述定时控制电路具有：
延迟控制部，其输入所述伪位线对，使所述另一伪位线的电位延迟与所述一个伪位线的电位对应的时间后输出；和
自定时信号生成部，其输入所述延迟控制部的输出信号，根据所述延迟控制部的输出信号的电位变化，生成所述自定时信号。
16、根据权利要求15所述的半导体存储器，其特征在于：
所述延迟控制部具有至少一个转移栅极，该转移栅极包含栅极被输入所述一个伪位线的电位的晶体管，根据所述晶体管的导通电阻值，来控制延迟量。
17、根据权利要求11所述的半导体存储器，其特征在于：
所述定时控制电路具有至少一个反相器，该反相器包含栅极被输入所述一个伪位线的电位的晶体管，通过根据所述晶体管的导通电阻值控制所述反相器的驱动能力，来控制延迟量。
18、根据权利要求11所述的半导体存储器，其特征在于：
所述定时控制电路具有：
延迟控制信号生成部，其输入所述一个伪位线，通过增大所述一个伪位线的电位变化，输出具有与所述一个伪位线的电位对应的电平的延迟控制信号；
延迟控制部，其输入所述另一伪位线和所述延迟控制信号，使所述另一伪位线的电位延迟与所述延迟控制信号的所述电平对应的期间后输出；和
自定时信号生成部，其输入所述延迟控制部的输出信号，根据所述延迟控制部的输出信号的电位变化，生成所述自定时信号。
19、根据权利要求18所述的半导体存储器，其特征在于：
所述延迟控制部具有至少一个转移栅极，该转移栅极包含栅极被输入所述延迟控制信号的晶体管，根据所述晶体管的导通电阻值，来控制延迟量。
20、根据权利要求18所述的半导体存储器，其特征在于：
所述延迟控制信号生成部包含栅极被输入所述一个伪位线的电位的晶体管，从所述晶体管的源极或漏极输出所述延迟控制信号。
21、根据权利要求15所述的半导体存储器，其特征在于：
所述延迟控制部具有至少一个晶体管，该晶体管连接于所述自定时信号生成部的输入节点与电源电压之间，栅极被输入所述一个伪位线的电位，根据所述晶体管的导通电阻值来控制延迟量。
22、根据权利要求11所述的半导体存储器，其特征在于：
所述定时控制电路使所述自定时信号延迟的时间对应于所述存储单元的截止泄漏电流的电流量而变化。
23、根据权利要求11所述的半导体存储器，其特征在于：
还具有读出放大电路，其检测在所述存储单元的读出时输出到所述位线的电位，
用于起动所述读出放大电路的读出放大起动信号的激活定时根据所述自定时信号而确定。
24、一种半导体存储器，具备：
多个字线；
多个位线；
存储单元阵列，其具有配置在所述多个字线与所述多个位线的交叉位置上的多个存储单元；和
自定时电路，其配置在所述存储单元阵列的附近，生成在所述存储单元读出时确定内部电路的动作定时的自定时信号，
其特征在于，所述自定时电路具备：
响应于所述字线的选择而被选择的伪字线；
第1伪位线，其具有连接于所述伪字线上的自定时用伪存储单元，在所述伪字线被选择时，该第1伪位线被所述自定时用伪存储单元驱动；
第2伪位线，其具有被设为非选择状态的负荷用伪存储单元，在所述伪字线被选择时，该第2伪位线仅被所述负荷用伪存储单元驱动；和
定时控制电路，其输入所述第1伪位线和第2伪位线，使之延迟与所述第2伪位线的电位对应的时间，根据所述第1伪位线的电位变化，输出所述自定时信号。
25、一种半导体存储器，具备：
多个字线；
多个位线；
存储单元阵列，其具有配置在所述多个字线与所述多个位线的交叉位置上的多个存储单元；和
自定时电路，其配置在所述存储单元阵列的附近，生成在所述存储单元的读出时确定内部电路的动作定时的自定时信号，其特征在于：
所述自定时电路具备：
响应于所述字线的选择而被选择的伪字线；
第1伪位线，其连接于所述伪字线上，连续配置有多个由普通布局单元构成的第1自定时用伪存储单元；
第2伪位线，其连接于所述伪字线上，连续配置有多个第2自定时用伪存储单元，该第2自定时用伪存储单元由与所述普通布局单元具有点对称或线对称关系的对称布局单元构成；和
定时控制电路，其输入所述第1伪位线和第2伪位线，根据所述第1和第2伪位线中电位变化速度慢的伪位线的电位变化，输出所述自定时信号。
26、根据权利要求25所述的半导体存储器，其特征在于：
所述存储单元阵列内的所述存储单元布局成沿所述位线交替配置所述普通布局单元与所述对称布局单元。
27、根据权利要求24所述的半导体存储器，其特征在于：
还具有读出放大电路，其检测在所述存储单元的读出时输出到所述位线的电位，
用于起动所述读出放大电路的读出放大起动信号的激活定时根据所述自定时信号而确定。
28、一种半导体存储器，具备：
多个字线；
多个位线；
存储单元阵列，其具有配置在所述多个字线与所述多个位线的交叉位置上的多个存储单元；和
自定时电路，其配置在所述存储单元阵列的附近，生成在所述存储单元的读出时确定内部电路的动作定时的自定时信号，其特征在于：
所述自定时电路具备：
响应于所述字线的选择而被选择的伪字线；
伪位线对，其具有第1自定时用伪存储单元和第2自定时用伪存储单元，该第1自定时用伪存储单元由普通布局单元构成，该第2自定时用伪存储单元由与所述普通布局单元具有点对称或线对称关系的对称布局单元构成；和
定时控制电路，其输入所述伪位线对，根据所述伪位线对中电位变化速度慢的伪位线的电位变化，输出所述自定时信号，
所述第1和第2自定时用伪存储单元分别具备：
一对反相器，其中一方的输出节点交叉连接到另一方的输入节点；和一对转移晶体管，其中所述一对反相器的第1连接节点与所述伪位线对中的一个伪位线连接，并且，所述一对反相器的第2连接节点与另一伪位线连接，
所述一对转移晶体管的栅极彼此电分离。
29、根据权利要求28所述的半导体存储器，其特征在于：
所述第1自定时用伪存储单元的所述一对转移晶体管中被分离的栅极中、所述一个伪位线侧的栅极与所述伪字线连接，
所述第2自定时用伪存储单元的所述一对转移晶体管中被分离的栅极中、所述另一伪位线侧的栅极与所述伪字线连接。
30、根据权利要求29所述的半导体存储器，其特征在于：
所述第1自定时用伪存储单元中，所述第1连接节点被固定为第1电压电平，所述第2连接节点被固定为比所述第1电压电平高的第2电压电平，
所述第2自定时用伪存储单元中，所述第1连接节点被固定为所述第2电压电平，所述第2连接节点被固定为所述第1电压电平。
31、根据权利要求28所述的半导体存储器，其特征在于：
所述存储单元阵列内的所述存储单元布局成沿所述位线交替配置所述普通布局单元与所述对称布局单元。
32、根据权利要求28所述的半导体存储器，其特征在于：
还具有读出放大电路，其检测在所述存储单元的读出时输出到所述位线的电位，
用于起动所述读出放大电路的读出放大起动信号的激活定时根据所述自定时信号而确定。
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