CN1523610A - 全局位线对的电位振幅限制成部分摆幅的半导体存储装置 - Google Patents

全局位线对的电位振幅限制成部分摆幅的半导体存储装置 Download PDF

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Abstract

全局字线(HWD<0>)若成为「H」电平，则局部读出放大器(SA1<0>)通过数据保持结点(D20及D21)的电位驱动全局位线对(HBT、HBTC)。全局读出使能信号HSE为「H」电平时，全局读出放大器(HAS)放大数据保持结点(D30及D31)的电位差。全局读出使能信号(HSE)由反相器(G19)反相，发送到全局字驱动器(G16)。通过全局字驱动器(G16)使全局字线(HWD<0>)为「L」电平时，局部读出放大器(SA1<0>)停止驱动全局位线对(HBT、HBTC)。

Description

全局位线对的电位振幅限制成部分摆幅的半导体存储装置
技术领域
本发明涉及半导体存储装置，具体地说，静态随机存取存储器(以下称为SRAM)中的低消耗功率技术。
背景技术
近年，随着电子设备的低消耗功率化，设备内部的半导体存储装置的低消耗功率化成为重要课题。
例如，特开平7-161192号公报中记载了作为部分实现半导体存储装置的低消耗功率化的方法，即，通过在位线对和读出放大器间设置第1传输门，使位线对与第1传输门分离，防止位线对的电位产生全摆幅。
但是，存储单元阵列分割成多个块的SRAM中，如上述，位线的电位振幅即使限制成部分摆幅，在块间连接的全局位线也保持全摆幅。特别是输出端子数多时，消耗功率变得相当大。
发明内容
本发明的目的是提供在全局位线对中将电位振幅限制成部分摆幅的半导体存储装置。
本发明的半导体存储装置，包括：分层构成的读出放大器群，用以从存储单元读出数据；连接下层的读出放大器和上层读出放大器的互补信号线群；控制电路，在互补信号线间的电位差达到电源电压之前，通过与互补信号线连接的下层读出放大器停止互补信号线的驱动，同时激活与互补信号线连接的上层读出放大器。
根据本发明的半导体存储装置，不仅在局部位线对及局部数据线对中可以将电位振幅限制到部分摆幅，而且在全局位线对中也可以将电位振幅限制到部分摆幅。
通过参考图面而理解的本发明的详细说明，本发明的上述及其他目的、特征、方面及优点将变得清楚。
附图说明
图1是本发明第1实施例的SRAM的主要部分的构成图。
图2是本发明第1实施例的局部读出放大器SA1的构成图。
图3是本发明第1实施例的全局读出放大器HSA的构成图。
图4是说明本发明的第1实施例的SRAM的数据的读出动作的时序图。
图5是传统的SRAM的构成图。
图6是传统的局部读出放大器SA0的构成图。
图7是本发明的第2实施例的SRAM的主要部分的构成图。
图8是本发明的第2实施例的全局写入驱动器HDR1的构成图。
图9是本发明的第2实施例的局部写入驱动器DR0的构成图。
图10是本发明的第3实施例的SRAM的主要部分的构成图。
图11是本发明的第3实施例的全局写入驱动器HDR2的构成图。
图12是本发明的第3实施例的局部写入驱动器DR2的构成图。
图13是本发明的第4实施例的SRAM的主要部分的构成图。
图14是本发明的第4实施例的带写入功能的局部读出放大器SA2的构成图。
图15是本发明的第5实施例的SRAM的主要部分的构成图。
图16是本发明的第5实施例的带写入功能的局部读出放大器SA3的构成图。
图17是本发明的第6实施例的SRAM的主要部分的构成图。
图18是本发明的第6实施例的全局写入驱动器HDR3的构成图。
图19是本发明的第6实施例的带写入功能的局部读出放大器SA4的构成图。
图20是本发明的第6实施例的局部写入驱动器DR150的构成图。
图21是本发明的第7实施例的SRAM的主要部分的构成图。
图22是本发明的第7实施例的局部读出放大器SA5的构成图。
具体实施方式
以下参照图说明本发明的实施例。
第1实施例
本实施例涉及在全局位线对中将电位振幅限制成部分摆幅的半导体存储装置。
(全体的构成)
图1是本发明的第1实施例的SRAM的主要部分的构成图。参照图1，该SRAM中，存储单元阵列MA在位线方向分割成多个块。通过分割存储单元阵列MA，减少与选择的位线对连接的存储单元M的数目，减少位线对的寄生电容，从而减少消耗功率。
向各块，分别提供不同的n个行地址信号。即，向第0块提供X<0>～X<n-1>的行地址信号，向第1块提供X<n>～X<2n-1>的行地址信号。图1中表示了第0块的电路构成，其他块的电路构成也同样。
字线驱动器G10、G11分别驱动字线WD<0>、WD<n-1>。字线驱动器与各字线对应设置，图1中，仅代表性表示了字线驱动器G10和G11。
各字线与m个存储单元M连接。
各块中，设置有m个局部位线对BT<0>、BTC<0>...BT<m-1>、BTC<m-1>。各存储单元M与任一位线对连接。
向各块共同提供列地址Y<0>～Y<m-1>。
通过将任一个列地址设定为「H」电平，选择一个位线对。选择的位线对经由传输门T10～T13与局部数据线对DATA、DATAC连接。
伪列DC生成局部读出放大器SA1<0>的激活信号，即局部读出使能信号SE<0>。
全局伪列HDC控制全局字线HWD<0>，HWD<1>的激活的同时，生成控制全局读出放大器HSA的激活的全局读出使能信号HSE。
(局部读出放大器SA1的构成)
图2表示本实施例的局部读出放大器SA1<0>的构成。局部读出放大器SA1<0>是与第0块对应设置的局部读出放大器。总称全部的局部读出放大器SA1<0>、SA1<1>...时，记为局部读出放大器SA1。局部位线对、全局字线也同样，总称时，分别记为局部位线对BT、BTC和全局字线HWD。
局部读出放大器SA1<0>的输入端子与局部数据线对DATA、DATAC连接。局部读出放大器SA1<0>的输出端子与全局位线对HBT、HBTC连接。
局部读出使能信号SE<0>为「L」电平时，P沟道MOS晶体管P20及P21导通。从而，数据保持结点D20设定成局部数据线DATA的电位，数据保持结点D21设定成局部数据线DATAC的电位。
局部读出使能信号SE<0>若成为「H」电平，则N沟道MOS晶体管N20导通。从而，对数据保持结点D20及D21的电位进行放大，使一方成为VDD，另一方成为GND。
全局字线HWD<0>若成为「H」电平，则N沟道MOS晶体管N21及N22导通。从而，数据保持结点D20的电位由全局位线HBT驱动，数据保持结点D21的电位由全局位线HBTC驱动。这样，局部读出放大器SA1<0>作为放大局部数据线对DATA、DATAC的电位差的读出放大器而动作的同时，还作为存储单元进行动作，将与保持的数据对应的电位向全局位线对HBT、HBTC输出。
全局字线HWD<0>若成为「L」电平，则N沟道MOS晶体管N21及N22成为非导通。从而，停止由数据保持结点D20的电位驱动全局位线HBT，停止由数据保持结点D21的电位驱动全局位线HBTC。
(全局读出放大器HSA的构成)
图3表示本实施例的全局读出放大器HSA的构成。参照该图，在全局位线HBT、HBTC间产生足够的电位差后，来自全局伪列HDC的全局读出使能信号HSE设定成「H」电平。从而，由于N沟道MOS晶体管N30成为导通、P沟道MOS晶体管P30及P31成为非导通，因而数据保持结点D30及D31的一个电位成为VDD，另一电位成为GND。[00241
在下一个时钟CLK的上升时，全局读出使能信号HSE成为「L」电平，而数据保持结点D30及D31的电位被由2个NAND门G30及G31构成的锁存电路保持。
(读出动作)
接着，参照图4所示时序图，说明数据的读出动作。
首先，时钟CLK为「L」电平的期间，以及延迟电路DLY以规定时间延迟时钟CLK后的时钟CLK1为「L」电平的期间，如下进行预充电处理。
时钟CLK为「L」电平时，所有局部位线对BT、BTC设定成「H」电平。
伪列DC中，时钟CLK为「L」电平时，P沟道MOS晶体管P10导通，从而，伪位线DBT设定在「H」电平。该伪位线DBT的电位「H」电平由反相器G14反相，局部读出使能信号SE<0>设定成「L」电平。
另外，全局伪列HDC中，时钟CLK1为「L」电平时，P沟道MOS晶体管P13导通。从而，全局伪位线HDBT设定成「H」电平。该全局伪位线HDBT的电位「H」电平由反相器G18反相，全局读出使能信号HSE设定成「L」电平。
另外，时钟CLK1为「L」电平时，P沟道MOS晶体管P11及P12导通。从而，全局位线对HBT、HBTC设定成「H」电平。
另外，局部读出放大器SA1<0>中，局部读出使能信号SE<0>为「L」电平时，P沟道MOS晶体管P20及P21成为导通，N沟道MOS晶体管N20成为非导通。从而，局部数据线DATA的电位提供给锁存&放大电路LAT20的数据保持结点D20，局部数据线DATAC的电位提供给锁存&放大电路LAT20的数据保持结点D21。
另外，全局读出放大器HSA中，全局读出使能信号HSE为「L」电平时，P沟道MOS晶体管P30及P31成为导通，N沟道MOS晶体管N30成为非导通。P沟道MOS晶体管P30及P31若导通，则全局位线对HBT、HBTC的电位向数据保持结点D30、D31转送。
接着，在时刻t0中，时钟CLK若上升「H」电平，则开始读出处理。
即，与时钟CLK的上升(图4的(1)所示。)同步，外部地址成为有效，在地址解码所必要的时间经过后，从所有块中选择1个存储单元M。以下，说明选择用第0块的行地址信号X<0>及列地址信号Y<0>特定的存储单元M的情况。
行地址X<0>若成为「H」电平，则通过字线驱动器G10，在时刻t1将字线WD<0>设定成「H」电平(图4的(2)所示。)。从而，与字线WD<0>连接的所有存储单元M的数据分别向连接的位线对输出。从而，与各存储单元连接的位线对中，一方的位线的电位变得比VDD低。
接着，由于块选择信号BS<0>成为「H」电平及列选择信号成为「H」电平，因而，局部位线对BT<0>、BTC<0>的电位向局部数据线对DATA、DATAC转送。
另一方面，伪列DC中，字线WD<0>若成为「H」电平，则N沟道MOS晶体管N10导通，从而，伪位线DBT设定成「L」电平。由于该N沟道MOS晶体管N10的驱动力设定得比存储单元内的N沟道MOS晶体管的驱动力大，因而伪位线DBT的电位下降的速度变得比局部位线BT或BTC的电位下降的速度快。
反相器G14将该伪位线DBT的电位「L」电平反相，在时刻t2，将局部读出使能信号SE<0>设定成「H」电平(图4的(3)所示)。
这里，局部读出放大器SA1<0>的输入信号即局部数据线对DATA、DATAC的电位差ΔV变得足够大时(通常，200mV～300mV)，确定N沟道MOS晶体管N10(及N11)的规格，以将局部读出使能信号SE<0>激活到「H」电平。
该局部读出使能信号SE<0>由反相器G15反相，发送到字驱动器G10、G11等。从而，所有字线称为非选择状态，位线的电位的降低停止。即，从存储单元M不流出电流。
局部读出放大器SA1<0>中，局部读出使能信号SE<0>若成为「H」电平，则P沟道MOS晶体管P20及P21成为非导通，N沟道MOS晶体管N20导通。从而，数据保持结点D20和D21的电位差被放大，数据保持结点D20及D21的电位之一成为VDD，另一成为GND。
从局部读出使能信号SE<0>的上升开始到经过由延迟电路DLY规定的一定时间后，全局字驱动器G16被激活。全局字驱动器G16在时刻t3将全局字线HWD<0>驱动到「H」电平(图4的(4)所示)。这里，设置延迟电路DLY是为了使激活全局字线HWD<0>的定时延迟。即，如后述，全局字线HWD<0>若被激活，则局部读出放大器SA1<0>将保持的数据驱动到全局位线对，因而，局部读出放大器SA1<0>将保持的数据充分放大后，将该数据驱动到全局位线对HBT、HBTC。
另外，这样，随着全局字线HWD<0>的激活定时被延迟，全局读出放大器HSA的动作也必须被延迟。因而，与该全局读出放大器HSA的动作关联的全局伪列HDC、用于对全局位线对HBT、HBTC预充电的P沟道MOS晶体管P13、P11及P12中，供给用延迟电路DLY延迟时钟信号CLK后的时钟信号CLK1。
接着，局部读出放大器SA1<0>中，全局字线HWD<0>若成为「H」电平，则N沟道MOS晶体管N21及N22导通。从而，数据保持结点D20的电位被驱动到全局位线HBT，数据保持结点D21的电位被驱动到全局位线HBTC。
全局伪列HDC中，全局字线HWD<0>若成为「H」电平，则N沟道MOS晶体管NH10导通，从而，全局伪位线HDBT设定成「L」电平。该全局伪位线HDBT的「L」电平的电位由反相器G18反相，在时刻t4中，将全局读出使能信号HSE设定成「H」电平(图4的(5)所示)。
由于该N沟道MOS晶体管NH10的驱动力设定成比局部读出放大器SA1<0>的驱动力大，因而全局伪位线HDBT的电位下降速度变得比全局位线HBT或HBTC的电位下降速度快。这里，局部读出放大器SA1<0>的驱动力是指图2中，从N沟道MOS晶体管N21通过N沟道MOS晶体管N25流入N沟道MOS晶体管N20的电流量，或，从N沟道MOS晶体管N22通过N沟道MOS晶体管N26流入N沟道MOS晶体管N20的电流量。
全局读出放大器HSA中，全局读出使能信号HSE若成为「H」电平，则P沟道MOS晶体管P30及P31成为非导通，N沟道MOS晶体管N30导通。P沟道MOS晶体管P30及P31若成为非导通，则全局位线对HBT、HBTC与数据保持结点D30及D31分离。N沟道MOS晶体管N30若导通，则数据保持结点D30和D31的电位差被放大，数据保持结点D30及D31的电位之一成为VDD，另一成为GND。该数据保持结点D30及D31的电位由NAND电路G30及G31构成的锁存器保持，从端子DOUT向外部输出。
该全局读出使能信号HSE由反相器G19反相，发送到全局字驱动器G16、G17等。从而，所有全局字线HWD成为非选择状态。结果，由于局部读出放大器SA1<0>停止全局位线对HBT、HBTC的驱动，因而全局位线对HBT、HBTC的电位降低停止。该停止定时采用全局位线对HBT、HBTC任一个成为VDD-α的定时(α＝200mV～300mV)。该定时的调节是通过调节全局伪列HDC内的N沟道MOS晶体管NH10及NH11的驱动力进行的。
从而，全局位线对HBT、HBTC的电位振幅限制成部分摆幅。从而，从局部读出放大器SA1不流出电流。即，在全局位线对HBT、HBTC的电位差达到VDD之前，局部读出放大器SA1<0>停止驱动全局位线对HBT、HBTC，同时激活全局读出放大器HSA。
接着，在时刻t5，时钟信号CLK若成为「L」电平，则伪列DC中，伪位线DBT设定成「H」电平，从而，局部读出使能信号SE<0>设定成「L」电平。
另外，将时钟信号CLK延迟后的时钟信号CLK1若成为「L」电平，则全局伪列HDC中，全局伪位线HDBT设定成「H」电平，从而，全局读出使能信号HSE设定成「L」电平。
(与传统的SRAM的比较)
接着，比较本实施例中的SRAM和传统技术的SRAM。图5表示传统技术的SRAM的构成。图1所示SRAM与图5所示传统技术的SRAM的不同点如下。图1所示SRAM中，具备全局位线对HBT、HBTC以取代传统技术的SRAM中的全局数据线HDATA，具备局部读出放大器SA1以取代局部读出放大器SA0，并具备传统技术的SRAM中没有的全局读出放大器HSA及全局伪列HDC。
图6表示传统技术的局部读出放大器SA0<0>的构成。局部读出放大器SA0<0>中，局部读出使能信号SE<0>若成为「H」电平，则P沟道MOS晶体管P20及P21成为非导通，N沟道MOS晶体管N20导通。从而，数据保持结点D20及D21间的电位差被放大，一个电位成为VDD，另一电位成为GND。
输出缓冲器DR200中，块选择信号BS<0>若成为「H」电平，则P沟道MOS晶体管P203及N沟道MOS晶体管N201导通。从而，数据保持结点D20的电位为「H」电平时，N沟道MOS晶体管N202导通，全局数据线HDATA的电位成为「L」电平。另一方面，数据保持结点D20的电位为「L」电平时，P沟道MOS晶体管P202导通，全局数据线HDATA的电位成为「H」电平。
这样，传统技术的全局数据线HDATA为全摆幅，而相对地，根据本实施例的SRAM，将全局位线HBT、HBTC的电位振幅限制成部分摆幅，因而可以降低消耗功率。
另外，本实施例的SRAM中，由局部数据线对DATA、DATAC、字线WD、伪列DC、局部读出放大器SA1组成的局部存储电路与由全局位线对HBC、HBTC、全局字线HWD、全局伪列HDC、全局读出放大器HSA组成的全局存储电路执行同样的动作，从而，可以分层读出来自存储单元的数据。本实施例中，说明了2层的构成，但是也可以是扩展到3层以上的构成。例如，采用3层的结构时，对存储单元阵列进行2级分割。即，将存储单元阵列首先分割成大块，再将大块分割成小块。从而可以设置多个与小块对应的全局存储电路，并设置一个与大块对应的全局存储电路。
第2实施例
本实施例涉及追加了向第1实施例的SRAM执行写入的功能的SRAM。
(全体的构成)
图7是本发明的第2实施例的SRAM的主要部分的构成图。该图中仅仅表示了向第0块进行写入所必要的电路的构成。该图所示SRAM在图1所示SRAM中追加全局写入驱动器HDR1和局部写入驱动器DR0及DR1。以下说明这些追加的构成要素。
(全局写入驱动器HDR1)
图8表示本实施例的全局写入驱动器HDR1的构成。全局写入驱动器HDR1接收写入指示信号WE、延迟时钟CLK1及写入数据Din。写入指示信号WE从外部提供，在表示写入指示时，成为「H」电平。
仅仅当写入指示信号WE为「H」电平，且延迟时钟信号CLK1为「H」电平时，全局写入信号WE1成为「H」电平。另外，此时，P沟道MOS晶体管P61及P63导通，N沟道MOS晶体管N61及N63导通。
此时，写入数据Din为「H」电平的场合，N沟道MOS晶体管N62及P沟道MOS晶体管P64导通，全局位线HBT的数据成为「L」电平，全局位线HBTC的数据成为「H」电平。另一方面，写入数据Din为「L」电平的场合，P沟道MOS晶体管P62及N沟道MOS晶体管N64导通，全局位线HBT的数据成为「H」电平，全局位线HBTC的数据成为「L」电平。
写入指示信号WE为「L」电平，或延迟时钟信号CLK1为「L」电平时，对全局写入驱动器HDR1的全局位线对HBT、HBTC的输出成为高阻抗。
(局部写入驱动器DR0、DR1)
图9表示本实施例的局部写入驱动器DR0的构成。局部写入驱动器DR0接收全局写入信号WE1、块选择信号BS<0>、全局位线HBT的数据，向局部数据线DATA输出数据。块选择信号BS<0>从外部提供，在选择块0时，成为「H」电平。
全局写入信号WE1＝「H」电平，且块选择信号BS<0>＝「H」电平时，NAND门71的输出成为「L」电平，P沟道MOS晶体管P71及N沟道MOS晶体管N71导通。
此时，全局位线HBT的数据为「H」电平的场合，N沟道MOS晶体管N72导通，局部数据线DATA的数据成为「L」电平。另一方面，全局位线HBT的数据为「L」电平的场合，N沟道MOS晶体管P72导通，局部数据线DATA的数据成为「H」电平。
全局写入信号WE1＝「L」电平，或块选择信号BS<0>＝「L」电平时，对局部写入驱动器DR0的局部数据线对DATA、DATAC的输出成为高阻抗。
局部写入驱动器DR1的构成与上述局部写入驱动器DR0的构成同样，因而省略图示。通过局部写入驱动器DR1，全局写入信号WE1＝「H」电平且块选择信号BS<0>＝「H」电平时，在全局位线HBTC的数据为「H」电平的场合，局部数据线DATAC的数据成为「L」电平。另一方面，在全局位线HBTC的数据为「L」电平的场合，局部数据线DATAC的数据成为「H」电平。
这样，驱动到局部数据线对DATA、DATAC的数据通过选择局部字线WD和局部位线对BT、BTC，写入目的存储单元。
如以上，根据本实施例的SRAM不仅可以分层执行读出动作，还可以分层执行写入动作。
另外，本实施例中，与一个块对应设置了局部写入驱动器DR0及DR1，但是也可以将局部写入驱动器DR0和DR1看作一个局部写入驱动器。
第3实施例
本实施例涉及不需要第2实施例采用的写入动作的控制用写入信号WE1的SRAM。
(全体的构成)
图10是本发明的第3实施例的SRAM的主要部分的构成图。该图中仅仅表示了向第0块进行写入所必要的电路的构成。该SRAM中与图7所示第2实施例的SRAM的不同点如下。即，本实施例的SRAM具备全局写入驱动器HDR2以取代全局写入驱动器HDR1，具备一个局部写入驱动器DR2以取代2个局部写入驱动器DR0及DR1。以下，说明这些构成要素。
(全局写入驱动器HDR2的构成)
图11表示本实施例的全局写入驱动器HDR2的构成。全局写入驱动器HDR2接收写入指示信号WE、延迟时钟CLK1及写入数据Din。
仅仅当写入指示信号WE为「H」电平，且延迟时钟信号CLK1为「H」电平时，P沟道MOS晶体管P61、P63导通，N沟道MOS晶体管N61、N63及N64导通。从而，全局位线HBTC的数据成为「L」电平。这样，本实施例的特征为，通过写入指示信号WE接收写入指示时，不仅将全局写入信号WE1设定成「H」电平，还将全局位线HBTC设定成「L」电平。
此时，在写入数据Din为「H」电平的场合，N沟道MOS晶体管N62导通，全局位线HBT的数据成为「L」电平。另一方面，在写入数据Din为「L」电平的场合，P沟道MOS晶体管P62导通，全局位线HBT的数据成为「H」电平。从而，写入数据Din驱动到全局位线HBT。
另外，在写入指示信号WE为「L」电平，或延迟时钟信号CLK1为「L」电平的场合，对全局写入驱动器HDR2的全局位线对HBT、HBTC的输出成为高阻抗。
(局部写入驱动器DR2的构成)
图12表示本实施例的局部写入驱动器DR2的构成。全局位线HBT上的数据、块选择信号BS<0>、全局位线HBTC上的数据输入局部写入驱动器DR2。
仅仅当块选择信号BS<0>为「H」电平，且全局位线HBTC为「L」电平时，P沟道MOS晶体管P102及P104以及N沟道MOS晶体管N102及N104导通。
此时，在全局位线HBT为「H」电平的场合，N沟道MOS晶体管N103及P沟道MOS晶体管P101导通。从而，局部数据线DATA的数据成为「L」电平，局部数据线DATAC的数据成为「H」电平。
另一方面，在全局位线HBT为「L」电平的场合，P沟道MOS晶体管P103及N沟道MOS晶体管N101导通。从而，局部数据线DATA的数据成为「H」电平，局部数据线DATAC的数据成为「L」电平。
另外，在块选择信号BS<0>为「L」电平，或全局位线HBTC为「H」电平时，对局部写入驱动器DR2的局部数据线对DATA、DATAC的输出成为高阻抗。
(与读出动作的关系)
如以上，局部写入驱动器DR2将全局位线HBTC用于写入控制。但是，读出时，该全局位线HBTC可能设定成「L」电平。通过这样的数据读出使全局数据线HBTC成为「L」电平时，局部写入驱动器DR2必须避免错误的写入指示。这可以实现如下。
第一，如第1实施例所说明，在读出时，全局位线对HBT、HBTC不是全摆幅。即，全局位线HBTC的电位下降限制在200mV～300mV。
从而，预先将局部写入驱动器DR2的输入反相器104的阈值设定得比200mV低。从而，在读出时，即使全局位线HBTC设定成「L」电平，由于其电位为200mV～300mV，因而输入反相器104输出「L」电平。另一方面，在写入时，全局位线HBTC设定成表示写入指示的「L」电平时，输入反相器104输出「H」电平。从而，即使通过数据的读出使全局数据线HBTC成为「L」电平，局部写入驱动器DR2也不将其作为写入指示接受。
第二，读出时，全局位线HBTC为「L」电平时，全局位线HBT为「H」电平。全局位线对HBT、HBTC的电位成为这样的值，是从存储单元M读出数据、局部数据线DATA成为「H」电平、局部数据线对DATAC成为「L」电平的结果。
此时，响应全局位线HBTC为「L」电平，通过局部写入驱动器DR2将局部数据线对DATA驱动到「L」电平，将局部数据线DATAC驱动到「H」电平。从而，虽然向存储单元M写入数据，但是存储单元M内的数据不变化。
如以上，根据本实施例的SRAM，通过全局位线发送写入指示，从而不需要写入信号WE1的信号线，可以缩小电路的面积，同时降低消耗功率。
第4实施例
本实施例涉及融合读出放大器和写入驱动器的SRAM。
(全体的构成)
图13是本发明的第4实施例的SRAM的主要部分的构成图。该图中仅仅表示了向第0块进行写入所必要的电路的构成。该SRAM与图7所示第2实施例的SRAM的不同点如下。即，本实施例的SRAM具备一个带写入功能的局部读出放大器SA2，以取代局部读出放大器SA1和2个局部写入驱动器DR0及DR1。以下，说明这些构成要素。
(带写入功能的局部读出放大器SA2的构成)
图1 4表示本实施例的带写入功能的局部读出放大器SA2<0>的构成。该带写入功能的局部读出放大器SA2<0>在图2所示局部读出放大器SA1<0>中追加传输门TG120及TG121。这些传输门TG120及TG121由控制信号QN及QP控制。控制信号QN及QP由NAND门G122及反相器123根据全局写入信号WE1及块选择信号BS<0>生成。
仅仅当全局写入信号WE1为「H」电平，且块选择信号BS<0>为「H」电平时，控制信号QN成为「H」电平，控制信号QP成为「L」电平。此时，传输门TG120及TG121导通，结果，全局位线对HBT、HBTC和局部数据线对DATA、DATAC连接。
另一方面，全局写入信号WE1为「L」电平，或块选择信号BS<0>为「L」电平时，控制信号QN成为「L」电平，控制信号QP成为「H」电平。此时，传输门TG120及TG121导通，结果，全局位线对HBT、HBTC和局部数据线对DATA、DATAC不连接。
分别说明读出时和写入时该带写入功能的局部读出放大器SA2<0>的动作。
(读出动作)
读出动作时，由于全局写入信号WE1为「L」电平，传输门TG120及TG121成为非导通。从而，全局位线对HBT、HBTC不与局部数据线对DATA、DATAC连接。此时，带写入功能的局部读出放大器SA2<0>与图2所示局部读出放大器SA1<0>同样动作。
(写入动作)
写入动作时，由于全局写入信号WE1为「H」电平，因而在块选择信号BS<0>为「H」电平时，传输门TG120及TG121导通。从而，全局位线对HBT、HBTC与局部数据线对DATA、DATAC连接。
由于全局位线对HBT、HBTC通过全局写入驱动器HDR1输出应写入的数据，因而该数据经由导通状态的传输门TG120、121向局部数据线对DATA、DATAC转送。
如以上，本实施例中，通过仅仅向局部读出放大器增加2个传输门TG120及TG121、NAND门G122、反相器G123，可以使局部读出放大器兼备局部写入驱动器的功能，与第2实施例具备单独的局部写入驱动器的情况相比，可以减少元件数。结果，可以缩小电路的面积，同时降低消耗功率。
第5实施例
本实施例涉及不使用传输门而驱动局部数据线对DATA、DATAC的SRAM。第4实施例中，带写入功能的局部读出放大器SA2经由传输门驱动局部数据线对DATA、DATAC。但是，由于传输门，驱动力弱，因而局部数据线对DATA、DATAC的寄生电容大时，无法将局部数据线对DATA、DATAC的一方的电位设定得足够低。结果，不能向存储单元写入数据。本实施例解决这样的问题。
(全体的构成)
图15是本发明的第5实施例的SRAM的主要部分的构成图。该图中，仅仅表示了向第0块进行写入所必要的电路的构成。该SRAM与图13所示第4实施例的SRAM的不同点如下。即，本实施例的SRAM具备另一带写入功能的局部读出放大器SA3，以取代带写入功能的局部读出放大器SA2。
(带写入功能的局部读出放大器SA3的构成)
图16表示本实施例的带写入功能的局部读出放大器SA<0>的构成。该图的带写入功能的局部读出放大器SA3<0>不同于图14所示带写入功能的局部读出放大器SA2<0>，全局位线对HBT、HBTC和局部数据线对DATA、DATAC不直接连接。另外，局部数据线对DATA、DATAC和放大&锁存电路LAT20内的数据保持结点D20、D21之间追加有N沟道MOS晶体管N131及N132，并追加OR门G130、AND门G131、OR门G132。
分别说明读出时和写入时该带写入功能的局部读出放大器SA3<0>的动作。
(读出动作)
读出动作时，如以下，带写入功能的局部读出放大器SA3<0>与图2所示局部读出放大器SA1<0>同样动作。
读出动作时，由于全局写入信号WE1为「L」电平，因而，AND门G131输出「L」电平。从而，N沟道MOS晶体管N131及N132成为非导通。
局部读出使能信号SE<0>为「L」电平的期间，P沟道MOS晶体管P20及P21导通。从而，局部数据线对DATA、DATAC的电位设定成数据保持结点D20、D21。
接着，局部读出使能信号SE<0>若成为「H」电平，则P沟道MOS晶体管P20及P21成为非导通。另外，由于OR门G132输出「H」电平，因而N沟道MOS晶体管N20导通。从而，数据保持结点D20和D21的电位差被放大，数据保持结点D20及D21的电位之一成为VDD，另一成为GND。
接着，全局字线HWD<0>若成为「H」电平，则由于OR门G130输出「H」电平，因而N沟道MOS晶体管N21及N22导通。从而，数据保持结点D20及D21的电位向全局位线对HBT、HBTC转送。
(写入动作)
写入动作时，由于全局写入信号WE1为「H」电平，因而块选择信号BS<0>为「H」电平时，由于OR门G130输出「H」电平，N沟道MOS晶体管N21及N22导通。从而，设定了写入数据的全局位线对HBT、HBTC的电位设定到数据保持结点D20、D21。另外，此时，由于OR门G132输出「H」电平，因而N沟道MOS晶体管N20也导通。从而，写入数据被放大&锁存电路LAT20获取。
而且，此时，由于AND门G131输出「H」电平，因而N沟道MOS晶体管N131及N132导通。从而，根据放大&锁存电路LAT20获取的写入数据，局部数据线对DATA、DATAC中的一方的局部数据线放电，电位下降到GND。
这里，由于局部数据线对DATA、DATAC和放大&锁存电路LAT20经由N沟道MOS晶体管(N131，N132)连接，因而可将一方的局部数据线的电位下降到GND。用P沟道MOS晶体管取代N沟道MOS晶体管时，局部数据线的电位只能下降到P沟道MOS晶体管的阈值电压Vthp。
如以上，在预充电期间中，可以将充电到VDD的局部数据线对DATA、DATAC中的一方的局部数据线的电位下降到GND。
如以上，根据本实施例的SRAM，设定到全局位线对HBT、HBTC的写入数据被放大&锁存电路LAT20获取，根据该获取的写入数据，经由连接放大&锁存电路LAT20和局部数据线对DATA、DATAC的N沟道MOS晶体管N131及N132，驱动局部数据线对DATA、DATAC，从而，即使局部位线对BT、BTC的寄生电容大，也可以向存储单元写入数据。
第6实施例
本实施例涉及在写入时将全局位线对的电位振幅限制在部分摆幅的SRAM。第2～第5实施例中，在写入时将全局位线对HBT、HBTC的一方的电位设定成VDD，另一电位设定成GND。写入时，这样全局位线对HBT、HBTC的电位如果全摆幅，则消耗功率增大，同时可能如下产生误写入。
即，在写入动作时，与成为写入对象的存储单元连接的字线被激活，写入数据设定到与成为写入对象的存储单元连接的位线对。但是，激活的字线与写入对象以外的多数的存储单元连接，这些存储单元也与写入对象的存储单元同样成为可写入的选择状态。这称为伪选择状态。
另一方面，全局位线对HBT、HBTC和局部位线对BT、BTC虽然在不同配线层中配线，但是这些配线平行配置。结果，这些配线间形成寄生电容。经由该寄生电容，全局位线的电位变化大时，该电位变化传播到局部位线。这称为电容耦合。
通过这样的电容耦合，全局位线的电位若全摆幅，则该电位变化传播到与伪选择单元连接的位线对。从而，对伪选择单元进行误写入。本实施例中，通过在写入时令全局位线的电位振幅为部分摆幅，可防止这样的误写入，同时降低消耗功率。
(全体的构成)
图17是本发明的第6实施例的SRAM的主要部分的构成图。该图中仅仅表示了向第0块进行写入所必要的电路的构成。该SRAM与图15所示第5实施例的SRAM的不同点如下。即，本实施例的SRAM具备全局写入驱动器HDR3，以取代全局写入驱动器HDR1，具备其他的带写入功能的局部读出放大器SA4，以取代带写入功能的局部读出放大器SA3。以下，说明这些构成要素。
(全局写入驱动器HDR3)
图18表示本实施例的全局写入驱动器HDR3的构成。该全局写入驱动器HDR3具有与图8所示第2实施例的全局写入驱动器HDR1相同的电路构成。不同点为，供给本实施例的全局写入驱动器HDR3的2个电位中，其中一方的电位用VP取代GND。
电位VP是比电位GND高的电位。若使全局位线在写入时的电位下降和在读出时的电位下降相同，则电位VP也可以设定成比VDD低200～300mV的值。该电位VP可以从SRAM的外部提供，也可以在SRAM的内部生成。
(带写入功能的局部读出放大器SA4)
图19表示本实施例的带写入功能的局部读出放大器SA4<0>的构成。该带写入功能的局部读出放大器SA4<0>与图16所示第5的实施例的局部读出放大器SA3<0>的不同点如下。在本实施例的带写入功能的局部读出放大器SA4<0>中，追加P沟道MOS晶体管P150及P151，并追加局部写入驱动器DR150及D151。另外，删除N沟道MOS晶体管N131及N132，追加NAND门G152、反相器G151及G155、延迟电路DLY2、AND门G150。
(局部写入驱动器DR150、DR151)
图20表示本实施例的局部写入驱动器DR150的构成。在局部写入驱动器DR150中，从端子IN接收数据保持结点D20的电位，从端子C接收AND门G131的输出电位。
仅仅当全局写入信号WE1为「H」电平，且块选择信号BS<0>为「H」电平时，AND门G131的输出成为「H」电平，P沟道MOS晶体管P161及N沟道MOS晶体管N161导通。此时，数据保持结点D20的电位若为「H」电平，则向局部数据线DATA输出「L」电平，数据保持结点D20的电位若为「L」电平，则向局部数据线DATA输出「H」电平。
局部写入驱动器DR151的构成与上述局部写入驱动器DR150的构成相同，因而省略图示。当全局写入信号WE1为「H」电平且块选择信号BS<0>为「H」电平时，通过局部写入驱动器DR151，若数据保持结点D21的电位为「H」电平，则向局部数据线DATAC输出「L」电平，若数据保持结点D21的电位为「L」电平，则向局部数据线DATAC输出「H」电平。
接着，说明本实施例的SRAM的读出动作和写入动作。
(读出动作)
读出动作时，在带写入功能的局部读出放大器SA4<0>中，由于全局写入信号WE1是「L」电平，因而AND门G131输出「L」电平。从而，DR150及DR151的输出成为高阻抗。另外，由于NAND门G152输出「H」电平，因而P沟道MOS晶体管P150及P151成为非导通。另外，AND门G150输出与全局字线HWD<0>相同的逻辑。
从而，本实施例的读出动作与第5实施例中的读出动作相同。
(写入动作)
写入动作时，全局写入驱动器HDR3中，响应写入数据Din，全局位线HBT、HBTC之一的电位驱动到VDD，另一电位驱动到VP。
带写入功能的局部读出放大器SA4<0>中，由于全局写入信号WE1为「H」电平，因而当块选择信号BS<0>为「H」电平时AND门G131输出「H」电平，NAND门G152输出「L」电平，从而P沟道MOS晶体管P150及P151导通。从而，全局位线HBT的电位向数据保持结点D20转送，全局位线HBTC的电位向数据保持结点D21转送。
这里，由于数据保持结点D20及D21和全局位线对经由P沟道MOS晶体管(P150，P151)连接，因而可以无损失地向数据保持结点D20及D21转送VDD和VP的电位。
这里，用N沟道MOS晶体管取代P沟道MOS晶体管的场合，当N沟道MOS晶体管具有阈值电压Vthn时，只能向数据保持结点D20及D21转送最大到VDD-Vthn的电位。从而，数据保持结点D20和D21之一的结点的电位成为VDD-Vthn，另一结点的电位成为VP。这里，设定VP＞VDD-Vthn时，无法将写入数据正确设定到数据保持结点D20及D21。通过采用P沟道MOS晶体管，可以避免这样的问题。
P沟道MOS晶体管150及P151成为导通状态后，经过由延迟电路DLY2规定的一定时间后，OR门G132输出「H」电平。从而，N沟道MOS晶体管N20导通，反相器G155输出「L」电平，NAND门G152输出「H」电平。NAND门G152若输出「H」电平，则P沟道MOS晶体管P150及P151成为非导通。
N沟道MOS晶体管N20若导通，则放大&锁存电路LAT20的数据保持结点D20及D21的一方的电位成为VDD，另一电位成为GND。但是，由于P沟道MOS晶体管P150及P151为非导通，因而该数据保持结点D20及D21的电位不向全局位线对HBT、HBTC输出。
另外，此时，由于局部写入驱动器DR150及DR151的端子C接收「H」电平，因而数据保持结点D20的数据被驱动到局部数据线DATA，数据保持结点D21的数据被驱动到局部数据线DATAC。
这样，带写入功能的局部读出放大器SA4在读出时，接受部分摆幅的局部数据线对的电位，用放大&锁存电路LAT20放大到全摆幅，向全局位线对输出。
带写入功能的局部读出放大器SA4在写入时，接受部分摆幅的全局位线对的电位，用放大&锁存电路LAT20放大到全摆幅。
如以上，根据本实施例的SRAM，在读出时和写入时都令全局位线的电位为部分摆幅，因而可以减少消耗功率并防止误写入。
第7实施例
本实施例涉及使局部存储电路和全局存储电路的处理定时分开的SRAM。
第1实施例中，局部读出放大器SA1<0>中，向全局位线对的数据的转送必须在时钟CLK为「H」电平的期间结束。这是因为，时钟CLK若成为「L」电平，则局部读出使能信号SE<0>成为「L」电平，局部读出放大器SA1<0>的数据保持结点D20及D21被预充电。
预充电前，局部读出放大器SA1<0>为了向全局位线对HBT、HBTC转送数据，将全局字线HWD<0>激活到「H」电平的定时必须设定在时钟CLK为「H」电平的期间。
若加快时钟频率，则该全局字线HWD<0>的激活定时也必须提前，因而，确定激活全局字线HWD<0>的定时的延迟电路DLY的延迟时间有必要缩短。但是，若缩短延迟电路DLY的延迟时间，则全局读出放大器HSA、全局伪列HDC的处理不能完成。从而，变得不能加快时钟频率。
另外，第1实施例中，说明了用以从存储单元M读出数据的下层局部存储电路(局部读出放大器、局部数据线对、伪列DC、字线)和上层全局存储电路(全局读出放大器、全局位线对、全局伪列、全局字线)的2层所形成的构成，但是也可以形成3层、4层。这样增加层数时，上层存储电路确定时钟频率。即，确定时钟频率，使得可以在上层存储电路进行处理。本实施例解决这样的问题。
(全体的构成)
图21是本发明的第7实施例的SRAM的主要部分的构成图。该SRAM与图1所示第1实施例的SRAM的不同点如下。即，本实施例的SRAM从外部提供独立的时钟CLK2，以取代用延迟电路DLY将CLK延迟规定时间后的CLK1。该时钟CLK2具有与时钟CLK1相同的频率。
时钟CLK2发送到全局伪列HDC、全局字驱动器G16、G17、全局位线对HBT、HBTC的预充电用的P沟道MOS晶体管P11及P12。接收这些时钟CLK2的构成要素以时钟CLK2的定时进行处理。
另外，本实施例的SRAM具有局部读出放大器SA5，以取代局部读出放大器SA1。以下说明这些构成要素。
(局部读出放大器SA5)
图22表示本实施例的局部读出放大器SA5<0>的构成。该局部读出放大器SA5<0>在图2所示第1实施例的SA1<0>上追加了锁存电路LAT180和N沟道MOS晶体管N180～N183。
以下说明该局部读出放大器SA5<0>的读出时的动作。
(读出动作)
到局部读出使能信号SE<0>的上升为止，除了全局伪列HDC和P沟道MOS晶体管P11及P12的动作以外，其他与第1实施例相同。
全局伪列HDC中，时钟CLK2为「L」电平时，P沟道MOS晶体管P13导通。从而，全局伪位线HDBT设定成「H」电平。该全局伪位线HDBT的电位「H」电平由反相器G18反相，全局读出使能信号HSE设定成「L」电平。
另外，时钟CLK2为「L」电平时，P沟道MOS晶体管P11及P12导通。从而，全局位线对HBT、HBTC设定成「H」电平。
局部读出放大器SA5<0>中，根据时钟CLK，P沟道MOS晶体管P20及P21导通，局部数据线DATA的电位向数据保持结点D20转送，局部数据线DATAC的电位向数据保持结点D21转送。
接着，局部读出使能信号SE<0>若上升，则P沟道MOS晶体管P20及P21成为非导通，N沟道MOS晶体管N20、N182及N183导通。P沟道MOS晶体管P20及P21若成为非导通，则数据保持结点D20及D21和局部数据线对DATA、DATAC被分离。另外，N沟道MOS晶体管N20若导通，则数据保持结点D20或D21的一方的电位成为VDD，另一电位成为GND。
这里，数据保持结点D20的电位若成为VDD即「H」电平，则N沟道MOS晶体管N181导通。从而，锁存电路LAT180的数据保持结点D181设定成「L」电平，数据保持结点D180设定成「H」电平。这样，锁存电路LAT180保持局部数据线对DATA、DATAC的数据。锁存电路LAT180一旦保持数据，时钟CLK成为「L」电平，从而，局部读出使能信号SE<0>即使成为「L」电平，数据也不消失。从而，象第1实施例一样，全局字线HWD<0>的上升定时不限于局部读出使能信号SE<0>为「H」电平的期间，即，时钟CLK为「H」电平的期间。
时钟CLK2若成为「H」电平，则全局字驱动器G16将全局字线HWD<0>驱动到「H」电平。从而，局部读出放大器SA5<0>中，N沟道MOS晶体管N21及N22导通，根据数据保持结点D180及D181的电位，全局位线对HBT、HBTC的一方放电到GND。
另外，全局伪列HDC中，全局字线HWD<0>若成为「H」电平，则N沟道MOS晶体管NH10导通，通过反相器G18，全局读出使能信号HSE成为「H」电平。
以下的动作与第1实施例相同。
如以上，根据本实施例的SRAM，局部读出放大器SA5具备锁存电路LAT180，同时，局部存储电路和全局存储电路根据不同时钟动作，因而，可以防止全局存储电路中的处理没有完成的问题。另外，不必降低时钟频率来完成全局存储电路的处理。
另外，时钟CLK2也可以与时钟CLK反相。此时，局部存储电路可以在时钟CLK的「H」电平的期间动作，全局存储电路可以在时钟CLK的「L」电平的期间动作。
另外，采用3层以上的构成时，各层的时钟的相位也可以与下位的层的时钟的相位偏移。此时，可以从下位的层的存储电路开始依次对从存储单元读出的数据进行流水线处理。由于各层的存储电路的处理时间可以分配一个周期，因而，没有未完成的处理。这样，通过根据各层用的时钟使该层的存储电路动作，可容易地实现3层以上的构成。
虽然详细说明了本发明，但是只是进行例示而不是进行限定，应理解发明的精神和范围仅仅由权利要求书的范围限定。

Claims (9)

1.一种半导体存储装置，包括：
分层构成的读出放大器群，用以从存储单元读出数据；
连接下层的读出放大器和上层读出放大器的互补信号线群；
控制电路，在互补信号线间的电位差达到电源电压之前，通过与该互补信号线连接的下层读出放大器停止该互补信号线的驱动，同时激活与该互补信号线连接的上层读出放大器。
2.权利要求1所述的半导体存储装置，其特征在于，
还包括用以向存储单元写入数据的分层构成的写入驱动器群，
下层写入驱动器和上层写入驱动器通过上述互补信号线及写入指示信号线连接，
在激活时，上层写入驱动器向与上述上层写入驱动器连接的下层互补信号线输出写入数据及其反相数据，同时，用规定的逻辑值驱动与上述上层写入驱动器连接的下层写入指示信号线，
与上述下层写入驱动器连接的上层写入指示信号线为上述规定的逻辑值时，激活下层写入驱动器。
3.权利要求1所述的半导体存储装置，其特征在于，
还包括用以向存储单元写入数据的分层构成的写入驱动器群，
下层写入驱动器和上层写入驱动器通过上述互补信号线连接，
在激活时，上层写入驱动器向上述上层写入驱动器所连接的下层互补信号线之一的信号线输出写入数据，同时，用上述下层互补信号线的另一信号线读出时变动的范围以外的规定电位来驱动上述另一信号线，
下层写入驱动器在上述另一信号线为上述规定的电位时被激活。
4.权利要求3所述的半导体存储装置，其特征在于，
上述下层写入驱动器包括与上述另一信号线连接的逻辑元件，
当上述另一信号线的电位处于读出时变动的范围时，上述逻辑元件输出第1逻辑值，在上述范围以外时，输出第2逻辑值。
5.权利要求1所述的半导体存储装置，其特征在于，
上述读出放大器群所包含的规定的读出放大器包括：
设置在上层互补信号线和下层互补信号线之间的传输门，
在写入数据时，上述传输门导通。
6.权利要求1所述的半导体存储装置，其特征在于，
上述读出放大器群所包含的规定的读出放大器包括：
获取与上述规定的读出放大器连接的上层互补信号线的电位的电路；以及
设置在上述电路和与上述规定的读出放大器连接的下层互补信号线之间的N沟道MOS晶体管，
在写入数据时，上述N沟道MOS晶体管导通。
7.权利要求1所述的半导体存储装置，其特征在于，
在写入数据时，规定的互补信号线用比电源电压小的振幅驱动，
与上述规定的互补信号线连接的下层读出放大器包括：
放大上述规定的互补信号线的电位的放大电路；以及
设置在上述放大电路和上述规定的互补信号线之间的P沟道MOS晶体管，
在写入数据时，上述P沟道MOS晶体管导通，上述规定的互补信号线的电位被上述放大电路获取，在上述获取后，上述P沟道MOS晶体管成为非导通的同时，用上述放大电路以电源电压的逻辑振幅放大上述获取的电位，根据上述放大的电位，驱动与上述规定的互补信号线所连接的下层读出放大器连接的下层互补信号线。
8.权利要求1所述的半导体存储装置，其特征在于，
上述读出放大器群中规定的读出放大器包括：
与下层互补信号线连接的放大电路；以及
与上述放大电路连接并与上层互补信号线连接的锁存电路，
上述放大电路在基于第1时钟的定时获取上述下层互补信号线的电位，对该获取的电位进行放大，将该放大的电位向上述锁存电路输出，
上述锁存电路在基于不同于第1时钟的第2时钟的定时，用锁存的上述放大电位驱动上述上层互补信号线。
9.权利要求8所述的半导体存储装置，其特征在于，
与上述规定的读出放大器连接的上层互补信号线在基于上述第2时钟的定时被预充电，
比上述规定的读出放大器更上层的读出放大器在基于上述第2时钟的定时被激活。
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PB01 Publication
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SE01 Entry into force of request for substantive examination
CI01 Publication of corrected invention patent application

Correction item: Abstract

Correct: Overall word line(The > of HWD < 0)If turning into " H " level, local sense amplifier(The > of SA1 < 0)Node is kept by data(D20 grades of D21)Current potential drive global bit line pair(HBT, HBTC) . The overall situation is read when enabling signal HSE for " H " level, global sense amplifier(HAS)Amplification data keeps node(D30 and D31)Potential difference . The overall situation reads and enables signal(HSE)By phase inverter(G19)It is anti-phase, it is sent to global word driver(G16) . By global word driver(G16)Make Overall word line(The > of HWD < 0)During for " L " level, local sense amplifier(The > of SA1 < 0)Stop driving global bit line pair(HBT, HBTC) .

False: Incomplete content

Number: 34

Volume: 20

CI02 Correction of invention patent application

Correction item: Abstract

Correct: Overall word line(The > of HWD < 0)If turning into " H " level, local sense amplifier(The > of SA1 < 0)Node is kept by data(D20 grades of D21)Current potential drive global bit line pair(HBT, HBTC) . The overall situation is read when enabling signal HSE for " H " level, global sense amplifier(HAS)Amplification data keeps node(D30 and D31)Potential difference . The overall situation reads and enables signal(HSE)By phase inverter(G19)It is anti-phase, it is sent to global word driver(G16) . By global word driver(G16)Make Overall word line(The > of HWD < 0)During for " L " level, local sense amplifier(The > of SA1 < 0)Stop driving global bit line pair(HBT, HBTC) .

False: Incomplete content

Number: 34

Page: The title page

Volume: 20

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Free format text: CORRECT: ABSTRACT; FROM: UNCOMPLETE CONTENT TO: OVERALL WORD LINE

ERR Gazette correction

Free format text: CORRECT: ABSTRACT; FROM: UNCOMPLETE CONTENT TO: OVERALL WORD LINE (HWD 0 )RUO CHENGWEI H DIAN PING, AND THE LOCAL READ OUT AMPLIFIER (SA1 0 ) PASS THE CRUNODE OF DATA RETENTION (D20 GRADE D21) THE POTENTIAL TO DRIVE OVERALL BIT LINE (HBT, HBTC ...

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication