CN1187825C - 具有较短数据传送时延的半导体存储器件 - Google Patents

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Abstract

在半导体存储器件中，存储单元阵列具有根据以偶数编号的地址起动的偶数存储体和根据以奇数编号的地址起动的奇数存储体。响应第一控制信号从偶数存储单元输偶数读数据出，响应第一读控制信号从奇数存储单元输出奇数读数据。中继单元接收第一偶数数据总线上的偶数读数据以响应第二读控制信号将偶数读数据输出到第二偶数数据总线，以及接收第一奇数数据总线上的奇数读数据以响应第二读数据信号将奇数读数据输出到第二奇数数据总线。I/O电路从第二偶数数据总线接收偶数读数据以及从第二奇数数据总线接收奇数读数据，并且响应第三读控制信号，将偶数读数据和奇数读数据之一输出到公共数据总线，然后再将另一个也输出到公共数据总线。

Description

具有较短数据传送时延的半导体存储器件
技术领域
本发明涉及半导体存储器。特别是，本发明涉及利用时钟信号上升沿或下降沿执行从外部单元或向外部单元传送数据的半导体存储器。
背景技术
半导体存储器通常是利用时钟信号的上升沿和下降沿作为触发执行从外部或向外部的快速数据传送。这种常规的半导体存储器在日本公开专利申请(JP-P2000-298983A)中已经公开。
如图1所示，常规的半导体存储器由输入/输出衰减器PA，多路分解器DE-MUX，串行—并行转换电路S-Pe和S-Po，写放大器WAe和WAo，存储单元阵列SAe和SAo，数据放大器DAe和DAo，并行—串行转换电路P-Se和P-So，以及多路复用器组成。
多路分解器DE-MUX将输入的包含1比特数据的串行数据分成在基本时钟CLK上升沿的偶数数据和在基本时钟CLK下降沿的奇数数据。偶数数据和奇数数据分别通过总线501和502发送到存储单元阵列SAe和SAo并写入其中。安排存储单元阵列SAe比存储单元阵列Sao更靠近输入/输出衰减器PA。
在读操作的情况下，存储在存储单元阵列SAe和SAo中的偶数数据和奇数数据分别通过总线503和504发送到多路复用器MUX。多路复用器随着基本时钟信号的上升沿和下降沿分别将偶数数据和奇数数据输出到输入/输出衰减器PA。
偶数数据包含当执行读操作时首先读的比特数据。在常规的半导体存储器中，安排用于存储偶数数据的存储单元阵列SAe比存储单元阵列Sao更靠近输入/输出衰减器PA。这样，可以将用于传送当执行读操作时首先读的比特数据的总线503的长度制作得较短，因此实现了高速操作。
然而，近年来，半导体存储器的高度集成延长了存储单元阵列和输入/输出衰减器之间的距离。伴随着这种情况，用于在存储单元阵列和输入/输出衰减器之间传送数据的总线的长度也随之增加。总线长度的增加导致了数据传送中时延的增加。常规的半导体存储器有效地缩短了从读指令的发出到数据输出的时间。然而，常规的半导体存储器无法从根本上解决由于总线长度的增加而引起的时延增加的问题。
发明内容
因此，本发明的目的是提供一种在存储单元和输入/输出衰减器之间的数据传送中能够使由于总线长度的增加造成的时延减小的半导体存储器件。
本发明的另一个目的是提供一种能够减少和数据传送有关的缓冲器的数量的半导体存储器件。
在本发明的一个方面中，半导体存储器件包括具有根据以偶数编号的地址起动的偶数存储体和根据以奇数编号的地址起动的奇数存储体的存储单元阵列，与偶数存储体连接的第一偶数数据总线，第二偶数数据总线，与奇数存储体连接的第一奇数数据总线，第二奇数总线，公共数据总线。响应第一读控制信号从偶数存储体输出偶数读数据，响应第一读控制信号从奇数存储体输出奇数读数据。在一组第一偶数和奇数数据总线和一组第二偶数和奇数数据总线之间提供一个中继单元，用来接收第一偶数数据总线上的偶数读数据以便响应第二读控制信号将偶数读数据输出到第二偶数数据总线，以及接收第一奇数数据总线上的奇数读数据以便响应第二读控制信号将奇数读数据输出到第二奇数数据总线。在公共数据总线和该组第二偶数和奇数数据总线之间通过一条I/O电路，以接收来自第二偶数数据总线的偶数读数据和来自第二奇数数据总线的奇数读数据，并且响应第三读控制信号将偶数读数据和奇数读数据之一输出到公共数据总线，然后将另一个也输出到公共数据总线。
在此，半导体存储器件可以进一步包括与公共数据总线连接的外部连接衰减器。
I/O电路可以根据读选择控制信号选择偶数读数据和奇数读数据中的一个，并响应第三读控制信号将所选的数据输出到公共数据总线，然后将另一个也输出到公共数据总线。
在这种情况下，I/O电路可响应第三读控制信号的上升沿将所选数据输出到公共数据总线，然后响应第三读控制信号的下降沿将另一个也输出到公共数据总线。
另外，I/O电路可以响应第一写控制信号从公共数据总线接收写数据，写数据包含第一写数据和第一写数据之后的第二写数据，并且将第一和第二写数据中的一个作为偶数写数据输出到第二偶数数据总线而将另一个作为奇数写数据输出到第二奇数数据总线。中继单元可以接收第二偶数数据总线上的偶数写数据并响应第二写控制信号将它输出到第一偶数数据总线，以及接收第二奇数数据总线上的奇数写数据并响应第二写控制信号将它输出到第一奇数数据总线。可以响应第三写控制信号将偶数写数据写入偶数存储体，和可以响应第三写控制信号将奇数写数据写入奇数存储体。
在这种情况下，I/O电路可以响应第一写控制信号的上升沿接收第一写数据，和响应第一写控制信号的下降沿接收第二写数据。
另外，I/O电路根据写选择控制信号可以从第一和第二写数据中选择一个作为偶数写数据，并且将偶数写数据输出到第二偶数数据总线以及将另一个作为奇数写数据输出到第二奇数数据总线。
另外，半导体存储器件可以进一步包括响应外部时钟信号生成第一到第三读控制信号的控制电路。另外，半导体存储器件还可以进一步包括响应外部时钟信号生成第一到第三写控制信号的控制电路。
另外，半导体存储器件可以进一步包括响应读起始地址和CAS等待时间产生读选择控制信号的选择控制电路。另外，半导体存储器件还可以进一步包括响应写起始地址产生写选择控制信号的选择控制电路。
另外，I/O电路可以包括根据读选择控制信号从偶数读数据和奇数读数据中选择一个的选择器部分，以及响应第三读控制信号将所选择的数据输出到公共数据总线，然后将另一个也输出到公共数据总线的输出电路。
另外，中继单元可以包括在第一偶数数据总线和第二偶数数据总线之间提供的第一三态缓冲器用来接收第一偶数数据总线上的偶数读数据，以响应第二读控制信号将偶数读数据输出到第二偶数数据总线，以及在第一奇数数据总线和第二奇数数据总线之间提供的第二三态缓冲器用来接收第一奇数数据总线上的奇数读数据，以响应第二读控制信号将奇数读数据输出到第二奇数数据总线。
另外，中继单元可以包括在第一偶数数据总线和第二偶数数据总线之间提供的第一三态缓冲器用来缓冲第二偶数数据总线上的偶数写数据，以响应第二写控制信号将偶数写数据输出到第一偶数数据总线，在第一奇数数据总线和第二奇数数据总线之间提供的第二三态缓冲器用来缓冲第二奇数数据总线上的奇数写数据，以响应第二写控制信号将奇数写数据输出到第一奇数数据总线。
在本发明的另一个方面中，半导体存储器件包括具有根据以偶数编号的地址起动的偶数存储体和根据以奇数编号的地址起动的奇数存储体的存储单元阵列，与偶数存储体连接的第一偶数数据总线，第二偶数数据总线，与奇数存储体连接的第一奇数数据总线，第二奇数数据总线，公共数据总线。响应第一控制信号从偶数存储体输出第一读数据，和响应第一读控制信号从奇数存储体输出第二读数据。在一组第一偶数和奇数数据总线和一组第二偶数和奇数数据总线之间提供一个中继单元，用于接收来自偶数数据总线的第一读数据和来自第二奇数数据总线的第二读数据，响应第二读控制信号，将第一读数据和第二读数据之一作为第三读数据输出到第二偶数数据总线并且将另一个作为第四读数据输出到第二奇数数据总线。在公共数据总线和该组第二偶数和奇数数据总线之间提供一个I/O电路，用于接收来自该组第二偶数和奇数数据总线的第三读数据和第四读数据，以响应第三读控制信号将第三读数据和第四读数据输出到公共数据总线。
半导体存储器件可以进一步包括与公共数据总线连接的外部连接衰减器。
中继单元可以根据读选择控制信号选择偶数读数据和奇数读数据之一作为第三读数据并且响应第二读控制信号将第三读数据输出到第二偶数数据总线以及将第四读数据输出到第二奇数数据总线。
另外，I/O电路可以响应第三读控制信号的上升沿将第三读数据输出到第二偶数数据总线然后响应第三读控制信号的下降沿将第四读数据输出到第二奇数数据总线。
另外，I/O电路可以从公共数据总线接收写数据，写数据包含第一写数据和第一写数据之后的第二写数据，并且响应第一写控制信号将第一和第二写数据输出到第二偶数数据总线和第二奇数数据总线。中继单元可以从第一写数据和第二写数据中选择一个，并且响应第二写控制信号将从第一写数据和第二写数据中所选的一个作为第三写数据输出到第一偶数数据总线，将另一个作为第四写数据输出到第一偶数和奇数数据总线。可以响应第三写控制信号将第一偶数数据总线上的第三写数据写入偶数存储体，可以响应第三写控制信号将第一奇数数据总线上的第四写数据写入奇数存储体。
另外，I/O电路可以响应第一写控制信号的上升沿将第一写数据输出到第二偶数数据总线，并且响应第一写控制信号的下降沿将第二写数据输出到第二奇数数据总线。
另外，中继单元可以根据写选择控制信号从第一和第二写数据中选择一个作为第三写数据。
另外，半导体存储器件可以进一步包括响应外部时钟信号产生第一至第三读控制信号的控制电路。
另外，半导体存储器件可以进一步包括响应外部时钟信号产生第一至第三写控制信号的控制电路。
另外，半导体存储电路可以进一步包括响应读起始地址和CAS等待时间产生读选择控制信号的选择控制电路。
另外，半导体存储电路可以进一步包括响应写起始地址产生写选择控制信号的选择控制电路。
另外，I/O电路可以包括响应第三读控制信号将第二偶数数据总线上的第三读数据和第二奇数数据总线上的第四读数据输出到公共数据总线的输出电路。
另外，中继单元可以包括与第一偶数和奇数数据总线连接的选择器部分，以便根据读的选择控制信号从第一读数据和第二读数据中选择其中一个作为第三读数据，另一个作为第四读数据，连接到第二偶数数据总线的第一三态缓冲器响应第三读控制信号缓冲第三读数据并输出到第二偶数数据总线，连接到第二奇数数据总线的第二三态缓冲器响应第二读控制信号缓冲第四读数据并输出到第二奇数数据总线。
另外，中继单元可以包括与第二偶数和奇数数据总线连接的选择器部分，以便根据读的选择控制信号从第一写数据和奇数读数据中选择其中一个作为第三写数据，另一个作为第四写数据，连接到第一偶数数据总线的第一三态缓冲器响应第三读控制信号缓冲第三读数据并输出到第一偶数数据总线，连接到第一奇数数据总线的第二三态缓冲器响应第二读控制信号缓冲第四写数据并输出到第一奇数数据总线。
附图说明
图1示出了常规的半导体存储器；
图2示出了根据本发明第一实施例的半导体存储器；
图3示出了I/O电路，CAS等待时间和读起始地址之间的关系；
图4示出了锁存电路的电路结构；
图5示出了双向缓冲器电路的电路结构；
图6示出了I/O电路的电路结构；
图7A到7L是第一实施例中的半导体存储器读操作的时序图；
图8A到8J是第一实施例中的半导体存储器写操作的时序图；
图9示出了根据本发明第二实施例的半导体存储器；
图10示出了选择器电路的电路结构；
图11示出了I/O电路的电路结构；
图12A到12L是第二实施例中的半导体存储器读操作的时序图；以及
图13A到13J是第一实施例中的半导体存储器写操作的时序图。
具体实施方式
下面将参考附图对本发明的半导体存储器做详细描述。
图2示出了根据本发明第一实施例的半导体存储器。在第一实施例中的半导体存储器是双数据速率—同步型动态随机存取存储器(DDR-SDRAM)。在第一实施例中，在用来在I/O电路和存储单元之间传送写数据和读数据的总线路径上提供双向缓冲器。通过这种方式，可使总线的时间常数较小，因此可以获得高速的数据传送。
如图2所示，为半导体存储器件提供存储体#1到#4。存储体#1由作为以偶数编号的地址的区域的存储体#1_E和作为以奇数编号的地址的区域的存储体#1_O组成。在这种情况下，以偶数编号的地址是分配给半导体存储器件中使最低有效位Y0为“0”的地址Y，以奇数编号的地址是分配给半导体存储器件中使最低有效位Y0为“1”的地址Y。同样，存储体#2到#4包括作为以偶数编号的地址的区域的存储体#2-E，#3-E和#4-E以及作为以奇数编号的地址的区域的存储体#2-O，#3-O和#4-O。
此后，以偶数编号的地址中存储的数据称为“偶数数据”，以奇数编号的地址中存储的数据称为“奇数地址”。另外，在读操作时从存储体#1到#4中的任何一个读出偶数数据并且称之为偶数读数据，在读操作时从存储体#1到#4中的任何一个读出奇数数据并且称之为奇数读数据。另外，在写操作时偶数数据写入存储体#1到#4中的任何一个并且称之为偶数写数据，在写操作时奇数数据写入存储体#1到#4中的任何一个并且称之为奇数写数据。
存储体#1-E到#4-E分别带有主放大器4-1到4-4。主放大器4-1到4-4集中地称为主放大器4。主放大器4从存储体#1-E到#4-E读偶数读数据。读的偶数读数据通过第一偶数数据总线BUS_E，作为中继单元一部分的双向缓冲电路7和第二偶数数据总线BUS_E’传送到I/O电路，并且从I/O电路9输出。另外，I/O电路9从衰减器13接收偶数写数据，通过第二偶数数据总线BUS_E’，双向缓冲电路7和第一偶数数据总线BUS_E传送到主放大器4，并且通过主放大器4写入存储体#1-E到#4-E中的任何一个。
同样，存储体#1-O到#4-O分别带有主放大器5-1到5-4以读出奇数读数据。主放大器5-1到5-4集中地称为主放大器5。奇数读数据通过第一奇数数据总线BUS_O，作为中继单元一部分的双向缓冲电路11和第二奇数数据总线BUS_O’传送到I/O电路，并且从I/O电路9输出。另外，I/O电路9从衰减器13接收的奇数写数据通过第二奇数数据总线BUS_O’，双向缓冲电路11和第一奇数数据总线BUS_O传送到主放大器5并且由主放大器5写入存储体#1-O到#4-O中的任何一个。
此外，半导体存储器件带有控制电路14和数据输出操作指令电路15。数据输出操作指令电路15生成操作指令信号SEL_EO/RF来控制I/O电路9的数据输出操作。控制电路14控制主放大器14和15，双向缓冲电路7和11以及I/O电路9的操作。从时钟信号衰减器20A向控制电路14提供外部时钟信号CLK，从时钟信号衰减器20B向控制电路14提供反相外部时钟信号CLKB。反相外部时钟信号CLKB是外部时钟信号CLK的反相信号。使用外部时钟信号CLK和反向外部时钟信号CLKB作为定时基准，控制电路14产生下列几组信号：
(1)用于通过放大器4和5控制读写操作的控制信号Read1和Write4，
(2)用于通过双向缓冲电路7和11控制读写操作的控制信号Read2和Write2，以及
(3)用于通过I/O电路9控制读写操作的控制信号Read4和Write1。根据这些信号适当控制半导体存储器件中进行数据传送的定时。
当根据控制信号READ1，READ2和READ3控制传送定时时，从存储体#1-E到#4-E中的任何一个读偶数读数据并且从主放大器4传送到I/O电路9。
响应来自控制电路14的控制信号Read1，主放大器4从任何一个存储体#1-E到#4-E中读出偶数读数据并且输出到第一偶数数据总线BUS_E。第一偶数数据总线BUS_E将偶数读数据从主放大器4-1到4-4传送到双向缓冲电路7。
锁存电路16与第一偶数数据总线BUS_E连接。锁存电路16根据在第一偶数数据总线BUS_E上传送的数据将第一偶数数据总线BUS_E保持在高电压或低电压。图4示出了锁存电路16的电路结构。锁存电路16包括反相器21和反相器22。反相器21的输出端与反相器22的输入端相连，并且反相器22的输出端与反相器21的输入端相连。反相器22的输出端和反相器21的输入端与第一偶数数据总线BUS_E相连。
双向缓冲电路7接收并缓冲第一偶数数据总线BUS_E上传送的偶数读数据。另外，当双向缓冲电路7根据控制信号Read2起动时，双向缓冲电路7将接收到的偶数读数据输出到第二偶数数据总线BUS_E’。
锁存电路17与第二偶数数据总线BUS_E’相连，如同第一偶数数据总线BUS_E那样。锁存电路17的电路结构和操作与锁存电路16的相同。锁存电路17根据在第二偶数数据总线BUS_E’上传送的数据将第二偶数数据总线BUS_E’锁存到高电压或低电压。
第二偶数数据总线BUS_E’将偶数读数据从双向缓冲电路7发送到I/O电路9。I/O电路9将偶数读数据从衰减器13输出到外部单元。
另外，当根据控制信号Write1，Write2和Write4控制传送定时时，写入任何一个存储体#1-E到#4-E的偶数写数据从I/O电路9传送到主放大器4。当I/O电路9根据控制信号Write1起动后，I/O电路9将偶数写数据从衰减器13输出到第二偶数数据总线BUS_E’。第二偶数数据总线BUS_E’将偶数写数据传送到双向缓冲电路7。
双向缓冲电路7接收在第二偶数数据总线BUS_E’上传送的偶数写数据并对它进行缓冲。另外，当双向缓冲电路7根据控制信号Write2起动后，双向缓冲电路7向第一偶数数据总线BUS_E输出偶数写数据。第一偶数数据总线BUS_E将偶数写数据从双向缓冲电路7传送到主放大器4。主放大器4响应控制信号Write4将偶数写数据写入任何一个存储体#1-E到#4-E中。
在第一实施例的半导体存储器件中，为主放大器4和I/O电路9之间连接的路由提供双向缓冲电路7。这样缩短了在主放大器4和I./O电路9之间传送数据时的时延。通过总线传播信号所需的时间与总线长度的平方成正比。在第一实施例中，主放大器4和I/O电路9之间连接的总线被双向缓冲电路7分为第一偶数数据总线BUS_E和第二偶数数据总线BUS_E’。例如，如果在主放大器4和I/O电路9之间连接的总线中点提供双向缓冲电路7，以将总线分为长度相等的第一偶数数据总线BUS_E和第二偶数数据总线BUS_E’，那么第一偶数数据总线BUS_E的时间常数和第二偶数数据总线BUS_E’的时间常数变为四分之一。结果是，主放大器4和I/O电路9之间的时延约为1/2。这样就缩短了在主放大器4和I/O电路9之间传送数据时的时延。
虽然上面描述的只是以偶数编号的地址一侧，但以奇数编号的地址的电路结构与它相似。分别为存储体#1-O和#4-O提供主放大器5-1到5-4，并且通过第二奇数数据总线BUS_O’与I/O电路9连接，第二奇数数据总线BUS_O’与第一奇数数据总线BUS_O相连，第一奇数数据总线BUS_O与锁存电路18，双向缓冲电路11和锁存电路19相连。在存储体#1-O到#4-O和I/O电路9之间执行奇数数据的传送。
与主放大器4和I/O电路9之间连接的路由相同，连接在主放大器5和I/O电路9之间的总线通过双向缓冲电路11分为第一奇数数据总线BUS_O和第二奇数数据总线BUS_O’。这样，缩短了奇数数据传送时的时延。
I/O电路9通过数据输入/输出衰减器13输入和输出数据。更具体地说，当半导体存储器件执行读操作时，I/O电路9从第二偶数数据总线BUS_E’接收偶数读数据，和从第二奇数数据总线BUS_O’接收奇数读数据，然后将它们输出到输入/输出衰减器13。另外，当半导体存储器件执行写操作时，I/O电路9从数据输入/输出衰减器13接收写数据，从接收的写数据中提取偶数写数据和奇数写数据，并且输出到第二偶数数据总线BUS_E’和第二奇数数据总线BUS_O’。
发送到I/O电路9的控制信号Read4确定在读操作时把存储在存储体#1到#4的数据输出到半导体存储器件以外时的定时。特别地，控制信号Read4有时称为浮动(flying)时钟信号Read4。利用浮动时钟信号Read4的上升沿和下降沿作为触发把读数据输出到数据输入/输出衰减器13。浮动时钟信号Read4具有同外部时钟信号CLK实质上相同的波形。然而，浮动时钟信号Read4是其相位比外部时钟信号CLK的相位稍微超前的信号。在它等于I/O电路9的时延时，浮动时钟信号Read4的相位前移。这样，补偿了I/O电路9的时延。
当I/O电路9输出读数据时，I/O电路9根据DDR-SDRAM的标准执行下面两个操作：
(A)在浮动时钟信号Read4的上升沿将偶数读数据输出到数据输入/输出衰减器13，和在浮动时钟信号Read4的下降沿将奇数读数据输出到数据输入/输出衰减器13。
(B)在浮动时钟信号Read4的下降沿将偶数读数据输出到数据输入/输出衰减器13，和在浮动时钟信号Read4的上升沿将奇数读数据输出到数据输入/输出衰减器13。
根据最低起始地址信号Y0和CAS等待时间指令信号CL，由数据输出操作指令电路15确定I/O电路9执行操作(A)和(B)中的哪一个。数据输出操作指令电路15向I/O电路9发送操作指令信号SEL_EO/RF以指示I/O电路9执行操作(A)和(B)中的哪一个。
CAS等待时间指令信号CL是显示CAS等待时间是否为整数或“半整数”的信号。这里，“半整数”是指通过增加0.5就能够成为整数的值，1.5和2.5就是“半整数”。当CAS等待时间为整数时，CAS等待时间指令信号CL为“0”，当CAS等待时间为“半整数”时，CAS等待时间指令信号CL为“1”。CAS等待时间从半导体存储器件的外部得到指示，并且利用提供给半导体存储器件的外部时钟信号的周期T作为单位来表示。例如，当CAS等待时间为2.0时，在发出读请求后，读数据在外部时钟信号CLK的两个周期T内输出。类似地，当CAS等待时间为2.5时，在发出读请求后，读数据在外部时钟信号CLK的2.5倍周期内输出。
另一方面，最低起始地址信号Y0表示读起始地址的最低地址。如果最低起始地址信号Y0为“0”(＝低电压)，那么读起始地址是以偶数编号的地址。如果最低起始地址信号Y0为“1”(＝高电压)，那么读起始地址是以奇数编号的地址。
图3示出了操作指令信号SEL_EO/RF的内容。当读起始地址是以偶数编号的地址(Y0＝“0”)并且CAS等待时间为整数(CL＝“0”)时，操作指令信号SEL_EO/RF为“0”。根据为“0”的操作指令信号SEL_EO/RF，当浮动时钟信号Read4上升时，I/O电路9向数据输入/输出衰减器13输出偶数读数据。当浮动时钟信号Read4下降时，I/O电路9向数据输入/输出衰减器13输出奇数读数据。即，I/O电路9执行操作(A)。
相反，当读起始地址为以偶数编号的地址(Y0＝“0”)并且CAS等待时间为半整数(CL＝“1”)时，操作指令信号SEL_EO/RF为“1”。根据为“1”的操作指令信号SEL_EO/RF，响应浮动时钟信号Read4的下降沿，I/O电路9向数据输入/输出衰减器13输出偶数数据。当浮动时钟信号Read4上升时，I/O电路9向数据输入/输出衰减器13输出奇数数据。即，I/O电路9执行操作(B)。
同样，当读起始地址是以奇数编号的地址(Y0＝“1”)并且CAS等待时间为整数(CL＝“0”)时，操作指令信号SEL_EO/RF为“0”。I/O电路9执行操作(B)。
此外，当读起始地址是以奇数编号的地址(Y0＝“1”)并且CAS等待时间为半整数(CL＝“1”)时，操作指令信号SEL_EO/RF为“1”。I/O电路9执行操作(A)。
可以通过输入端被输入最低起始地址信号Y0和CAS等待时间指令信号CL的异或门形成数据输出操作指令电路15。在这种情况下，上述操作指令信号SEL_EO/RF从输出端输出到异或门。
接下来将详细描述在第一偶数数据总线BUS_E和第二偶数数据总线BUS_E’之间提供的双向缓冲电路7，以及在第一奇数数据总线BUS_O和第二奇数数据总线BUS_O’之间提供的双向缓冲电路11。
图5示出了双向缓冲电路7和双向缓冲电路11的电路结构。双向缓冲电路7和双向缓冲电路11所连接的总线不同，但它们的电路结构相同。因此，这里只描述双向缓冲电路7的电路结构。
双向缓冲电路7包括三态缓冲器23和三态缓冲器24。三态缓冲器23在读操作的情况下使用，三态缓冲器24在写操作的情况下使用。在读操作的情况下，三态缓冲器23接收并缓冲来自第一偶数数据总线BUS_E的偶数读数据。根据控制信号Read2起动时，三态缓冲器23将接收到的偶数读数据输出到第二偶数数据总线BUS_E’。
三态缓冲器23包括与非门25，PMOS晶体管27，或非门28，反相器29，NMOS晶体管30，电源端31，接地端32和输出端33。与非门25的第一输入端与第一偶数数据总线BUS_E相连。与非门25的第二输入端与输入控制信号Read2的端子26相连。与非门25的输出端与PMOS晶体管27的栅极相连。另一方面，或非门28的第一输入端与第一偶数数据总线BUS_E相连。或非门28的第二输入端与通过反相器29输入控制信号Read2的端子26相连。或非门28的输出端与NMOS晶体管28的栅极相连。PMOS晶体管27和NMOS晶体管30串联在电源端31和接地端32之间。具体地说，PMOS晶体管27的源极与电源电势为VCC的电源端31相连，PMOS晶体管27的漏极和NMOS晶体管30的漏极与输出端33相连。NMOS晶体管30的源极与接地端32相连。输出端33与第二偶数数据总线BUS_E’相连。
下面是执行三态缓冲器23缓冲偶数数据并且将它输出到偶数数据总线BUS_E’的操作。假设控制信号Read2是低电压，并且根据所传送的偶数数据将第一偶数数据总线BUS_E设为高电压或低电压。当控制信号Read2从低电压变为高电压时，三态缓冲器23从第一偶数数据总线BUS_E取出其中的偶数数据并且输出到第二偶数数据总线BUS_E’。PMOS晶体管27和NMOS晶体管30的驱动能力在这一时刻被预定为比与第二偶数数据总线BUS_E’相连的锁存电路17的驱动能力足够大。三态缓冲器23可以不考虑锁存电路17的输出而强行设置第二偶数数据总线BUS_E’的电压。随后，控制信号Read2从高电压变为低电压时，PMOS晶体管27和NMOS晶体管30将第二偶数数据总线BUS_E’从电源端31和接地端32断开。这种情况下，第二偶数数据总线BUS_E’的电压刚好在控制信号Read2从高电压变为低电压之前立即由锁存电路17保持。通过上面的过程，完成了三态缓冲器23的缓冲操作。
在写操作的情况下，三态缓冲器24接收并缓冲来自第二偶数数据总线BUS_E’的偶数写数据。此外，三态缓冲器24响应控制信号Write2的起动，将接收到的偶数写数据输出到第一偶数数据总线BUS_E。三态缓冲器23和三态缓冲器24分别用于读操作和写操作。利用三态缓冲器23和三态缓冲器24，虽然数据的传送方向是彼此相反的，但操作是相似的。因此，这里省略了具体的描述。
图6示出了I/O电路9的电路结构。I/O电路9由选择器51和56，缓冲器52和53，输出控制电路54，输入控制电路55以及三态缓冲器57和58组成。
选择器51，缓冲器52，缓冲器53和输出控制电路54从数据输入/输出衰减器13输出在第二偶数数据总线BUS_E’上传送的偶数数据和在第二奇数数据总线BUS_O’上传送的奇数数据。
选择器51包括反相器59和传送门电路60到63。反相器59转换操作指令信号SEL_EO/RF以生成反相的操作指令信号SEL_EO/RFB。传送门电路60放置在缓冲器52和第二偶数数据总线BUS_E’之间，传送门电路61放置在缓冲器52和第二奇数数据总线BUS_O’之间，传送门电路60和传送门电路61响应操作指令信号SEL_EO/RF和反相的操作指令信号SEL_EO/RFB专门变为导电状态。另一方面，传送门电路62放置在缓冲器53和第二偶数数据总线BUS_E’之间，传送门电路63放置在缓冲器53和第二奇数数据总线BUS_O’之间，传送门电路62和传送门电路63响应操作指令信号SEL_EO/RF和反相的操作指令信号SEL_EO/RFB变为唯一的导电状态。
具有这种电路结构的选择器51根据操作指令信号SEL_EO/RF将在第二偶数数据总线BUS_E’上传送的偶数数据和在第二奇数数据总线BUS_O’上传送的奇数数据中的一个作为上升读数据Read_R输出。另一方面，选择器51输出另一个作为下降读数据Read_F。当浮动时钟信号Read4上升时，从数据输入/输出衰减器13输出上升读数据Read_R，当浮动时钟信号Read4下降时，从数据输入/输出衰减器13输出下降读数据Read_F。
根据操作指令信号SEL_EO/RF设置偶数数据和奇数数据，以及上升读数据Read_R和下降读数据Read_F之间的对应关系。当操作指令信号SEL_EO/RF为“0”(＝低电压)时，选择器51输出作为上升输出数据的偶数数据并且输出奇数数据信号BUS_O’表示的作为下降输出数据的奇数数据。相反，当操作指令信号SEL_EO/RF为“1”(＝高电压)时，选择器51输出作为下降输出数据的偶数数据并且输出作为上升输出数据的奇数数据。
缓冲器52缓冲和输出来自选择器51的上升读数据Read_R。由于选择器51的传送门电路的电阻引起了上升读数据Read_R信号的电压下降。设置缓冲器52用来补偿选择器51的传送门电路中的电压下降。类似地，设置缓冲器53用来补偿选择器51的传送门电路中的电势下降。缓冲器53缓冲和输出下降读数据Read_F。
当浮动时钟信号Read4上升时，输出控制电路54将上升读数据Read_R输出到数据输入/输出衰减器13，并且当浮动时钟信号Read4下降时，将下降读数据Read_F输出到数据输入/输出衰减器13。输出控制电路54由锁存电路64和65以及输出电路66组成。外部时钟信号CLK输入到锁存电路64。锁存电路64从中提取上升读数据Read_R，并且当外部时钟信号Read4下降时输出到R输出节点67。此后，当浮动时钟信号Read4上升时，通过R输出节点67向数据输入/输出衰减器13输出上升读数据Read_R。就是说，锁存电路64起到在浮动时钟信号Read4上升前准备应该从数据输入/输出衰减器13输出的上升读数据Read_R的作用。
同样，当外部时钟信号CLK上升时，锁存电路65从中提取下降读数据Read_F并且输出到F输出节点68。当浮动时钟信号Read4下降时，通过F输出节点68向数据输入/输出衰减器13输出下降读数据Read_F。即，锁存电路65起到在浮动时钟信号Read4下降前准备应该从数据输入/输出衰减器13输出的下降读数据Read_F的作用。输出电路66响应浮动时钟信号Read4的上升沿，通过R输出节点67将上升读数据Read_R输出到数据输入/输出衰减器13，并响应浮动时钟信号Read4的下降沿通过F输出节点68将下降读数据Read_F输出到数据输入/输出衰减器13。
另一方面，输入控制电路55与外部时钟信号CLK同步地从数据输入/输出衰减器13中提取写数据。此时，输入控制电路55利用外部时钟信号CLK的上升沿和下降沿作为触发从中提取写数据。此后，响应外部时钟信号CLK上升沿接收的数据被称为上升写数据Write_R。响应外部时钟信号CLK下降沿接收的数据被称为下降写数据Write_F。
输入控制电路55向R输入节点71输出上升写数据Write_R并向F输入节点72输出下降写数据Write_F。
上升写数据Write_R和下降写数据Write_F之一作为偶数写数据写入存储体#1-E到#4-E中的任何一个，另一个作为奇数写数据写入存储体#1-O到#4-O中的任何一个。当执行写操作时，向半导体存储器件提供写起始地址。当写起始地址是以偶数编号的地址时，上升写数据Write_R是偶数写数据而下降写数据Write_F是奇数写数据。另一方面，当写起始地址是以奇数编号的地址时，上升写数据Write_R是奇数写数据而下降写数据Write_F是偶数写数据。
将上升写数据Write_R和下降写数据Write_F输入给选择器56。选择器56由反相器73、74和传送门电路75、76、77和78组成。选择器56根据最低起始地址信号Y0将上升写数据Write_R和下降写数据Write_F之一作为偶数写数据Write_E输出到E输入节点79。另一方面，选择器56根据以奇数编号的地址将另一个作为奇数写数据Write_O输出到R输入节点80。
更具体地说，当起始地址信号Y0为“0”(＝低电压)，即，写起始地址为以偶数编号的地址时，选择器56将上升写数据Write_R作为偶数写数据Write_E输出到E输入节点79，和将下降写数据Write_F作为奇数写数据Write_O输出到O输入节点80。另一方面，当起始地址信号Y0为“1”(＝高电压)，即，写起始地址为以奇数编号的地址时，选择器56将上升写数据Write_R作为奇数写数据Write_O输出到E输入节点79，和将下降写数据Write_F作为偶数写数据Write_O输出到O输入节点80。
偶数写数据Write_E输入给三态缓冲器57并且奇数写数据Write_O输入给三态缓冲器58。三态缓冲器57在写操作的情况下缓冲偶数写数据Write_E。三态缓冲器57的电路结构与三态缓冲器24的相同，并且三态缓冲器57中与三态缓冲器24中的相同元件用相同的参考编号表示。三态缓冲器57从E输入节点79接收偶数写数据Write_E并将它缓冲。此外，当三态缓冲器57根据控制信号Write1起动后，三态缓冲器57将接收到的偶数写数据Write_E输出到第二偶数数据总线BUS_E’。输出到第二偶数数据总线BUS_E’的偶数写数据通过双向缓冲器7，第一偶数数据总线BUS_E传送到主放大器4，并且写入任何一个存储体#1-E到#4-E中。
三态缓冲器58在写操作情况下缓冲奇数写数据Write_O。三态缓冲器58的电路结构与三态缓冲器24的相同，并且三态缓冲器58中与三态缓冲器24中的相同元件用相同的参考编号表示。三态缓冲器58从R输入节点80接收奇数写数据Write_O并将它缓冲。此外，当三态缓冲器58根据控制信号Write1起动后，三态缓冲器58将接收到的奇数写数据Write_O输出到第二奇数数据总线BUS_O’。输出到第二奇数数据总线BUS_O’的奇数写数据通过双向缓冲器11和第一奇数数据总线BUS_O传送到主放大器5，并且写入存储体#1-O到#4-O中的任何一个。
接下来将描述半导体存储器件的读操作。在执行读操作前，先向半导体存储器件表明CAS等待时间。下面，假设已将CAS等待时间设置为2.0。
假设在与如图7A所示的外部时钟信号CLK的上升沿同步的时间t0发出了一条读指令。由读指令指定读起始地址。这里，读起始地址是以偶数编号的地址，即，假设最低起始地址信号Y0被设置为“0”。在这种情况下，如图3所示，操作指令信号SEL_EO/RF被设置为“0”。当浮动时钟信号Read4上升时，I/O电路9向数据输入/输出衰减器13输出偶数数据，当浮动时钟信号Read4下降时，向数据输入/输出衰减器13输出奇数数据。即，I/O电路9执行上述操作(A)。
当读指令发出后，根据读地址选择主放大器4中的一个和主放大器5中的一个。这里，假设选择主放大器4-1和5-1。主放大器4-1从存储体#1-E读偶数数据Data_E1。主放大器5-1从存储体#1-O读偶数数据Data_O1。
随后，如图7C所示，在读指令发出后，控制电路14在预定的时间t1将控制信号Read1从低电压升为高电压。当控制信号Read1上升时，如图7D所示，主放大器4-1将偶数数据Data_E1输出到第一偶数数据总线BUS_E。同样，控制信号Read1上升时，如图7E所示，主放大器5-1将奇数数据Data_O1输出到第一奇数数据总线BUS_O。
双向缓冲电路7从第一偶数数据总线BUS_E接收偶数数据Data_E1。同样，双向缓冲电路11从第一奇数数据总线BUS_O接收奇数数据Data_O1。
随后，如图7F所示，控制电路14在从t1起的预定时间之后的时间t2开始将控制信号Read2从低电压升为高电压。当控制信号Read2上升后，如图7G所示，双向缓冲电路7将偶数数据Data_E1输出到第二偶数数据总线BUS_E’。同样，当控制信号Read2上升后，如图7H所示，双向缓冲电路11将奇数数据Data_O1输出到第二奇数数据总线BUS_O’。此时，响应为“0”的操作指令信号SEL_EO/RF，图6中所示的选择器51将偶数数据Data_E1作为上升读数据Read_R输出。此外，选择器51将奇数数据Data_O1作为下降读数据Read_F输出。
此后，如图7I所示，当外部时钟信号CLK在时间t3(t3＞t2)下降时，I/O电路9的锁存电路64将偶数数据Data_E1输出到R输出节点67。此后，当浮动时钟信号Read4在时间t4上升时，如图7K和7L所示，输出电路66从R输出节点67中提取偶数数据Data_E1并且将它输出到数据输入/输出衰减器13。如上所述，浮动时钟信号Read4是相位比外部时钟信号CLK稍微超前的信号。浮动时钟信号Read4的相位超前的时间与I/O电路9中的时延相等。这样，在I/O电路9中的时延得到补偿。
随后，如图7J所示，当外部时钟信号CLK在时间t5上升时，I/O电路9中的锁存电路65从中提取奇数数据Data_O1并将它输出到F输出节点68。之后，如图7K和7L所示，当浮动时钟信号CLK在时间t6下降时，输出电路66提取来自F输出节点68的奇数数据Data_O1，并将奇数数据Data_O1输出到数据输入/输出衰减器13。
与偶数数据Data_E1的输出相同，I/O电路9中的时延通过在奇数数据Data_O1的输出上稍微超前浮动时钟信号Read4的相位来补偿。
用这种方法，当CAS等待时间为2.0并且读起始地址为以偶数编号的地址时，利用浮动时钟信号Read4的上升沿作为触发将偶数数据Data_E1输出到数据输入/输出衰减器13，并且利用浮动时钟信号Read4的下降沿作为触发将奇数数据Data_O1输出到数据输入/输出衰减器13。
在后面的读指令继续时，在偶数数据Data_E1之后，同样从存储体#2-E读偶数数据Data_E2。此外，利用浮动时钟信号Read4的上升沿作为触发将读出的偶数数据Data_E2输出到数据输入/输出衰减器13。另外，在奇数数据Data_O1之后，从存储体#2-O读出奇数数据Data_O2，并且，利用浮动时钟信号Read4的下降沿作为触发将读出的奇数数据Data_O2输出到数据输入/输出衰减器13。
当CAS等待时间不同于上述的2.0并且读起始地址为以奇数编号的地址时，执行如上所述的读操作。在这种情况下，把用于将每个偶数数据和奇数数据输出到数据输入/输出衰减器13的浮动时钟信号Read4的上述沿和下降沿设置为图3所示，与上面相同。
接下来将描述半导体存储器件的写操作。如图8A到8J所示，假设在时间t10与外部时钟信号CLK的上升沿同步地向半导体存储器件发出了一条写指令。写指令指定写起始地址。在这种情况下，假设写起始地址是以偶数编号的地址，即，最低起始地址信号Y0设置为“0”。这种情况下，与来自外部的外部时钟信号CLK的上升沿同步地将偶数写数据输入给数据输入/输出衰减器13，与外部时钟信号CLK的下降沿同步地输入奇数写数据。
如图8A所示，当外部时钟信号CLK在时间t11上升时，图6所示的输入控制电路55从数据输入/输出衰减器13提取偶数数据Data_E1作为上升写数据Write_R，并且输出到R输入节点71。偶数数据Data_E1是应该写入存储体#1-E的写数据。
随后，当外部时钟信号CLK在时间t12下降时，输入控制电路55从数据输入/输出衰减器13提取奇数数据Data_01作为下降写数据Write_F，并且输出到F输入节点72。奇数数据Data_01是应该写入存储体#1-O的写数据。此时，根据为“0”的最低起始地址信号Y0，选择器56将偶数数据Data_E1作为偶数写数据Write_E输出到E输入节点79，将奇数数据Data_O1作为奇数写数据Write_O输出到O输入节点80。
三态缓冲器57接收偶数数据Data_E1，而三态缓冲器58接收奇数数据Data_O1。
此后，如图8D所示，控制电路14在时间t13将控制信号Write1从低电压升为高电压。当控制信号Write1上升时，三态缓冲器57将偶数数据Data_E1输出到第二偶数数据总线BUS_E’。同样，如图8E和8F所示，三态缓冲器58将奇数数据Data_O1输出到第二奇数数据总线BUS_O’。双向缓冲电路7接收偶数数据Data_E1，而双向缓冲电路11接收奇数数据Data_O1。
随后，控制电路14在时间t14将控制信号Write2从低电压升为高电压。当控制信号Write2上升时，双向缓冲电路7将偶数数据Data_E1输出到第一偶数数据总线BUS_E。同样，当控制信号Write2上升时，双向缓冲电路11将奇数数据Data_O1输出到第一奇数数据总线BUS_O。
再往后，如图8J所示，控制电路14在时间t15将控制信号Write4从低电压升为高电压。当控制信号Write4上升时，主放大器4-1将偶数数据Data_E1写入存储体#1-E。同样，当控制信号Write4上升时，主放大器5-1将奇数数据Data_O1写入存储体#1-O。
继续接下来的写指令时，偶数数据Data_E2和E3以及奇数数据Data_O2和O3依次输入给偶数数据Data_E1，并且奇数数据Data_O1以同样的方式写入存储体#2-E到#4-E和存储体#2-O到#4-O中任何一个。
在第一实施例中，为连接存储体#1至#4和I/O电路9的路由提供双向缓冲电路7和双向缓冲电路11。另外，缩短第一偶数数据总线BUS_E，第二偶数数据总线BUS_E’，第一奇数数据总线BUS_O以及第二奇数数据总线BUS_O’的长度。用这种方式，不必在存储体#1到#4和I/O电路9之间使用长的总线传送数据。
通过在连接存储体#1至#4和I/O电路9的路由中提供双向缓冲电路7和双向缓冲电路11，缩短了存储体#1至#4和I/O电路9之间数据传送的时延。在总线上传送数据所需的时间与总线长度的平方成比例。在第一实施例中，两条连接存储体#1至#4和I/O电路9的总线之一被双向缓冲电路7分为第一偶数数据总线BUS_E和第二偶数数据总线BUS_E’。另一条被双向缓冲电路11分为第一奇数数据总线BUS_O和第二奇数数据总线BUS_O’。例如，可以为连接主放大器4和I/O电路9的总线的中点提供双向缓冲电路7以便将它平分为第一偶数数据总线BUS_E和第二偶数数据总线BUS_E’。在这种情况下，第一偶数数据总线BUS_E和第二偶数数据总线BUS_E’中每一个的时间常数都为四分之一，并且整条总线的时延变为大约原来的1/2。这样，缩短了试图在存储体#1和I/O电路9之间传送数据情况下的时延。
在第一实施例中所描述的是双向缓冲电路插入到连接存储体#1至#4和I/O电路9的两个路由中的每一路由的情况。然而，可以向每条总线提供n(n是大于1的整数)个双向缓冲电路以便将连接存储体#1至#4和I/O电路9总线分成(n+1)段。在这种情况下，总线每个部分的时间常数变得更小并且整条总线的时延也可以变得更小。这样，就可以尝试加快存储器的速度。
此外，在第一实施例中，控制电路14控制主放大器4，主放大器5，双向缓冲电路7，I/O电路9和双向缓冲电路11的操作定时间，以使数据传送定时得到优化。
图9示出了根据本发明的第二实施例的半导体存储器件。第二实施例中的半导体存储器件与第一实施例同样是SDRAM。然而，第二实施例的半导体存储器件在以下几点上与第一实施例不同。
首先，由选择器电路121的中继单元代替第一实施例中的双向缓冲电路7和双向缓冲电路11的中继单元。
第二，第二偶数数据总线BUS_E’和第二奇数数据总线BUS_O’分别由上升数据总线BUS_R和下降数据总线BUS_F代替。锁存电路17和锁存电路分别连接上升数据总线BUS_R和下降数据总线BUS_F。
第三，I/O电路9由I/O电路124代替。
第四，从数据输出操作指令电路15输出的操作指令信号SEL_EO/RF提供给选择器电路121。另外，控制电路14以控制信号Read3代替控制信号Read2输出到选择器电路121，并且将控制信号Read3输出到选择器电路121来代替控制信号Write2。
第二实施例中的半导体存储器件的其它部分的电路结构与第一实施例中的半导体存储器件的对应部分相同。
从与半导体存储器件连接的外部装置来看，第二实施例中的半导体存储器件执行与第一实施例中的半导体存储器件相同的操作。然而，第一和第二实施例的内部执行过程不同。
当执行读操作时，选择器电路121把在第一偶数数据总线BUS_E上传送的偶数读数据和在第一奇数数据总线BUS_O上传送的奇数读数据中的一个输出到上升数据总线BUS_R，将另一个输出到下降数据总线BUS_F。根据操作指令信号SEL_EO/RF指定将偶数读数据和奇数读数据中的哪一个输出到上升数据总线BUS_R和下降数据总线BUS_F中的一个。如上所述，如图3所示，根据读起始地址的最低地址和CAS等待时间确定操作指令信号SEL_EO/RF。在读操作的情况下，把输出到上升数据总线BUS_R的数据以下称为上升读数据，输出到下降数据总线BUS_F的数据以下称为下降读数据。
此时，I/O电路124利用浮动时钟信号Read4的上升沿作为触发将输出到上升数据总线BUS_R的上升读数据输出到数据输入/输出衰减器13。此外，I/O电路124利用浮动时钟信号Read4的下降沿作为触发将输出到下降数据总线BUS_F的下降读数据输出到数据输入/输出衰减器13。
另一方面，当执行写操作时，I/O电路124将利用外部时钟信号CLK的上升沿作为触发提取的数据输出到上升数据总线BUS_R，并且将利用外部时钟信号CLK的下降沿作为触发提取的数据输出到下降数据总线BUS_F。利用外部时钟信号CLK的上升沿作为触发提取的数据以下称为上升写数据，而利用外部时钟信号CLK的下降沿作为触发提取的数据以下称为下降写数据。
此时，选择器电路121根据写起始地址是以偶数编号的地址还是以奇数编号的地址将上升写数据和下降写数据之一作为偶数写数据输出到第一偶数数据总线BUS_E，并且将另一个作为奇数写数据输出到第一奇数数据总线BUS_O。
下面将具体描述选择器电路121和I/O电路124的电路结构。
图10示出了选择器电路121的电路结构。选择器电路121由选择器125和128，三态缓冲器126，127，129和130组成。
选择器125，三态缓冲器126和三态缓冲器127用于读操作的情况。选择器125由反相器133和传送门电路134到137组成。选择器125的电路结构与第一实施例中的I/O电路9中包含的选择器51的电路结构相同。响应操作指令信号SEL_EO/RF，选择器125将在第一偶数数据总线BUS_E上传送的偶数读数据和在第一奇数数据总线BUS_O上传送的奇数读数据之一作为上升读数据Read_R输出到R输出节点131，并且将另一个作为下降读数据Read_F输出到F输出节点132。
更具体地说，当操作指令信号SEL_EO/RF为“0”(＝低电压)时，选择器125将偶数读数据作为上升读数据Read_R输出到R输出节点131，并且将奇数读数据作为下降读数据Read_F输出到F输出节点132。另一方面，当操作指令信号SEL_EO/RF为“1”(＝高电压)时，选择器125将偶数读数据作为下降读数据Read_F输出到F输出节点132，并且将奇数读数据作为上升读数据Read_R输出到R输出节点131。
三态缓冲器126与R输出节点131相连。三态缓冲器126的电路结构与第一实施例中双向缓冲器7的三态缓冲器23的电路结构相同。三态缓冲器126从选择器125接收上升读数据Read_R并对它进行缓冲。此外，当三态缓冲器126根据控制信号Read3起动时，三态缓冲器126将接收到的上升读数据Read_R输出到上升数据总线BUS_R。
另一方面，三态缓冲器127与F输出节点132相连。三态缓冲器127的电路结构与第一实施例中双向缓冲器7的三态缓冲器23的电路结构相同。三态缓冲器127接收下降读数据Read_F并对它进行缓冲。此外，当三态缓冲器127根据控制信号Read3起动时，三态缓冲器127将接收到的下降读数据Read_F输出到下降数据总线BUS_F。
另一方面，在写操作的情况下使用选择器128，三态缓冲器129和三态缓冲器130。选择器128的电路结构与第一实施例中I/O电路9的选择器56的电路结构相同。选择器128从上升数据总线BUS_R接收上升写数据，和从下降数据总线BUS_F接收下降写数据。选择器128将上升写数据和下降写数据中的一个作为偶数写数据Write_E输出到E输入节点155，并且将另一个作为奇数写数据Write_O输出到O输入节点156。
更具体地说，当起始地址信号Y0为“0”(＝低电压)，即，写起始地址是以偶数编号的地址时，选择器128将上升写数据作为偶数写数据Write_E输出到E输入节点155，并且将下降写数据作为奇数写数据Write_O输出到O输入节点156。另一方面，当起始地址信号Y0为“1”(＝高电压)，即，写起始地址是以奇数编号的地址时，选择器128将上升写数据作为奇数写数据Write_O输出到O输入节点156，和将下降写数据作为偶数写数据Write_E输出到E输入节点155。
E输入节点155与三态缓冲器129相连。三态缓冲器129的电路结构与第一实施例中所示的三态缓冲器23的电路结构相同。三态缓冲器129从选择器128接收偶数写数据Write_E并对它进行缓冲。此外，当三态缓冲129根据控制信号Write3起动时，三态缓冲器129将接收到的偶数写数据Write_E输出到第一偶数数据总线BUS_E。
另一方面，O输入节点156与三态缓冲器130相连。三态缓冲器130的电路结构与第一实施例中所示的三态缓冲器23的电路结构相同。三态缓冲器130从选择器128接收奇数写数据Write_O并对它进行缓冲。此外，三态缓冲器130将接收到的奇数写数据Write_O输出到第一奇数数据总线BUS_O。
图11示出了I/O电路124的电路结构。I/O电路124包括输出控制电路182，输入控制电路183和三态缓冲器184和185。
在读操作的情况下使用输出控制电路182。输出控制电路182由锁存电路186和187以及输出电路188组成。外部时钟信号CLK输入给锁存电路186。当外部时钟信号CLK下降时，锁存电路186从上升数据总线BUS_R中提取上升读数据并且将它输出到R输出节点204。此后，当浮动时钟信号Read4上升时，输出到R输出节点204的上升读数据输出到数据输入/输出衰减器13。
同样，当外部时钟信号CLK上升时，锁存电路187从下降数据总线BUS_F中提取下降读数据并且将它输出到F输出节点205。当浮动时钟信号Read4下降时，输出到F输出节点205的下降读数据输出到数据输入/输出衰减器13。
输出电路188利用浮动时钟信号Read4的上升沿作为触发将输出到R输出节点204的上升读数据输出到数据输入/输出衰减器13，并且利用浮动时钟信号Read4的下降沿作为触发将输出到F输出节点205的下降读数据输出到数据输入/输出衰减器13。
另一方面，在写操作的情况下使用输入控制电路183，三态缓冲器184和185。
输入控制电路183利用外部时钟信号CLK的上升沿和下降沿作为触发来提取写数据。如前所述，利用外部时钟信号CLK的上升沿作为触发提取的数据称为上升写数据，而利用外部时钟信号CLK的下降沿作为触发提取的数据称为下降写数据。输入控制电路183将上升写数据Write_R输出到三态缓冲器184，将下降写数据Write_F输出到三态缓冲器185。
三态缓冲器184的电路结构与第一实施例中所示的三态缓冲器23的电路结构相同。三态缓冲器184从输入控制电路183接收上升写数据Write_R并将它缓冲。此外，当根据控制信号Write1起动三态缓冲器184时，三态缓冲器184将接收到的上升写数据Write_R输出到上升数据总线BUS_R。
三态缓冲器185的电路结构与第一实施例中所示的三态缓冲器23的电路结构相同。三态缓冲器185从输入控制电路183接收下降写数据Write_F并将它缓冲。此外，当根据控制信号Write1起动三态缓冲器185时，三态缓冲器185将接收到的下降写数据Write_F输出到下降数据总线BUS_F。
下面将描述第二实施例中的半导体存储器件的读操作。在执行读操作前，先向半导体存储器件指示CAS等待时间。以下，假设CAS等待时间已经被设置为2.0。
如图12所示，假设在时间t20与外部时钟信号CLK的上升沿同步地向半导体存储器件发出读指令。读指令指定读起始地址。这里，写起始地址为以偶数编号的地址，即，假设最低起始地址信号Y0被设置为“0”。在这种情况下，如图3所示，操作控制信号SEL_EO/RF设置为“0”。因此，当浮动时钟信号Read4上升时，I/O电路124将偶数数据输出到数据输入/输出衰减器13，当浮动时钟信号Read4下降时，I/O电路124将奇数数据输出到数据输入/输出衰减器13。
主放大器4将偶数数据Data_E1输出到第一偶数数据总线BUS_E的操作和主放大器5将奇数数据Data_O1输出到第一奇数数据总线BUS_O的操作与第一实施例中的相同。响应读指令，根据读地址选择一个主放大器4和一个主放大器5。这里，假设已经选择了主放大器4-1和主放大器5-1。主放大器4-1从存储体#1-E读偶数数据Date_E1。此外，主放大器5-1从存储体#1-O读奇数数据Date_O1。随后，如图12所示，在发出读指令起的预定时间之后，控制电路14在时间t21将控制信号Read1从低电压升到高电压。当控制信号Read1上升时，主放大器4-1将偶数数据Date_E1输出到第一偶数数据总线BUS_E。同样，当控制信号Read1上升时，主放大器5-1将奇数数据Date_O1输出到第一奇数数据总线BUS_O。
选择器电路121从第一偶数数据总线BUS_E接收偶数数据Data_E1，从第一奇数数据总线BUS_O接收奇数数据Data_O1。此时，响应操作指令信号SEL_EO/RF，图10所示的选择器电路121中的选择器125将偶数数据Data_E1作为上升读数据Read_R输出到R输出节点131，和将奇数数据Data_O1作为下降读数据Read_F输出到F输出节点132。
随后，如图12所示，从时间t21起的预定时间之后，控制电路14在时间t22将控制信号Read3从低电压升到高电压。三态缓冲器126缓冲偶数数据Data_E1并将它输出到上升数据总线BUS_R。另一方面，三态缓冲器127缓冲奇数数据Data_O1并将它输出到下降数据总线BUS_F。
此后，当外部时钟信号CLK在时间t23(t23＞t22)下降时，I/O电路124的锁存电路186从上升数据总线BUS_R提取偶数数据Data_E1并且将它输出到R输出节点204。此后，当浮动时钟信号Read4在时间t24上升时，输出电路188从R输出节点204提取偶数数据Data_E1并且将它输出到数据输入/输出衰减器13。
如上所述，浮动时钟信号Read4是相位比外部时钟信号CLK稍微超前的信号。浮动时钟信号Read4超前的相位超前与I/O电路124中的时延相等的相位。这样，补偿了I/O电路124中的时延。
随后，当外部时钟信号CLK在时间t25上升时，I/O电路124中的锁存电路187从下降数据总线BUS_F中提取奇数数据Data_O1并将它输出到F输出节点205。之后，当浮动时钟信号CLK在时间t26下降时，输出电路188从F输出节点205提取奇数数据Data_O1并将它输出到数据输入/输出衰减器13。与偶数数据Data_E1的情况相同，利用奇数数据Data_O1的输出，通过给予浮动时钟信号Read4微小的相位超前来补偿I/O电路124中的时延。
用这种方法，当CAS等待时间为2.0并且读起始地址为以偶数编号的地址时，利用浮动时钟信号Read4的上升沿作为触发将偶数数据Data_E1输出到数据输入/输出衰减器13，并且利用浮动时钟信号Read4的下降沿作为触发将奇数数据Data_O1输出到数据输入/输出衰减器13。
继续接下来的读指令时，数据输入/输出衰减器13利用浮动时钟信号Read4的上升沿作为触发，输出在偶数数据Data_E1之后从偶数存储体1读出的偶数数据Data_E2。另外，数据输入/输出衰减器13利用浮动时钟信号Read4的下降沿作为触发，输出在奇数数据Data_O1之后从奇数存储体2读出的奇数数据Data_O2。
当CAS等待时间不同于上述的2.0并且读起始地址为以奇数编号的地址时，执行如上所述的读操作。此时，如图3所示，确定用浮动时钟信号Read4的上述沿和下降沿中的哪一个将偶数数据和奇数数据输出到数据输入/输出衰减器13。
接下来将描述第二实施例中的半导体存储器件的写操作。如图13所示，假设在时间t30与外部设置信号CLK的上升沿同步地向半导体存储器件发出写指令。这里，根据写指令指定写起始地址。写起始地址是以偶数编号的地址，即，假设最低起始地址信号Y0设置为“0”。在这种情况下，与外部时钟信号CLK的上升沿同步地输入来自外部的偶数写数据，并且与外部时钟信号CLK的下降沿同步地将奇数写数据输入给数据输入/输出衰减器13。
当外部时钟信号CLK在时间t31上升时，图11所示的输入控制电路183从数据输入/输出衰减器13提取偶数数据Data_E1并且将它作为上升写数据Write_R输出到三态缓冲器184。
随后，当外部时钟信号CLK在时间t32下降时，输入控制电路183从数据输入/输出衰减器13提取奇数数据Data_O1并且将它作为下降写数据Write_F输出到三态缓冲器184。三态缓冲器184接收偶数数据Data_E1，而三态缓冲器185接收奇数数据Data_O1。
此后，如图13所示，控制电路14在时间t33将控制信号Write1从低电压升为高电压。当控制信号Write1上升时，三态缓冲器184将偶数数据Data_E1输出到上升数据总线BUS_R。同样，三态缓冲器58将奇数数据Data_O1输出到下降数据总线BUS_F。
选择器电路121接收偶数数据Date_E1和奇数数据Date_O1。此时，响应为“0”的最低起始地址信号Y0，图10中所示的选择器128将从上升数据总线BUS_R接收的偶数数据Date_E1输出到三态缓冲器129。此外，选择器128将从下降数据总线BUS_F接收的奇数数据Date_O1输出到三态缓冲器130。
随后，如图13所示，控制电路14在时间t34将控制信号Write3从低电压升为高电压。当控制信号Write3上升时，三态缓冲器129将偶数数据Data_E1输出到第一偶数数据总线BUS_E。同样，当控制信号Write3上升时，三态缓冲器130将奇数数据Data_O1输出到第一奇数数据总线BUS_O。
随后，控制电路14在时间t35将控制信号Write4从低电压升为高电压。当控制信号Write4上升时，主放大器4-1在存储器体#1-E中写入偶数数据Data_E1。同样，当控制信号Write4上升时，主放大器5-1在存储体#1-O中写入奇数数据Data_O1。
继续接下来的写指令，将依次输入给偶数数据Data_E1的偶数数据Data_E2和E3以及依次输入给奇数数据Data_O1的奇数数据Data_O2和O3以相同的方式写入存储体#2-E和存储体#3-E以及存储体#2-O和存储体#3-O。
与第一实施例的方法相同，在第二实施例中，在存储单元3和I/O电路124相连的路由上提供了选择器电路121。缩短了第一偶数数据总线BUS_E，第一奇数数据总线BUS_O，上升数据总线BUS_R和下降数据总线BUS_F的长度。由于在存储体#1至#4和I/O电路124之间传送数据的总线不需要很长，因此实现了在半导体存储器件中具有快速数据传送率的存储器。
另外，在第二实施例中，与第一实施例相同，控制电路14控制主放大器4，主放大器5，选择器电路121，I/O电路124的操作定时，并且数据传送定时得到优化。
此时，在第二实施例中，与读操作相关的缓冲器数量比第一实施例中的少。即，如图6所示，在第一实施例中，缓冲器52和缓冲器53与选择器51的输出相连。如上所述，这样能阻止选择器51的传送门电路60到63引起的从选择器51输出的信号的电压降。
然而，在第二实施例中，三态缓冲器126和三态缓冲器127起到补偿由选择器125和128引起的电压降的作用。即，三态缓冲器126和三态缓冲器127起到第一实施例中三态缓冲器23和24以及缓冲器52和53的作用。这样，就减少了与读操作相关的缓冲器的数量。在这一点上，第二实施例比第一实施例更合适。
根据本发明的半导体存储器件，可缩短数据在存储单元和输入/输出衰减器之间传送的时延。
另外，根据本发明的半导体存储器件，可减少与数据在存储单元和输入/输出衰减器之间传送相关的缓冲器的数量。

Claims (26)

1.一种半导体存储器件，包括：
具有根据以偶数编号的地址起动的偶数存储体和根据以奇数编号的地址起动的奇数存储体的存储单元阵列；
与所述偶数存储体相连的第一偶数数据总线，其中响应第一读控制信号从所述偶数存储体输出偶数读数据；
第二偶数数据总线；
与所述奇数存储体相连的第一奇数数据总线，其中响应所述第一读控制信号从所述奇数存储体输出奇数读数据；
第二奇数数据总线；
公共数据总线；
设置在一组所述第一偶数和奇数数据总线和一组所述第二偶数和奇数数据总线之间的中继单元，用于接收所述第一偶数数据总线上的所述偶数读数据并响应第二读控制信号将所述偶数读数据输出到所述第二偶数数据总线，以及接收所述第一奇数数据总线上的所述奇数读数据并响应第二读控制信号将所述奇数读数据输出到所述第二奇数数据总线；和
设置在所述公共数据总线和该组所述第二偶数和奇数数据总线之间的I/O电路，用于从所述第二偶数数据总线接收所述偶数读数据，和从所述第二奇数数据总线接收所述奇数读数据，以及响应第三读控制信号将所述偶数读数据和所述奇数读数据中的一个输出到所述公共数据总线，然后将另一个也输出到所述公共数据总线。
2.根据权利要求1所述的半导体存储器件，进一步包括：与所述公共数据总线相连的外部连接衰减器。
3.根据权利要求1或2所述的半导体存储器件，其特征在于所述I/O电路根据读选择控制信号从所述偶数读数据和所述奇数读数据中选择一个，并响应所述第三读控制信号将所选择的数据输出到所述公共数据总线，然后将另一个也输出到公共数据总线。
4.根据权利要求3所述的半导体存储器件，其特征在于所述I/O电路响应所述第三读控制信号的上升沿将所选择的数据输出到所述公共数据总线，然后响应所述第三读控制信号的下降沿将另一个也输出到公共数据总线。
5.根据权利要求3所述的半导体存储器件，其特征在于所述I/O电路响应第一写控制信号从所述公共数据总线接收写数据，所述写数据包含第一写数据和所述第一写数据后的第二写数据，和将所述第一和第二写数据中的一个作为偶数写数据输出到所述第二偶数数据总线并且将另一个作为奇数写数据输出到所述第二奇数数据总线，
所述中继单元接收在所述第二偶数数据总线上的所述偶数写数据以响应第二写控制信号将所述偶数写数据输出到所述第一偶数数据总线，以及接收在所述第二奇数数据总线上的所述奇数写数据以响应所述第二写控制信号将所述奇数写数据输出到所述第一奇数数据总线，
响应第三写控制信号将所述偶数写数据写入所述偶数存储体，响应所述第三写控制信号将所述奇数写数据写入所述奇数存储体。
6.根据权利要求5所述的半导体存储器件，其特征在于所述I/O电路响应所述第一写控制信号的上升沿接收所述第一写数据，和响应所述第一写控制信号的下降沿接收所述第二写数据。
7.根据权利要求3所述的半导体存储器件，其特征在于所述I/O电路根据写选择控制信号从所述第一和第二写数据中选择一个作为所述偶数写数据，并将所述偶数写数据输出到所述第二偶数数据总线和将另一个作为所述奇数写数据输出到所述第二奇数数据总线。
8.根据权利要求3所述的半导体存储器件，进一步包括：
响应外部时钟信号产生所述第一到第三读控制信号的控制电路。
9.根据权利要求5所述的半导体存储器件，进一步包括：
响应外部时钟信号产生所述第一到第三写控制信号的控制电路。
10.根据权利要求3所述的半导体存储器件，进一步包括：
响应读起始地址和CAS等待时间产生所述读选择控制信号的选择控制电路。
11.根据权利要求5所述的半导体存储器件，进一步包括：
响应写起始地址产生所述写选择控制信号的选择控制电路。
12.根据权利要求3所述的半导体存储器件，其特征在于所述I/O电路包括：
根据所述读选择控制信号从所述偶数读数据和所述奇数读数据中选择一个的选择器部分。
响应所述第三读控制信号将所选择的数据输出到所述公共数据总线，然后将另一个也输出到所述公共数据总线的输出电路。
13.根据权利要求3所述的半导体存储器件，其特征在于所述中继单元包括：
在所述第一偶数数据总线和所述第二偶数数据总线之间设置的第一三态缓冲器，用于接收所述第一偶数数据总线上的所述偶数数据，以响应所述第二读控制信号将所述偶数读数据输出到所述第二偶数数据总线；以及
在所述第一奇数数据总线和所述第二奇数数据总线之间设置的第二三态缓冲器，用于接收所述第一奇数数据总线上的所述奇数数据，以响应所述第二读控制信号将所述奇数读数据输出到所述第二奇数数据总线。
14.根据权利要求5所述的半导体存储器件，其特征在于所述中继单元包括：
在所述第一偶数数据总线和所述第二偶数数据总线之间设置的第一三态缓冲器，用于缓冲所述第二偶数数据总线上的所述偶数写数据，以响应所述第二写控制信号将所述偶数写数据输出到所述第一偶数数据总线；以及
在所述第一奇数数据总线和所述第二奇数数据总线之间设置的第二三态缓冲器，用于缓冲所述第二奇数数据总线上的所述奇数写数据，以响应所述第二写控制信号将所述奇数写数据输出到所述第一奇数数据总线。
15.根据权利要求1所述的半导体存储器件，其特征在于所述中继单元根据读选择控制信号从所述偶数读数据和所述奇数读数据中选择一个作为所述第三读数据，并响应所述第二读控制信号将所述第三读数据输出到所述第二偶数数据总线，和将所述第四读数据输出到所述第二奇数数据总线。
16.根据权利要求15所述的半导体存储器件，其特征在于所述I/O电路响应所述第三读控制信号的上升沿将所述第三读数据输出到所述第二偶数数据总线，然后响应所述第三读控制信号的下降沿将所述第四读数据输出到所述第二奇数数据总线。
17.根据权利要求15所述的半导体存储器件，其特征在于I/O电路从所述公共数据总线接收写数据，所述写数据包括所述第一写数据和所述第一写数据后的所述第二写数据，并响应第一写控制信号将所述第一和第二写数据输出到所述第二偶数数据总线和所述第二奇数数据总线，
所述中继单元从所述第一写数据和所述第二写数据中选择一个，以便将从所述第一写数据和所述第二写数据中选择的一个作为第三写数据输出到所述第一偶数数据总线，并响应所述第二写控制信号将另一个作为第四写数据输出到所述第一偶数和奇数数据总线，
响应第三写控制信号将所述第一偶数数据总线上的所述第三写数据写入所述偶数存储体，和响应所述第三写控制信号叫所述第一奇数数据总线上的所述第四写数据写入所述奇数存储体。
18.根据权利要求17所述的半导体存储器件，其特征在于所述I/O电路响应所述第一写控制信号的上升沿将所述第一写数据输出到所述第二偶数数据总线，并且响应所述第一写控制信号的下降沿将所述第二写数据输出到所述第二奇数数据总线。
19.根据权利要求18所述的半导体存储器件，其特征在于所述中继单元根据写选择控制信号从所述第一和第二写数据中选择一个作为所述第三写数据。
20.根据权利要求15所述的半导体存储器件，进一步包括：
响应外部时钟信号产生所述第一到第三读控制信号的控制电路。
21.根据权利要求17所述的半导体存储器件，进一步包括：
响应外部时钟信号产生所述第一到第三写控制信号的控制电路。
22.根据权利要求15所述的半导体存储器件，进一步包括：
响应读起始地址和CAS等待时间产生所述读选择控制信号的选择控制电路。
23.根据权利要求17所述的半导体存储器件，进一步包括：
响应写起始地址产生所述写选择控制信号的选择控制电路。
24.根据权利要求17所述的半导体存储器件，其特征在于所述I/O电路包括：
响应所述第三读控制信号将所述第二偶数数据总线上的所述第三读数据和所述第二奇数数据总线上的所述第四读数据输出到所述公共数据总线的输出电路。
25.根据权利要求15所述的半导体存储器件，其特征在于所述中继单元包括：
与所述第一偶数和奇数数据总线相连的选择器部分，用于根据所述读选择控制信号，从所述第一读数据和第二读数据中选择一个作为所述第三读数据，另一个作为第四读数据；
与所述第二偶数数据总线相连的第一三态缓冲器，用于响应所述第三读控制信号来缓冲并将所述第三读数据输出到所述第二偶数数据总线；
与所述第二奇数数据总线相连的第二三态缓冲器，用于响应所述第二读控制信号来缓冲并将所述第四读数据输出到所述第二奇数数据总线。
26.根据权利要求17所述的半导体存储器件，其特征在于所述中继单元包括：
与所述第二偶数和奇数数据总线相连的选择器部分，用于根据所述读选择控制信号从所述第一写数据和所述奇数读数据中选择一个作为第三写数据，另一个作为第四读数据；
与所述第一偶数数据总线相连的第一三态缓冲器，用于响应所述第三读控制信号来缓冲并输出所述第三读数据到所述第一偶数数据总线；
与所述第一奇数数据总线相连的第二三态缓冲器，用于响应所述第二读控制信号来缓冲并输出所述第四写数据到所述第一奇数数据总线。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1892909B (zh) * 2005-06-30 2010-04-14 海力士半导体有限公司 非易失存储器件及其多页编程、读取和复制编程的方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7146454B1 (en) * 2002-04-16 2006-12-05 Cypress Semiconductor Corporation Hiding refresh in 1T-SRAM architecture
JP4050548B2 (ja) * 2002-04-18 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
KR100562335B1 (ko) * 2003-04-30 2006-03-17 주식회사 하이닉스반도체 동작시 노이즈를 줄일 수 있는 반도체 메모리 장치
KR100532433B1 (ko) * 2003-05-07 2005-11-30 삼성전자주식회사 하나의 패드를 통하여 데이터를 동시에 입출력하기 위한장치 및 방법
US7016235B2 (en) * 2004-03-03 2006-03-21 Promos Technologies Pte. Ltd. Data sorting in memories
KR100562661B1 (ko) * 2004-10-29 2006-03-20 주식회사 하이닉스반도체 반도체 기억 소자의 소세브신호 발생회로 및 방법
US7349289B2 (en) * 2005-07-08 2008-03-25 Promos Technologies Inc. Two-bit per I/O line write data bus for DDR1 and DDR2 operating modes in a DRAM
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
WO2007036050A1 (en) 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Memory with output control
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
KR100668755B1 (ko) * 2005-10-12 2007-01-29 주식회사 하이닉스반도체 반도체 장치
KR100694978B1 (ko) * 2006-05-12 2007-03-14 주식회사 하이닉스반도체 데이터 입출력 속도를 증가시키는 구조를 가지는 플래시메모리 장치 및 그 데이터 입출력 동작 방법
KR100766375B1 (ko) * 2006-06-08 2007-10-11 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 데이터 입력 방법
JP5279139B2 (ja) * 2006-07-31 2013-09-04 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニー メモリアレイブロック選択のための２本のデータバスを組込んだメモリアレイのための方法および装置
JP5412032B2 (ja) 2007-10-26 2014-02-12 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
US20090187701A1 (en) * 2008-01-22 2009-07-23 Jin-Ki Kim Nand flash memory access with relaxed timing constraints
JP5314612B2 (ja) 2010-02-04 2013-10-16 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN102541775A (zh) * 2012-01-12 2012-07-04 航天科工深圳（集团）有限公司 双口ram替代系统及采用该系统实现数据传输的方法
KR101995950B1 (ko) * 2012-05-03 2019-07-03 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
US9940982B2 (en) 2015-06-09 2018-04-10 SK Hynix Inc. Memory device having bank interleaving access
KR20160144698A (ko) * 2015-06-09 2016-12-19 에스케이하이닉스 주식회사 메모리 장치
KR102407184B1 (ko) * 2017-10-31 2022-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 시스템

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
US6111807A (en) * 1998-07-17 2000-08-29 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device allowing easy and fast text
KR100304963B1 (ko) * 1998-12-29 2001-09-24 김영환 반도체메모리
JP3289701B2 (ja) 1999-04-12 2002-06-10 日本電気株式会社 半導体記憶装置
EP1122737A1 (en) * 2000-01-31 2001-08-08 STMicroelectronics S.r.l. Circuit for managing the transfer of data streams from a plurality of sources within a system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1892909B (zh) * 2005-06-30 2010-04-14 海力士半导体有限公司 非易失存储器件及其多页编程、读取和复制编程的方法

Also Published As

Publication number Publication date
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