CN1107958C - 有能将测试方式可靠复位的电路的同步型半导体存储装置 - Google Patents

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Abstract

本发明的同步型半导体存储装置的复位信号发生电路，响应接通电源后立即产生的电源接通复位信号ZPOR及接通电源后为进行初始化而执行的初始化命令(例如，预充电命令)，输出复位信号ZPOR1。方式置位设定电路内包含的测试方式寄存器，接受该复位信号ZPOR1作为复位信号。因此，使所输出的测试方式信号变为NOP状态、或使测试方式信号的输出停止。

Description

有能将测试方式可靠复位的电路的同步型半导体存储装置
技术领域
本发明涉及同步型半导体存储装置，尤其是其特征为在接通电源时将测试方式复位的同步型半导体存储装置。
背景技术
以高速访问为目的而开发的同步型半导体存储装置，在读出或写入数据时所必需的所有动作(命令)，都与以稳定的周期从外部供给的时钟(外部时钟信号)同步进行。
这里，用图21说明现有的同步型半导体存储装置。
在图21中示出的同步型半导体装置9000，包含控制信号缓冲器101、内部时钟发生电路102、地址缓冲器103、方式置位设定电路104、动作发生电路106、预充电发生电路105、POR发生电路100及多个存储体(在图21中为B0、B1、B2和B3)。
存储体B0、B1、B2和B3，各自包含图中未示出的行系统控制电路、字驱动器、存储单元阵列、读出放大器及IO门。各存储体可以独立进行字线激活、数据读出、数据写入及使字线为非激活状态。
图中未示出的存储单元阵列，包含按行列状排列的多个存储单元，各存储单元与沿行方向对应设置的字线和沿列方向对应设置的位线对的交点连接。
控制信号缓冲器101，接受外部控制信号(外部行地址选通信号/RAS、外部列地址选通信号/CAS、外部允许写入信号/WE等)，并输出相对应的内部控制信号。在以下说明中，假定内部控制信号ZCS、ZRAS、ZCAS、ZWE表示分别与各外部控制信号即外部芯片选择信号/CS、外部行地址选通信号/RAS、外部列地址选通信号/CAS、外部允许写入信号/WE对应的同相内部信号。此外，假定内部控制信号CS、RAS、CAS、WE表示与各内部控制信号ZCS、ZRAS、ZCAS、ZWE反相的内部信号。
内部时钟发生电路102，取入外部时钟信号EXTCLK，输出对内部动作进行控制的内部时钟信号CLK。
地址缓冲器103，取入从外部接受的外部地址信号A，输出地址信号(以下，记为ADD0、ADD1、...、DD7)。外部地址信号A是以时分方式多路转换行地址信号和列地址信号后供给的。地址缓冲器103还备有图中未示出的存储体地址译码器，对地址信号A进行译码，并输出用于指定对应存储体的存储体译码信号。
动作发生电路106，响应从外部输入的动作命令，并输出用于将所指定的存储体激活的动作开始信号。预充电发生电路105，响应从外部输入的预充电命令，输出使所指定的存储体变为非激活状态的预充电开始信号。
方式置位设定电路104，如后文所述，响应外部信号而设定特定的动作方式或测试方式。因此，可以设定CAS等待时间CL、脉冲串长度BL之类的各种动作方式或测试方式。
POR发生电路100，在电源接通后的一定时间内，根据外部电源电压EXTVDD，输出电源接通复位信号ZPOR。方式置位设定电路104，接受电源接通复位信号ZPOR后进行复位。
参照图22(A)～图22(J)的时间图，说明图21所示的现有同步型半导体存储装置9000从接通电源时起到变成空闲状态的正常动作。在图22中，(A)表示内部时钟信号CLK，(B)表示内部控制信号(时钟启动信号)CKE，(C)表示内部控制信号ZCS，(D)表示内部控制信号ZRAS，(E)表示内部控制信号ZCAS，(F)表示内部控制信号ZWE。另外，(G)表示地址信号A，(H)表示存储体译码信号BA，(I)表示外部电源电压EXTVDD，(J)表示电源接通复位信号ZPOR。
接通电源(时刻t0)后，外部电源电压EXTVDD上升。在外部电源电压EXTVDD到达一定电平的时刻(时刻t1)，由POR发生电路100输出电源接通复位信号ZPOR，并使同步型半导体存储装置的内部复位。
在这之后，保持200μs的稳定时钟状态，以使内部的电压系统得到稳定。接着，对所有存储体执行全预充电命令PREA(内部控制信号ZRAS及ZWE为L电平，内部控制信号ZCAS为H电平)，在经过tRP时段(通常为30μs)后，将自动更新命令REFA以tRC时段(通常为80μs)为周期执行8次以上。
然后，输入方式寄存器置位命令MRS(将内部控制信号ZRAS、ZCAS及ZWE设定为L电平，且输入地址信号A)，以便设定CAS等待时间CL、脉冲串长度BL等的电路的动作方式。
这里，用图23简要说明响应方式寄存器置位命令而动作的方式置位设定电路104的动作。
图23所示的现有的方式置位设定电路104，备有方式检测电路115、正常方式设定电路124及测试方式设定电路125。
正常方式设定电路124，包含正常方式寄存器116及正常方式译码器117。测试方式设定电路125，包含测试方式寄存器118及测试方式译码器119。
方式检测电路115，响应方式寄存器置位命令和地址信号ADD7，输出用于使后文所述的正常方式寄存器116及测试方式寄存器118动作的信号。地址信号ADD7是用作进入测试方式的密钥的信号。
这里，所谓测试方式，指的是为以更高的效率对同步型半导体存储装置进行评价分析而采用的方式，以在实际使用时使其不动作的方法设定(将地址信号ADD7固定在L电平)。
正常方式设定电路124，响应输入方式寄存器置位命令时的地址信号ADD0、...、ADD6，输出各种方式信号(CAS等待时间CL、脉冲串长度BL、...)。
测试方式设定电路125，响应输入方式寄存器置位命令时的地址信号ADD0、ADD1和ADD7，输出各种测试方式信号。
这里，当地址信号ADD7为L电平时，地址信号ADD0、...、ADD6为用于从多种正常方式中选择一种特定方式的译码信号。而当地址信号ADD7为H电平时，地址信号ADD0和地址信号ADD1为用于从多种测试方式中选择任意一种的译码信号。
以下，用图24简单说明方式检测电路115的结构。
如图24所示，方式检测电路115，备有NAND电路1、NOR电路2和5、以及反相电路3、4、6和7。NAND电路1，当检测到输入了方式寄存器置位命令(内部控制信号CS、RAS、CAS及WE为H电平)时，输出L电平的信号MR。
NOR电路2在其输入端接受信号MR和地址信号ADD7。而NOR电路5在其输入端接受信号MR和接地电位。
反相电路3，用于使NOR电路2的输出信号反相，并输出反相的正常方式置位信号ZSNM。反相电路4，用于使反相的正常方式置位信号ZSNM反相，并输出正常方式置位信号SNM。
反相电路6，用于使NOR电路5的输出信号反相，并输出反相的测试方式置位信号ZSTM。反相电路7，用于使反相的测试方式置位信号ZSTM反相，并输出测试方式置位信号STM。
以下，用图25说明构成正常方式寄存器116及测试方式寄存器118的寄存器。
在图25中示出的寄存器R1，是一种锁存式寄存器，包含反相电路11、12和13、门电路14和15、以及NOR电路16。
反相电路11，用于使输入节点N1的信号反相，并将其输出到NOR电路16。门电路14，响应输入节点N3和N4的信号，将从输入节点N2接受的信号反相并输出到节点Z1。NOR电路16接受反相电路11和节点Z1的信号。门电路15，响应输入节点N3和N4的信号，将NOR电路16的输出信号反相并输出到节点Z1。反相电路12，用于使节点Z1的信号反相并输出到输出节点N5。而反相电路13将反相电路12的输出信号反相并输出到输出节点N6。
正常方式寄存器116，包含与各个地址信号ADD0、...、ADD6对应的寄存器R1。与地址信号ADDi(其中，i＝0、...、6)对应的寄存器R1，在输入节点N1上接受电源接通复位信号ZPOR。在输入节点N2上接受对应的地址信号ADDi。输入节点N3接受反相正常方式置位信号ZSNM。而输入节点N4接受正常方式置位信号SNM。从输出节点N5输出信号NADDi，而其反相信号、即反相信号ZNADDi从输出节点N6输出(以下，统称为信号NADD和反相信号ZNADD)。
测试方式寄存器118，包含与地址信号ADD0和ADD1分别对应的寄存器R1。与地址信号ADDi(其中，i＝0、1中的任何一个)对应的寄存器R1，在输入节点N1上接受电源接通复位信号ZPOR。在输入节点N2上接受对应的地址信号ADDi。输入节点N3接受反相测试方式置位信号ZSTM。而输入节点N4接受测试方式置位信号STM。从输出节点N5输出信号TADDi，而其反相信号、即反相信号ZTADDi从输出节点N6输出(以下，统称为信号TADD和反相信号ZTADD)。
测试方式寄存器118还包含一个与地址信号ADD7对应的寄存器。与地址信号ADD7对应的寄存器，与图25所示寄存器R1的结构相同。相当于将反相电路13(输出节点N6)除去后的结构(以下，称作寄存器R2)。在寄存器R2中，输入节点N1接受电源接通复位信号ZPOR。输入节点N2接受地址信号ADD7。输入节点N3接受反相测试方式置位信号ZSTM。而输入节点N4接受测试方式置位信号STM。从寄存器R2的输出节点N5输出测试方式启动信号TME。
以下，用图26简单说明测试方式译码器119的结构。
图26中示出的测试方式译码器119，备有NAND电路21、22、23和24、以及反相电路25、26、27和28。在各NAND电路21、...、24的输入节点上输入从测试方式寄存器118输出的信号TADD和反相信号ZTADD、以及测试方式启动信号TME。从各反相电路25、26、27和28的每一个输出测试方式信号TM1、TM2、TM3和TM4。
另外，正常方式译码器117，与测试方式译码器119结构相同，响应从正常方式寄存器116输出的信号NADD和反相信号ZNADD的组合，输出方式信号。
以下，参照图27(A)～图27(H)的时间图，说明正常方式设定电路124及测试方式设定电路125的动作关系。
在图27中，(A)表示内部时钟信号CLK，(B)表示内部控制信号CS，(C)表示内部控制信号RAS，(D)表示内部控制信号CAS，(E)表示内部控制信号WE，(F)表示地址信号ADD7，(G)表示正常方式置位信号SNM，(H)表示测试方式置位信号STM。
如图27(A)～图27(H)所示，在输入了方式寄存器置位命令MRS的时刻，如果地址信号ADD7为H电平(时刻t0)，则正常方式置位信号SNM仍保持原来的L电平，而测试方式置位信号STM则变为H电平，所以，在保护正常方式寄存器116的内容的同时，使测试方式寄存器118置位。
另外，在输入了方式寄存器置位命令MRS的时刻，如果地址信号ADD7为L电平(时刻t1)，则正常方式置位信号SNM和测试方式置位信号STM同时变为H电平。在这种情况下，正常方式寄存器116的寄存器R1的取入口打开，并取入地址ADD0、...、ADD6。因此，生成信号NADD和反相信号ZNADD。正常方式寄存器116，如电路图所示，是锁存式的，其信号的取入只能由方式寄存器置位命令执行。所取入的地址信号，在由正常方式译码器117译码后，形成方式信号BL、CL等信息。另一方面，在寄存器R2取入L电平的地址信号ADD7的情况下，测试方式启动信号TME被复位，所以，可将测试方式复位(退出)。
另外，在实际使用时(正常方式时)，在输入方式寄存器置位命令的时刻，通过将地址信号ADD7固定在L电平，即可防止进入测试方式。
如上所述，现有的同步型半导体存储装置备有测试方式设定电路125，用于进行出厂前的测试，同时，在实际使用时，利用电源接通复位信号ZPOR将其复位，因而能防止进入测试方式。
但是，接通电源时的电源接通复位信号ZPOR，因电源上升的条件所限，有时不能充分地生成电源接通复位信号ZPOR，因而利用电源接通复位信号ZPOR进行复位，就不能说是可靠的。
另一方面，现有的同步型半导体存储装置备有正常方式设定电路124及测试方式设定电路125，并通过输入方式寄存器置位命令时的地址信号的组合对其动作进行控制。这些地址的组合，在实际使用时虽然是非公开的，但如上所述，如果复位不充分，则存在着错误地进入测试方式的可能性。
现在，在计算机等系统中，有很多机型能够同时支持EDO和同步型半导体存储装置，在这类系统中，在检验存储器时就有可能对同步型半导体存储装置施加没有必要的信号。
在这种情况下，仍存在着在实际使用时进入测试方式的可能性。因此，在现有的同步型半导体存储装置中，在正常方式下虽然可以利用方式寄存器置位命令使测试方式复位，但当测试方式例如是使内部电位变化的方式时，从解除测试方式的时刻起到内部电压恢复到设定值，最少也需要几百ns，所以，在执行方式寄存器置位命令后立即输入动作命令之类的同步型半导体存储装置的动作命令时，同步型半导体存储装置就有可能发生误动作。
发明内容
因此，本发明的目的是提供一种在接通电源后能可靠地将测试方式复位的同步型半导体存储装置。
本发明的另一目的是提供一种在实际使用时很容易防止进入测试方式的同步型半导体存储装置。
本发明的同步型半导体存储装置，备有：多个存储体，各自包含具有按行列状排列的多个存储单元的存储单元阵列和与存储单元阵列的行对应设置的多条字线；内部时钟发生电路，输出与外部时钟信号同步的内部时钟信号；供给装置，用于提供与上述内部时钟信号同步地将方式设定命令、外部信号、测试方式指定信号和使上述存储体初始化的初始化命令；正常方式设定装置，响应与上述内部时钟信号同步供给的上述方式设定命令和外部信号，输出指示规定动作方式已被指定的正常方式信号；测试方式设定装置，响应与上述内部时钟信号同步输入的上述方式设定命令和测试方式指定信号，检测规定测试方式被指定的情况，并输出作为检测结果的测试方式信号；及复位信号发生装置，接通电源后，响应与上述内部时钟信号同步供给的初始化命令，输出复位信号；上述测试方式设定装置，接受上述复位信号，并使至少一个上述测试方式信号变为非激活状态。
因此，本发明的主要优点在于，响应接通电源后执行的初始化命令，可靠地使测试方式复位。
按照本发明的另一方面，同步型半导体存储装置备有：多个存储体，各自包含具有按行列状排列的多个存储单元的存储单元阵列和与存储单元阵列的行对应设置的多条字线；内部时钟发生电路，输出与外部时钟信号同步的内部时钟信号；供给装置，用于与所述内部时钟信号同步地供给第1命令和检测方式指定信号；命令检测装置，响应与上述内部时钟信号同步供给的第1命令，输出指示上述第1命令已经输入的第1命令对应信号；测试方式检测装置，响应与上述内部时钟信号同步供给的上述测试方式指定信号，检测测试方式已被指定的情况；变换装置，响应上述测试方式检测装置对上述测试方式被指定情况的检测，将上述第1命令对应信号变换为与不同于第1命令的第2命令对应的第2命令对应信号；及执行装置，响应上述第2命令对应信号，执行与上述第2命令对应的动作。
因此，本发明的主要优点在于，在测试方式下可以将指示特定的第1命令已经输入的第1命令对应信号变换为与不同的第2命令对应的第2命令对应信号，所以，在测试方式下可以将第1命令作为第2命令使用。
按照本发明的另一方面，同步型半导体存储装置备有：输入焊接点；多个存储体，各自包含具有按行列状排列的多个存储单元的存储单元阵列和与存储单元阵列的行对应设置的多条字线；内部时钟发生电路，输出与外部时钟信号同步的内部时钟信号；供给装置，用于与所述内部时钟信号同步地供给方式设定命令、外部信号和检测方式指定信号；正常方式设定装置，响应与上述内部时钟信号同步供给的方式设定命令和外部信号，输出指示规定的动作方式已被指定的正常方式信号；及测试方式设定装置，响应与上述内部时钟信号同步供给的上述方式设定命令、测试方式指定信号和输入焊接点上的电压，输出指示规定的测试方式已被指定的测试方式信号；上述测试方式指定信号，包括第1测试方式指定信号及第2测试方式指定信号，上述测试方式设定装置包含：检测装置，响应上述方试设定命令检测上述测试方式被指定的情况；第1选择装置，响应上述检测装置对上述测试方式被指定情况的检测，有选择地将与上述第2测试方式指定信号对应的上述测试方式信号激活；及第1控制装置，响应上述检测装置对上述测试方式被指定情况的检测，并根据上述第1测试方式指定信号和从上述输入焊接点输入的至少是外部电源电压的2倍的信号，输出使上述第1选择装置的动作变为启动状态的第1启动信号。
因此，本发明的主要优点在于，可以根据施加于输入焊接点的高电压进入特定的测试方式。
附图说明
图1是表示本发明实施形态1的同步型半导体存储装置1000的总体结构一例的简略框图。
图2是表示图1所示同步型半导体存储装置1000的主要部分的结构一例的图。
图3是表示图2所示复位信号发生电路150的具体结构一例的电路图。
图4是表示图2所示测试方式寄存器118的输入输出关系一例的图。
图5是表示图2所示测试方式寄存器118的输入输出关系另外一例的图。
图6(A)～图6(D)是用于说明本发明实施形态1的同步型半导体存储装置1000的动作的时间图。
图7是表示利用自更新命令产生复位信号ZPOR1时的结构一例的电路图。
图8是表示本发明实施形态2的同步型半导体存储装置2000的主要部分的结构一例的图。
图9是表示本发明实施形态3的同步型半导体存储装置3000的主要部分的结构一例的图。
图10是表示本发明实施形态4的同步型半导体存储装置4000的主要部分的结构一例的图。
图11是表示本发明实施形态5的同步型半导体存储装置5000的主要部分的结构一例的图。
图12是表示本发明实施形态6的同步型半导体存储装置6000的主要部分的结构一例的图。
图13是表示图12所示测试方式寄存器140的结构和输入输出关系一例的图。
图14是表示图13所示寄存器R3的结构和输入输出关系一例的图。
图15是表示构成图12所示测试方式译码器142的译码器D1的结构一例的图。
图16(A)～图16(P)是用于说明本发明实施形态6的同步型半导体存储装置6000的动作的时间图。
图17是表示本发明实施形态7的同步型半导体存储装置7000的主要部分的结构一例的图。
图18是表示图17所示测试方式寄存器143的结构和输入输出关系一例的图。
图19是表示图17所示测试方式译码器145内包含的译码器D2的结构和输入输出关系一例的图。
图20(A)～图20(Q)是用于说明本发明实施形态7的同步型半导体存储装置7000的动作的时间图。
图21是表示现有的同步型半导体存储装置9000的主要部分结构的简略框图。
图22(A)～图22(J)是用于说明现有同步型半导体存储装置9000从接通电源时起到变成空闲状态的正常动作程序的时间图。
图23是表示现有的方式置位设定电路104的结构的简略框图。
图24是表示方式检测电路150的电路结构的电路图。
图25是表示构成正常方式寄存器116及测试方式寄存器118的寄存器R1的结构的电路图。
图26是表示测试方式译码器119的结构的电路图。
图27(A)～图27(H)是用于说明正常方式设定电路124及测试方式设定电路125的动作的时间图。
具体实施方式
[实施形态1]
本发明实施形态1的同步型半导体存储装置1000，响应初始化命令而产生复位信号并利用该信号使测试方式复位，从而在接通电源后能迅速且可靠地将测试方式复位。
参照图1和图2，说明本发明实施形态1的同步型半导体存储装置1000的总体结构的一例。
图1是表示本发明实施形态1的同步型半导体存储装置1000的总体结构一例的简略框图，图2是表示图1所示同步型半导体存储装置1000的主要部分的结构一例的图。另外，在以下的说明中，对与现有的同步型半导体存储装置9000相同的构成要素，标以相同符号或相同记号，其说明从略。
图1和图2的同步型半导体存储装置1000与现有同步型半导体存储装置9000的不同点在于，备有输出两种复位信号的复位信号发生电路150，以代替POR发生电路100。
如图2所示，预充电发生电路105包含检测预充电命令的NAND电路30。NAND电路30，当检测到输入了预充电命令(内部控制信号CS、RAS、ZRAS、WE为H电平)时，输出L电平的预充电信号ZPRE。
复位信号发生电路150，在其输入端接受从预充电发生电路105输出的预充电信号ZPRE，并除电源接通复位信号ZPOR外还输出复位信号ZPOR1。
方式置位设定电路104内所包含的正常方式寄存器116，与现有的电路一样，接受从复位信号发生电路150输出的电源接通复位信号ZPOR，作为复位信号。方式置位设定电路104内所包含的测试方式寄存器118，接受电源接通复位信号ZPOR及复位信号ZPOR1，作为复位信号。
因此，同步型半导体存储装置1000，可以根据接通电源后执行的初始化命令(例如，预充电命令)，迅速且可靠地进行测试方式的复位。
另外，正常方式寄存器116，象现有技术一样，由在电源接通后立即产生的电源接通复位信号ZPOR进行复位，所以，正常方式不会被初始化命令复位。
以下，用图3说明图2所示复位信号发生电路150的具体结构的一例。
图3中示出的复位信号发生电路150，包含现有的POR发生电路100、NAND电路31及反相电路32。如前所述，POR发生电路100，在接通电源后输出电源接通复位信号ZPOR。NAND电路31，在其输入端接受POR发生电路100输出的电源接通复位信号ZPOR及预充电信号ZPRE，输出两个信号的逻辑和。反相电路32，用于使NAND电路31的输出信号反相，并输出复位信号ZPOR1。
以下，用图4说明图2所示测试方式寄存器118与电源接通复位信号ZPOR及复位信号ZPOR1的关系的一例。
在图4所示的测试方式寄存器118(以下，称作测试方式寄存器118.1)中，备有与地址信号ADD0对应的寄存器R1.0、与地址信号ADD1对应的寄存器R1.1、及作为启动器(与地址信号ADD7相对应)的寄存器R2。寄存器R1.0、R1.1及R2的电路结构，已在现有例中用图25进行过说明。
在与地址信号ADD0对应的寄存器R1.0及与地址信号ADD1对应的寄存器R1.1的各自的输入节点N1上，施加复位信号ZPOR1。在作为启动器的寄存器R2的输入节点N1上，施加电源接通复位信号ZPOR。
因此，在初始化命令的执行过程中，从测试方式寄存器118.1输出的信号TADD为L电平，其反相信号ZTADD为H电平，都处在复位状态。其结果是，如果测试方式启动信号TME为H电平，则配置在后面一级的测试方式译码器119(参照图26)的输出信号(测试方式信号)中，只有测试方式信号TM1变为H电平。在将测试方式信号TM1设定为NOP信号的情况下，根据复位信号ZPOR1，使测试方式译码器119变为NOP状态(测试方式非激活状态)。
另外，用图5说明图2所示测试方式寄存器118与电源接通复位信号ZPOR及复位信号ZPOR1的关系的另外一例。
在图5所示的测试方式寄存器(以下，称作测试方式寄存器118.2)中，在寄存器R1.0和R1.1的各自的输入节点N1上，施加电源接通复位信号ZPOR。在作为启动器的寄存器R2的输入节点N1上，施加复位信号ZPOR1。
因此，在初始化命令的执行过程中，从测试方式寄存器118.2输出的测试方式启动信号TME变为复位(L电平的非激活)状态。其结果是，使配置在后面一级的测试方式译码器119(参照图26)的动作停止。
以下，参照图6(A)～图6(D)的时间图，说明本发明实施形态1的同步型半导体存储装置1000在接通电源后的动作。
在图6中，(A)表示外部电源电压EXTVDD，(B)表示电源接通复位信号ZPOR，(C)表示测试方式启动信号TME，(D)表示预充电信号ZPRE。
如图6(A)～图6(D)所示，在接通电源(时刻t0)后，外部电源电压EXTVDD的电压电平逐渐地上升到一定电平，在时刻t1产生电源接通复位信号ZPOR，但当外部电源电压EXTVDD上升缓慢时，在外部电源电压EXTVDD达到一定电平之前，电源接通复位信号ZPOR将会终止。在这种情况下，测试方式启动信号TME并不复位，而是仍保持H电平的激活状态。
在外部电源电压EXTVDD达到一定电平之后(时刻t2)，执行初始化命令。在输入预充电命令时(时刻t3)，产生L电平的预充电信号ZPRE(即，产生复位信号ZPOR1)。在采用测试方式寄存器118.2的情况下，测试方式启动信号TME下降到L电平(而当采用测试方式寄存器118.1时，设定为NOP信号的测试方式信号TM1变为H电平，其他测试方式信号全部变为L电平)。其结果是，测试方式被复位。
按照在图22(A)～图22(J)的时间图中说明过的初始化命令的执行程序，在经过从预充电命令输入时刻起直到完成8次自更新命令输入的时刻为止的时间(tRP+tRC×8＝30ns+80ns×8＝670ns)之后，可以将测试方式完全复位。
因此，对于从复位起直到达到稳定的电源电压(设定值)需要花费时间的电源系统，即使测试方式在接通电源时处在置位状态，在实际使用时仍能保证恢复到正常的设定值。
另外，用于使测试方式复位的命令，并不限于预充电命令，只要是初始化命令所包括的命令(例如，自更新命令、全预充电命令等)，任何命令都可以使用。
这里，参照图7简单说明用自更新命令产生复位信号ZPOR1的一例。
图7是表示利用自更新命令产生复位信号ZPOR1时的结构一例的电路图。图7所示的NAND电路29，当检测自更新命令(内部控制信号CS、RAS、CAS、ZWE为H电平)时，输出L电平的自更新信号ZREFA。复位信号发生电路150，在其输入端接受电源接通复位信号ZPOR及自更新信号ZREFA，输出两个信号的逻辑和。反相电路32，用于使NAND电路31的输出信号反相，并输出复位信号ZPOR1。
因此，同步型半导体存储装置1000，可以根据接通电源后执行的初始化命令(自更新命令)，迅速且可靠地进行测试方式的复位。
另外，在以上的说明中，将正常方式译码器117配置在正常方式寄存器116的后面一级，并将测试方式译码器119配置在测试方式寄存器118的后面一级，但并不限定于此，在结构上也可以将正常方式寄存器116配置在正常方式译码器117的后面一级，并将测试方式寄存器118配置在测试方式译码器119的后面一级。
在这种情况下，正常方式寄存器116对由正常方式译码器117译码后的方式信息(CL、BL等)进行锁存，测试方式寄存器118对由测试方式译码器119译码后的测试方式信息进行锁存。
[实施形态2]
本发明实施形态2的同步型半导体存储装置，不使用电源接通复位信号ZPOR，而是响应初始化命令，将测试方式复位。
用图8说明本发明实施形态2的同步型半导体存储装置2000的主要部分结构的一例。
在以下说明中，对与现有的同步型半导体存储装置9000相同的构成要素，标以相同记号和符号，其说明从略。
本实施形态2的同步型半导体存储装置2000与实施形态1的同步型半导体存储装置1000的不同点在于，不使用电源接通复位信号ZPOR，而是利用对初始化命令(例如予充电命令)输入情况的检测结果，直接将测试方式寄存器118复位。
如图8所示，预充电发生电路105内所包含的NAND电路30，当检出预充电命令时，输出L电平的预充电信号ZPRE。测试方式寄存器118，接受该预充电信号ZPRE作为复位信号ZPOR1，并根据该信号进行复位。
作为由复位信号ZPOR1进行复位的方法，如在本发明的实施形态1中所说明过的，有使测试方式启动信号TME变为L电平的非激活状态的方法及使地址信号ADD0和ADD1复位的方法。
因此，按照接通电源后的初始化命令的执行程序，同步型半导体存储装置2000，可以在不使用电源接通复位信号ZPOR的情况下迅速且可靠地进行测试方式的复位。
另外，用于使测试方式复位的命令，并不限于预充电命令，只要是初始化命令中所包括的命令(例如，自更新命令、全预充电命令等)即可。
[实施形态3]
本发明实施形态3的同步型半导体存储装置，与实施形态1或实施形态2不同，仅使特定的测试方式响应初始化命令而复位。
测试方式，包括与从对应的测试方式被复位起到内部状态恢复为止不花费时间的电路系统(例如，逻辑系统电路)有关的测试方式、及与从对应的测试方式被复位起到内部状态恢复为止需要花费时间的电路系统(例如，电源系统电路)有关的测试方式。
逻辑系统电路，在将对应的测试方式复位后，即使立即输入通常的动作命令也能正常动作。但是，当错误地进入了与电源系统电路有关的测试方式、特别是从外部控制内部电压(升压电压)的测试方式等时，即使根据现有的方式寄存器置位命令进行复位，在使电压电平恢复到设定值之前也要花费相当的时间。其结果是，在实际使用时，在某些情况下将不能恢复到可使用的内部状态，因而发生误动作。
因此，在本发明的实施形态3中，在结构上是利用初始化命令使从对应的测试方式复位起到内部状态恢复为止需要花费时间的电路系统的测试方式迅速且可靠地复位。
这里，用图9说明本发明实施形态3的同步型半导体存储装置3000的主要部分结构的一例。
在以下说明中，对与现有的同步型半导体存储装置9000相同的构成要素，标以相同记号和符号，其说明从略。
同步型半导体存储装置3000，包含内部电路126和内部电路127。假定内部电路126例如是从对应的测试方式被复位起到内部状态恢复为止不花费时间的逻辑系统电路。假定内部电路127例如是从对应的测试方式被复位起到内部状态恢复为止需要花费时间的电源系统电路。
复位信号发生电路150，根据从预充电发生电路105接受的预充电信号ZPRE与现有的电源接通复位信号ZPOR的逻辑和，输出复位信号ZPOR1。
复位信号ZPOR1用于使从测试方式设定电路125输出的与内部电路127对应的测试方式TM2复位。而电源接通复位信号ZPOR用于使从测试方式设定电路125输出的与内部电路126对应的测试方式TM1复位。
作为一例，例如，设置2个输出测试方式启动信号TME的寄存器。对其中一个寄存器供给电源接通复位信号ZPOR。并且，在结构上根据从该寄存器输出的测试启动信号，使输出测试方式信号TM1的译码器部分复位。
对另一个寄存器供给复位信号ZPOR1。并且，在结构上根据从该寄存器输出的测试启动信号，使输出测试方式信号TM2的译码器部分复位。
其结果是，即使是电源接通复位信号ZPOR在电源接通后立即终止并错误地设定了测试方式的情况下，也能在初始化命令执行过程中将与内部电路127对应的测试方式信号TM2可靠地复位。而与内部电路126对应的测试方式信号TM1则由电源接通复位信号ZPOR或方式寄存器置位命令复位。
另外，内部电路127，不限于电源系统电路，也包括从对应的测试方式被复位起到内部状态恢复为止需要花费时间的逻辑系统电路。例如，当由测试方式进行字线的激活时，从变为激活状态后到变成非激活状态，通常需要20ns～30ns的时间，所以，在方式寄存器置位命令输入后的20ns的时间内，如执行动作命令，则有可能发生误动作。因此，对这种测试方式也根据预充电命令用复位信号ZPOR1进行复位。其结果是，同步型半导体存储装置3000，在方式寄存器置位命令终止后，能迅速地变成可实际使用的状态。
另外，用于使测试方式复位的命令，并不限于预充电命令，只要是初始化命令所包括的命令(例如，自更新命令、全预充电命令等)，任何命令都可以使用。
[实施形态4]
用图10说明本发明实施形态4的同步型半导体存储装置4000的主要部分结构的一例。
在以下说明中，对与现有的同步型半导体存储装置9000相同的构成要素，标以相同记号和符号，其说明从略。
在实施形态1至实施形态3中，响应电源接通复位信号ZPOR或初始化命令而将测试方式设定电路125复位，但在本发明实施形态4的同步型半导体存储装置4000中，使测试方式信号响应初始化命令而复位，并仅供给特定的内部电路(图10中的内部电路129)。
图10中示出的同步型半导体存储装置4000，包含测试方式设定电路125、复位信号发生电路150、内部电路128和129、以及锁存电路130。
复位信号发生电路150输出电源接通复位信号ZPOR及复位信号ZPOR1。如上所述，复位信号发生电路150，根据电源接通复位信号ZPOR及与初始化信号对应的信号(例如，如图10所示的预充电信号ZPRE)的逻辑和，生成复位信号ZPOR1。
测试方式设定电路125根据电源接通复位信号ZPOR复位。锁存电路130接受、锁存并输出来自测试方式设定电路125的测试方式信号TM。锁存电路130，在收到来自复位信号发生电路150的复位信号ZPOR1时，将测试方式信号TM复位(变为非激活状态)并输出。
内部电路129，通过锁存电路130接受测试方式信号TM。另一方面，内部电路128则从测试方式设定电路125直接接受测试方式信号TM。
作为内部电路128的具体例，可以举出在将测试方式复位后为恢复内部状态并不需要花费时间的逻辑系统电路。而作为内部电路129的具体例，可以举出在将测试方式复位后为恢复内部状态需要花费时间的电源系统电路或逻辑系统电路。
通过采用上述结构，即使在电源接通后由电源接通复位信号ZPOR进行的复位不充分、因而错误地设定了测试方式的情况下，也能在初始化命令(图中的预充电命令ZPRE0)的执行过程中使内部电路129从测试方式退出。
输入到内部电路128的测试方式信号TM，必须由电源接通复位信号ZPOR或方式寄存器置位命令复位。
因此，同步型半导体存储装置4000，在方式寄存器置位命令终止后，能迅速地变成可实际使用的状态。
另外，用于使测试方式复位的命令，并不限于预充电命令，只要是初始化命令所包括的命令(例如，自更新命令、全预充电命令等)，任何命令都可以使用。
[实施形态5]
在实施形态1至实施形态4的同步型半导体存储装置1000、...、4000中，说明了利用初始化命令中所包含的预充电命令(作为一例)将测试方式复位的电路例。但是，如采用这种结构，则将产生在测试方式中不能执行预充电命令(如执行则从测试方式退出)的问题。
因此，在本发明实施形态5的同步型半导体存储装置内，可以在测试方式中将特定的命令变换为产生复位信号的命令(例如予充电命令)后使用。其结果是，在由初始化命令将测试方式复位的同时，在测试方式中也可以执行以预充电命令为代表的初始化命令。
用图11说明本发明实施形态5的同步型半导体存储装置5000的主要部分的结构。
本发明实施形态5的同步型半导体存储装置5000，备有命令译码器50。命令泽码器50包含NAND电路36、37、38、39和40、NOR电路41、42和43、反相电路44、45、46和47、AND电路48、以及NOR电路49。
在图11中，反相地址信号ZADD0是与地址信号ADD0对应的反相信号。反相地址信号ZADD1是与地址信号ADD1对应的反相信号。
NAND电路40，当检出脉冲串终止命令(内部控制信号CS、ZRAS、ZCAS和WE全部为H电平)时，输出L电平的信号。
NAND电路36、37、38和39的各自的第3输入节点，接受来自图中未示出的测试方式寄存器的测试方式启动信号TME。另外，如上所述，测试方式启动信号TME，在正常方式(除测试方式以外)中为L电平的非激活状态，在测试方式中处于H电平的激活状态。
NAND电路36的第1输入节点接受反相地址信号ZADD0，第2输入节点接受反相地址信号ZADD1。NAND电路37的第1输入节点接受地址信号ADD0，第2输入节点接受反相地址信号ZADD1。NAND电路38的第1输入节点接受反相地址信号ZADD0，第2输入节点接受地址信号ADD1。NAND电路39的第1输入节点接受地址信号ADD0，第2输入节点接受地址信号ADD1。
NOR电路41、42和43的各自的第1输入节点，接受NAND电路40的输出信号。NOR电路41的第2输入节点接受NAND电路37的输出信号。NOR电路42的第2输入节点接受NAND电路38的输出信号。NOR电路43的第2输入节点接受NAND电路39的输出信号。
反相电路45，使NOR电路41的输出信号反相并输出命令信号ZCMD1。反相电路46，使NOR电路42的输出信号反相并输出命令信号ZCMD2。反相电路47，使NOR电路43的输出信号反相并输出命令信号ZCMD3。
AND电路48的第1输入节点，接受测试方式启动信号TME，第2输入节点接受NAND电路36的输出信号。AND电路49的第1输入节点，接受NAND电路40的输出信号，第2输入节点接受NAND电路48的输出信号。反相电路44，使NOR电路49的输出信号反相并输出命令信号ZCMD0。
同步型半导体存储装置5000，还包含NAND电路34及反相电路35。NAND电路34，在其第1输入节点上接受从命令译码器50输出的命令信号ZCMD1。而NAND电路34的第2输入节点，接受用于检测预充电命令的NAND电路30的输出信号。NAND电路30的输出信号，还输入到复位信号发生电路150。反相电路35，使NAND电路34的输出信号反相并作为预充电信号ZPRE输出。图中未示出的存储体，响应从反相电路35输出的预充电信号ZPRE，进行预充电。
下面，对图11所示同步型半导体存储装置5000的动作进行简单的说明。
在测试方式中，命令译码器50可以按照地址信号ADD0与ADD1的组合将脉冲串终止命令译码为命令信号ZCMD0、...、ZCMD3中的任何一个。
通过产生L电平的命令信号ZCMD1，在内部指定输入了预充电命令。另外，通过产生L电平的命令信号ZCMD0，在内部指定输入了脉冲串终止命令。
例如，在测试方式中，如在地址信号ADD0和ADD1同时为L电平的时刻输入脉冲串终止命令，则从命令译码器50输出L电平的命令信号ZCMD0。
另外，当地址信号ADD0为H电平而地址信号ADD1为L电平时，如输入脉冲串终止命令，则输出L电平的命令信号ZCMD1。在这种情况下，从反相电路35输出L电平的预充电信号ZPRE。另一方面，由于NAND电路30的输出信号为H电平，所以不输出响应预充电命令的复位信号。因此，只执行预充电命令，而不进行测试方式的复位。
另外，在正常方式下，命令译码器50，当接受脉冲串终止命令时，输出L电平的命令信号ZCMD0。
其结果是，可以保证在测试方式下的预充电命令的执行，而在正常方式下，可以迅速且可靠地按照初始命令将测试方式复位。
另外，在以上说明中，在结构上以地址信号的组合对脉冲串终止命令进行变换(复位)，但并不限定于地址信号ADD0和ADD1。
为实现组合还可以使用例如外部控制信号DQM或CKE。此外，也不限定使用脉冲串终止命令，例如对自更新进入命令也可以按同样方式进行命令的译码。而对动作命令也可以很容易地通过地址信号的组合或外部控制信号DQM等的组合按多种方式进行译码。
另外，也不一定使用2个以上的信号进行译码，例如在测试方式中可以将脉冲串终止命令直接用作预充电命令。
[实施形态6]
在实施形态1至实施形态5的同步型半导体存储装置1000、...、5000中，说明了利用方式寄存器置位命令与地址信号的组合设定正常方式或测试方式的电路。
与此不同，本发明实施形态6的同步型半导体存储装置，只能在正常动作时不使用的高电压条件(超VIH条件)下进入特殊的测试方式，因此，可以将用户错误地进入特殊测试方式(尤其是复位需花费时间的测试)的可能性减小到极低的程度。
另外，从一般VIH电平到超VIH电平、再从超VIH电平回到一般VIH电平，需要几百微秒的时间，如果为进入全部特殊测试方式都附加超VIH条件，则出厂测试就需要花费时间了。
因此，考虑到测试的效率，在本发明的实施形态6中，在结构上，对于可以很容易地用方式寄存器置位命令复位的测试方式，按照通常的方法由方式寄存器置位命令及地址信号ADD7进行置位，而对于复位需花费时间的特殊测试方式(例如，与电源系统电路对应的测试)，则通过使其满足超VIH条件进行置位。因此，在实际使用时就不能很容易地进入复位需花费时间的测试方式。另外，还可以缩短出厂测试所需要的时间。
用图12说明本发明实施形态6的同步型半导体存储装置6000的主要部分结构的一例。
在以下说明中，对与现有的同步型半导体存储装置9000相同的构成要素，标以相同记号和符号，其说明从略。
如图12所示出，同步型半导体存储装置6000，包含测试方式寄存器140和测试方式译码器142。测试方式寄存器140接受地址信号ADD0、ADD1和ADD7、测试方式置位信号STM及其反相信号ZSTM。测试方式译码器142与输入焊接点P1连接。测试方式寄存器140输出信号TADD、ZTADD、测试方式启动信号TME及特殊测试方式启动信号TSVE。
测试方式译码器142，根据测试方式启动信号TME或特殊测试方式启动信号TSVE而变为启动状态，并响应从测试方式寄存器140输出的信号TADD及其反相信号ZTADD，输出测试方式信号TM1。TM2、...。
以下，用图13说明图12所示测试方式寄存器140的结构和输入输出关系的一例。
图13所示的测试方式寄存器140，包含与地址信号ADD0对应的寄存器R1.0、与地址信号ADD1对应的寄存器R1.1、作为第1启动器(与地址信号ADD7相对应)的寄存器R2及作为第2启动器(与地址信号ADD7及输入焊接点P1相对应)的寄存器R3。寄存器R1.0、R1.1及R2的电路结构，已分别在现有例中用图25进行过说明。
其次，用图14说明图13所示寄存器R3的电路结构和输入输出关系。
图14所示的寄存器R3，包含N沟道MOS晶体管T2、T3、T4、T5和T6、NAND电路55、门电路56及反相电路57、58和59。
晶体管T2、T3、T4和T5，在输入焊接点P1与节点Z3之间串联连接。晶体管T6连接在节点Z3与接地电位GND之间。晶体管T6的栅电极与输入节点N14连接。晶体管T5的栅电极与输入节点N14连接。
NAND电路55，接受来自输入接节点N12的输入信号及节点Z3的信号，并将信号输出到节点Z4。反相电路57，将节点Z4上的输出信号反相后输出。门电路56，响应输入节点N13和N14的信号，并将反相电路57的输出信号反相后输出到节点Z4。反相电路58，将反相电路57的输出信号反相后输出到反相电路59。反相电路59，将反相电路58的输出信号反相后输出到输出节点N15。
具体地说，如图14所示，在测试方式寄存器140中，在节点N11上施加基准电压VREF，并将地址信号ADD7供给到输入节点N12上。另外，在输入节点N13上供给反相测试方式置位信号ZSTM，在输入节点N14上供给测试方式置位信号STM。从输出节点N15输出特殊测试方式启动信号TSVE。
以下，用图15说明图12所示测试方式译码器142的电路结构的一例。
在图15中，示出测试方式译码器142内所包含的与信号TADD0对应的译码器D1的结构及输入输出关系。
译码器D1包含NAND电路64和65、以及反相电路62和63。NAND电路64，分别从输入节点N21和N22接受信号，并向反相电路62输出。反相电路62将该信号反相后输出到输出节点N24。NAND电路65，分别从输入节点N21和N23接受信号并向反相电路63输出信号。反相电路63将该信号反相后输出到输出节点N25。
译码器D1还包含NAND电路69和70、以及反相电路67和68。NAND电路69，分别从输入节点N26和N27接受信号，并向反相电路67输出。反相电路67将该信号反相后输出到输出节点N29。NAND电路70，分别从输入节点N26和N28接受信号并向反相电路68输出。反相电路68将该信号反相后输出到输出节点N30。
具体地说，如图15所示，在与信号TADD0对应的译码器D1中，在输入节点N22和N27上供给信号TADD0，在输入节点N23和N28上供给信号ZTADD0，并在输入节点N21上施加测试方式启动信号TME。如果测试方式启动信号TME为H电平，则从输出节点N24输出测试方式信号TM1，或从输出节点N25输出测试方式信号TM2。
另外，在输入节点N26上施加特殊测试方式启动信号TSVE。如果特殊测试方式启动信号TSVE为H电平，则从输出节点N29输出测试方式信号TM3，或从输出节点N30输出测试方式信号TM4。
与信号TADD1对应的译码器具有与译码器D1相同的电路结构，在输入节点N22和N27上供给信号TADD1，在输入节点N23和N28上供给信号ZTADD1，并在输入节点N21上施加测试方式启动信号TME。如果测试方式启动信号TME为H电平，则从输出节点N24或输出节点N25输出对应的测试方式信号。
另外，在输入节点N26上施加特殊测试方式启动信号TSVE。如果特殊测试方式启动信号TSVE为H电平，则从输出节点N29或输出节点N30输出对应的测试方式信号。
以下，参照图16(A)～图16(P)的时间图，说明图12所示同步型半导体存储装置6000的动作。
在图16中，(A)表示内部时钟信号CLK，(B)表示内部控制信号CS，(C)表示内部控制信号RAS，(D)表示内部控制信号CAS，(E)表示内部控制信号WE。另外，(F)表示地址信号ADD7，(G)表示地址信号ADD0，(H)表示输入焊接点P1的电压电平，(I)表示电源接通复位信号ZPOR，(J)表示基准电压VREF。而(K)表示测试方式置位信号STM，(L)表示测试方式启动信号TME，(M)表示信号TADD0，(N)表示特殊测试方式启动信号TSVE，(O)表示测试方式信号TM1，(P)表示测试方式信号TM3。此外，在以下的说明中，假定地址信号ADD0为H电平、地址信号ADD1为L电平。
首先，说明响应方式寄存器置位命令及H电平的地址信号ADD7而进入测试方式的动作。
在时刻t1，当输入方式寄存器置位命令(内部控制信号CS、RAS、CAS、WE全部为H电平)时，测试方式置位信号STM变为H电平。
由于在该时刻地址信号ADD7是H电平，所以，从寄存器R2输出H电平的测试方式启动信号TME。译码器D1接受H电平的测试方式启动信号TME及H电平的信号TADD0，并输出(选择)H电平的测试方式信号TM1。在输入下一个方式寄存器置位命令之前，锁存着测试方式寄存器的内容。
其次，说明响应在输入焊接点P1上输入的高电压(超VIH)而进入特殊测试方式的情况。
在输入方式寄存器置位命令的同时，在输入焊接点P1上施加超VIH(高电压)。因此，从寄存器R3输出H电平特殊测试方式启动信号TSVE。
译码器D1接受H电平的特殊测试方式启动信号TSVE及H电平的信号TADD0，选择测试方式信号TM3，并转而使测试方式信号TM1变为非选择状态。
这样，本发明实施形态6的同步型半导体存储装置6000，可根据方式寄存器置位命令及地址信号而进入测试方式(例如，与测试方式信号TM1、TM2相对应)，并当进一步满足超VIH条件时，可以进入特殊测试方式(例如，与测试方式信号TM3。TM4相对应)。其结果是，可以将用户错误地进入特殊测试方式(尤其是复位需花费时间的测试)的可能性减小到极低的程度。
[实施形态7]
本发明实施形态7的同步型半导体存储装置，具有多个施加高电压的输入焊接点，并可以根据其组合而进入特殊测试方式。因此，利用超VIH条件的组合，可以执行多种测试方式，同时，在实际使用时，能减少错误地进入测试方式的误动作。
用图17说明本发明实施形态7的同步型半导体存储装置7000的总体结构。
对与现有的同步型半导体存储装置9000相同的构成要素，标以相同记号和符号，其说明从略。
图17中示出的同步型半导体存储装置7000，包含测试方式寄存器143和测试方式译码器145。
测试方式寄存器143，与实施形态6的测试方式寄存器140不同，响应各输入焊接点P1和P2的信号，输出第1特殊测试方式启动信号TSVE1及第2特殊测试方式启动信号TSVE2。
其次，用图18说明图17所示测试方式寄存器143的结构和输入输出关系。
图18是表示图17所示测试方式寄存器143的结构和输入输出关系的图。图18所示的测试方式寄存器143，包含与地址信号ADD0对应的寄存器R1.0、与地址信号ADD1对应的寄存器R1.1、作为第1启动器(与地址信号ADD7及输入焊接点P1相对应)的寄存器R3.1及作为第2启动器(与地址信号ADD7及输入焊接点P2相对应)的寄存器R3.2。
寄存器R3.1和R3.2是图14所示的寄存器R3，在输入节点N11上接受基准电压VREF，在输入节点N12上接受地址信号ADD7，在输入节点N13上接受反相测试方式置位信号ZSTM，并在输入节点N14上接受测试方式置位信号STM。
寄存器R3.1接收来自输入焊接点P1的信号。从寄存器R3.1的输出节点N15输出第1特殊测试方式启动信号TSVE1。
寄存器R3.2接收来自输入焊接点P2的信号。从寄存器R3.2的输出节点N15输出第2特殊测试方式启动信号TSVE2。
以下，用图19说明图17所示测试方式译码器145的结构和输入输出关系。
图19是表示图17所示测试方式译码器145内包含的译码器D2的结构和输入输出关系的图。在图19中，示出与信号TADD0对应的译码器D2的结构和输入输出关系
译码器D2包含NAND电路70、71、72、80、81和82、以及反相电路73、74、75、76、77、83、84、85、86和87。
NAND电路70分别从输入节点N40、N41和N42接受信号，并将信号输出到反相电路75。反相电路75将该信号反相后输出到输出节点N43。NAND电路71，接受输入节点N40的信号、由反相电路73将输入节点N41的信号反相后的信号、输入节点N42的信号，并将信号输出到反相电路76。反相电路76将该信号反相后输出到输出节点N44。NAND电路72，接受分别从输入节点N40和N41接受的信号、及由反相电路74将从输入节点N42接受的信号反相后的信号，并将信号向反相电路77输出。反相电路77将该信号反相后输出到输出节点N45。
NAND电路80分别从输入节点N50、N51和N52接受信号，并向反相电路85输出。反相电路85将该信号反相后输出到输出节点N53。NAND电路81，接受输入节点N50和N52的信号，并接受由反相电路83将输入节点N51的信号反相后的信号。反相电路86将NAND电路81的输出信号反相后输出到输出节点N54。NAND电路82，分别从输入节点N50和N51接受信号，并接受由反相电路84将输入节点N52的信号反相后的信号。反相电路87将NAND电路82的输出信号反相后输出到输出节点N55。与信号TADD1对应的译码器具有与译码器D2相同的电路结构。
与信号TADDi(其中，i＝0、1中的任何一个)对应的译码器D2，在输入节点N40上接受信号TADDi，在在输入节点N41和51上接受第1特殊测试方式启动信号TSVE1，在输入节点N42和52上接受第2特殊测试方式启动信号TSVE2。此外，在输入节点50上接受反相信号ZTADDi。
与信号TADDi对应的译码器D2，从输出节点N43输出测试方式信号TM1，从输出节点N44输出测试方式信号TM2，从输出节点N45输出测试方式信号TM3，从输出节点N53输出测试方式信号TM4，从输出节点N54输出测试方式信号TM5，从输出节点N55输出测试方式信号TM6。
与地址信号ADD1对应的译码器，响应信号TADD1、反相信号ZTADD1及特殊测试方式启动信号TSVE1和TSVE2，输出对应的测试方式信号。
以下，参照图20(A)～图20(Q)的时间图，说明图17所示本发明实施形态7的同步型半导体存储装置7000的动作。
在图20中，(A)表示内部时钟信号CLK，(B)表示内部控制信号CS，(C)表示内部控制信号RAS，(D)表示内部控制信号CAS，(E)表示内部控制信号WE，(F)表示地址信号ADD7，(G)表示地址信号ADD0，(H)表示输入焊接点P1的电压电平，(I)表示输入焊接点P2的电压电平。另外，(J)表示电源接通复位信号ZPOR，(K)表示基准电压VREF，(L)表示测试方式置位信号STM，(M)表示第1特殊测试方式启动信号TSVE1，(N)表示信号TADD0，(O)表示第2特殊测试方式启动信号TSVE2，(P)表示测试方式信号TM3，(Q)表示测试方式信号TM2。
在时刻t1，当输入了方式寄存器置位命令MRS时，地址信号ADD7为H电平，并在输入焊接点P1上施加超VIH电平的电压。因此，第1特殊测试方式启动信号TSVE1变为H电平。通过与信号TADD0的组合，选择测试方式信号TM3。
在时刻t2，再次输入方式寄存器置位命令MRS。在该时刻，地址信号ADD7及地址信号ADD0都处在H电平，同时在输入焊接点P2上施加超VIH电平的电压。
在这种情况下，第1特殊测试方式启动信号TSVE1变为L电平，而第2特殊测试方式启动信号TSVE2变为H电平。因此，通过与信号TADD0的组合，选择测试方式信号TM2，并转而使测试方式信号TM3变为非选择状态。
这样，通过采用多个超VIH输入焊接点，可以减少地址信号的组合。此外，由于使用超VIH条件，所以能减少用户错误地进入测试方式的可能性。
本发明的同步型半导体存储装置，可以响应执行初始化命令时产生的复位信号而只将测试方式复位。因此，在实际使用时即使设定着测试方式，也能迅速且可靠地将测试方式复位。所以，能够防止实际使用中的误动作。此外，可保证正常的动作。
通过响应作为初始化命令之一的预充电命令而产生复位信号，可以采用初始设定程序方便且迅速地将测试方式复位。
同步型半导体存储装置，可采用上述复位信号将产生测试方式信号的测试方式译码器的输出动作复位。因此，能停止测试方式信号的输出。
同步型半导体存储装置，可采用上述复位信号将用于锁存测试方式指定信号的锁存装置(寄存器)的内容复位。因此，能使测试方式信号变为非激活状态。
同步型半导体存储装置，可采用上述复位信号将用于锁存和输出从测试方式译码器接受的测试方式信号的锁存装置(寄存器)的输出动作复位，因此，能停止测试方式信号的输出。
同步型半导体存储装置，可采用上述复位信号将用于锁存和输出从测试方式译码器接受的测试方式信号的锁存装置(寄存器)的内容复位，因此，能使测试方式信号变为非激活状态。
同步型半导体存储装置，可响应上述复位信号使输入到特定内部电路的测试方式信号变为复位状态。因此，对于复位需要花费时间的测试方式，可以迅速且可靠地复位，并能迅速地变为可实际使用的状态。
按照本发明的同步型半导体存储装置，在测试方式下，由于具有变换装置，可将指示特定的已经输入第1命令的第1命令对应信号变换为与不同于第1命令的第2命令对应的第2命令对应信号，所以，在测试方式下可以将第1命令作为第2命令使用。
同步型半导体存储装置，通过采用外部信号进行译码，还可以变换为多个第2命令后使用。
同步型半导体存储装置，备有响应初始化命令中所包含的第2命令而将测试方式复位的装置，在测试方式下，将与第1命令对应的第1命令对应信号变换为与第2命令对应的第2命令对应信号。因此，在测试方式中，可以执行不使测试方式复位的第2命令，而在实际使用时能利用初始化命令迅速且可靠地将测试方式复位。
同步型半导体存储装置，可以通过采用地址信号，译码为多个第2命令。
同步型半导体存储装置，可以将禁止向外部输出从存储体读出的数据的脉冲串终止命令作为第1命令使用。
本发明的同步型半导体存储装置，仅当在输入焊接点上施加了高电压时，才能进入测试方式。因此，在实际使用时，可以防止用户错误地进入测试方式。
同步型半导体存储装置，备有在超VIH条件控制下的特殊测试方式、及由测试方式设定命令控制的测试方式。因此，可以使其不能很容易地进入复位需要花费时间的特殊测试方式。此外，由于备有2种进入测试方式的装置，因而能以较短的时间且高效率地进行出厂时的测试。
同步型半导体存储装置，可以通过在输入焊接点上输入的高电压的组合，进入特殊的测试方式。因此，在实际使用时，能减少错误地进入测试方式的误动作。

Claims (15)

1.一种同步型半导体存储装置，其特征在于，备有：
多个存储体，各自包含具有按行列状排列的多个存储单元的存储单元阵列和与上述存储单元阵列的行对应设置的多条字线；
内部时钟发生装置，输出与外部时钟信号同步的内部时钟信号；
供给装置，用于提供与上述内部时钟信号同步地将方式设定命令、外部信号、测试方式指定信号和使上述存储体初始化的初始化命令；
正常方式设定装置，响应与上述内部时钟信号同步供给的上述方式设定命令和外部信号，输出指示规定动作方式已被指定的正常方式信号；
测试方式设定装置，响应与上述内部时钟信号同步输入的上述方式设定命令和测试方式指定信号，检测规定测试方式被指定的情况，并输出作为检测结果的测试方式信号；及
复位信号发生装置，接通电源后，响应与上述内部时钟信号同步供给的初始化命令，输出复位信号；
上述测试方式设定装置，接受上述复位信号，并使至少一个上述测试方式信号变为非激活状态。
2.根据权利要求1所述的同步型半导体存储装置，其特征在于：上述初始化命令，是使对应的上述存储体变为非激活状态的预充电命令。
3.根据权利要求1所述的同步型半导体存储装置，其特征在于：上述测试方式指定信号包括第1测试方式指定信号和第2测试方式指定信号，上述测试方式设定装置包含：检测装置，响应上述测试方式设定命令，检测上述测试方式被指定的情况；锁存装置，响应上述检测装置对上述测试方式被指定情况的检测，锁存上述第2测试方式指定信号；译码装置，对上述锁存装置的输出进行译码，并有选择地将对应的上述测试方式信号激活；及控制装置，响应上述检测装置对上述测试方式被指定情况的检测，并根据上述第1测试方式指定信号，输出使上述译码装置的动作变为激活状态的启动信号；上述控制装置，响应上述复位信号，将上述启动信号变为非激活状态，并使上述译码装置的动作变为非激活状态。
4.根据权利要求1所述的同步型半导体存储装置，其特征在于：上述测试方式设定装置包含：检测装置，响应上述方式设定命令，检测上述测试方式被指定的情况；锁存装置，响应上述检测装置对上述测试方式被指定情况的检测，锁存上述第2测试方式指定信号；及译码装置，对上述锁存装置的输出进行译码，并有选择地将对应的上述测试方式信号激活；上述锁存装置，响应上述复位信号，使上述锁存的上述测试方式指定信号变为非激活状态。
5.根据权利要求1所述的同步型半导体存储装置，其特征在于：上述测试方式指定信号包括第1测试方式指定信号和第2测试方式指定信号，上述测试方式设定装置包含：检测装置，响应上述测试方式设定命令，检测上述测试方式被指定的情况；译码装置，对上述第2测试方式指定信号进行译码；锁存装置，响应上述检测装置对上述测试方式被指定情况的检测，锁存上述译码装置的输出，有选择地将对应的上述测试方式信号激活并输出；及控制装置，响应上述检测装置对上述测试方式被指定情况的检测，并根据上述第1测试方式指定信号，输出使上述锁存装置的上述输出动作变为激活状态的启动信号；上述控制装置，响应上述复位信号，将上述启动信号变为非激活状态，并使上述锁存装置的上述输出动作变为非激活状态。
6.根据权利要求1所述的同步型半导体存储装置，其特征在于：上述测试方式设定装置包含：检测装置，响应上述测试方式设定命令，检测上述测试方式被指定的情况；译码装置，对上述第2测试方式指定信号进行译码；及锁存装置，响应上述检测装置对上述测试方式被指定情况的检测，锁存上述译码装置的输出，有选择地将对应的上述测试方式信号激活并输出；上述锁存装置，响应上述复位信号，将上述锁存的上述译码装置的输出变为非激活状态，并使上述测试方式信号变为非激活状态。
7.根据权利要求1所述的同步型半导体存储装置，还备有响应上述测试方式信号而动作的多个内部电路，其特征在于：上述测试方式设定装置包含：检测装置，响应上述测试方式设定命令，检测上述测试方式被指定的情况；选择装置，响应上述检测装置对上述测试方式被指定情况的检测，有选择地输出与上述测试方式指定信号对应的上述测试方式信号；及响应上述复位信号使从上述选择装置输出的上述测试方式信号中的向上述多个内部电路中的特定内部电路输入的上述测试方式信号复位后输出到上述特定内部电路的装置。
8.一种同步型半导体存储装置，其特征在于，备有：
多个存储体，各自包含具有按行列状排列的多个存储单元的存储单元阵列和与存储单元阵列的行对应设置的多条字线；
内部时钟发生装置，输出与外部时钟信号同步的内部时钟信号；
供给装置，用于与所述内部时钟信号同步地供给第1命令和检测方式指定信号；
命令检测装置，响应与上述内部时钟信号同步供给的第1命令，输出指示上述第1命令已经输入的第1命令对应信号；
测试方式检测装置，响应与上述内部时钟信号同步供给的上述测试方式指定信号，检测测试方式已被指定的情况；
变换装置，响应上述测试方式检测装置对上述测试方式被指定情况的检测，将上述第1命令对应信号变换为与不同于第1命令的第2命令对应的第2命令对应信号；及
执行装置，响应上述第2命令对应信号，执行与上述第2命令对应的动作。
9.根据权利要求8所述的同步型半导体存储装置，其特征在于：上述第2命令对应信号具有多个，上述执行装置与上述多个第2命令对应信号分别对应设置，上述变换装置，响应上述第1命令对应信号及与上述内部时钟信号同步输入的多个外部信号，从上述多个第2命令对应信号中有选择地输出规定的第2命令对应信号。
10.根据权利要求9所述的同步型半导体存储装置，还备有：测试方式设定装置，响应上述测试方式检测装置对上述测试方式被指定情况的检测，并输出作为检测结果的测试方式信号；及复位信号发生装置，在接通电源后，响应所输入的上述第2命令而输出复位信号；上述测试方式设定装置，接受上述复位信号并使至少一个上述测试方式信号变为非激活状态。
11.根据权利要求9所述的同步型半导体存储装置，其特征在于：上述多个外部信号是多个地址信号。
12.根据权利要求9所述的同步型半导体存储装置，其特征在于：还备有读出装置，用于从上述存储体的存储单元读出数据并输出到外部，上述第1命令是禁止将从对应的上述存储体读出的上述数据向外部输出的脉冲串终止命令。
13.一种同步型半导体存储装置，其特征在于，备有：
输入焊接点；
多个存储体，各自包含具有按行列状排列的多个存储单元的存储单元阵列和与存储单元阵列的行对应设置的多条字线；
内部时钟发生装置，输出与外部时钟信号同步的内部时钟信号；
供给装置，用于与所述内部时钟信号同步地供给方式设定命令、外部信号和检测方式指定信号；
正常方式设定装置，响应与上述内部时钟信号同步供给的方式设定命令和上述外部信号，输出指示规定的动作方式已被指定的正常方式信号；及
测试方式设定装置，响应与上述内部时钟信号同步供给的上述方式设定命令、测试方式指定信号和输入焊接点上的电压，输出指示规定的测试方式已被指定的测试方式信号；
上述测试方式指定信号，包括第1测试方式指定信号及第2测试方式指定信号，
上述测试方式设定装置包含：
检测装置，响应上述方试设定命令检测上述测试方式被指定的情况；
第1选择装置，响应上述检测装置对上述测试方式被指定情况的检测，有选择地将与上述第2测试方式指定信号对应的上述测试方式信号激活；及
第1控制装置，响应上述检测装置对上述测试方式被指定情况的检测，并根据上述第1测试方式指定信号和从上述输入焊接点输入的至少是外部电源电压的2倍的信号，输出使上述第1选择装置的动作变为启动状态的第1启动信号。
14.根据权利要求13所述的同步型半导体存储装置，其特征在于：上述测试方式设定装置包含：第2选择装置，响应上述检测装置对上述测试方式被指定情况的检测，有选择地将与上述第2测试方式指定信号对应的上述测试方式信号激活；及第2控制装置，响应上述检测装置对上述测试方式被指定情况的检测，并根据上述第1测试方式指定信号，输出使上述第2选择装置的动作变为启动状态的第2启动信号。
15.根据权利要求13所述的同步型半导体存储装置，其特征在于：上述输入焊接点具有多个，上述第1控制装置与上述多个输入焊接点分别对应设置，上述第1选择装置，响应从上述各第1控制装置输出的启动信号的组合，并根据上述第2测试方式指定信号，输出对应的测试方式信号。
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Granted publication date: 20030507