JP5096131B2 - 半導体記憶装置 - Google Patents
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Description
特許文献2には、メモリ制御部の回路が動作不能に陥った場合、自動的にリセット信号を発生させ、メモリ制御部をイニシャライズする技術が開示されている。
図1は、本発明の実施形態1に係るメモリの半導体装置の構成例を示すブロック図である。図1に示す半導体装置1は、パワーオンリセット生成回路(電圧検知回路)10、内部電源発生回路20、クロック発生回路30、コマンドデコーダ40、アドレス入力回路50、動作制御部60、メモリ部70、及び、リセット回路(OR回路)80を備える。本実施形態では、動作制御部(内部動作設定回路)60は、リード・ライト制御回路61、データ制御回路62、テストモード制御回路63、及び、MRS(Mode Resister Set)制御回路(モードレジスタ回路)64を有する回路を一例として用いて説明する。また、メモリ部70は、メモリセル71、ロウデコーダ72、SAMP回路73、カラムデコーダ74、及び、データ入出力回路75を有する構成例として用いて説明する。
なお、動作制御部60は、少なくともMRS制御回路64を含む構成であり、コマンドデコーダ40からコマンド信号またはコマンド設定情報を入力する制御回路であれば、その他の制御回路を含む構成であってもよい。
本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。
10 パワーオンリセット生成回路
20 内部電源発生回路
30 クロック発生回路
40 コマンドデコーダ
50 アドレス入力回路
60 動作制御部
61 リード・ライト制御回路
62 データ制御回路
63 テストモード制御回路
64 MRS制御回路
70 メモリ部
71 メモリセル
72 ロウデコーダ
73 SAMP回路
74 カラムデコーダ
75 データ入出力回路
80 リセット回路
Claims (4)
- 電源電圧のレベルを検知して内部動作設定回路を除く、メモリ全体の系を初期化する第1のリセット信号を出力する電圧検知回路と、
外部制御ピンの入力に応じてモード設定状態に移行し、アドレスピンから入力されるコマンドに応じてモード設定情報を出力するコマンドデコーダと、
前記モード設定情報に応じてモードリセット信号を出力するモードレジスタ設定回路と、
前記モードリセット信号と前記第1リセット信号とに応じて、前記内部動作設定回路を初期化する第2リセット信号を出力するリセット回路と、を備える半導体記憶装置。 - 前記第2リセット信号によって初期化する期間は、前記コマンドデコーダへ入力されるコマンドによって設定されることを特徴とする請求項1記載の半導体記憶装置。
- 前記コマンドデコーダは、前記第2リセット信号による初期化を開始する開始コマンドと、前記初期化を終了する終了コマンドとを受け付け、
前記リセット回路は、前記開始コマンドが入力されてから、前記終了コマンドが入力されるまで、前記第2リセット信号による初期化を継続することを特徴とする請求項1または2記載の半導体記憶装置。 - 前記リセット回路は、前記コマンドデコーダからモード設定情報を入力する複数の回路を初期化することを特徴とする請求項1乃至3のいずれか一項に記載の半導体記憶装置。
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