JPH01137494A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はダイナミックＲＡＭ　　（以下ＤＲＡＭという
）を使用したメモリ装置に関し、特にこのようなメモリ
装置におけるリセット回路（初期化回路）に関するもの
である。

（従来の技術） ＤＲＡＭを用いたメモリ装置における制御部ではフリッ
プフロップやカウンタ等を多用しているため、最初にそ
れらをイニシャライズしておく必要がある。従来、この
制御部のイニシャライズは、電源投入時に発生するリセ
ット信号、或いは外部からのリセット人力（例えば、リ
セットスイッチの押下やリセット命令によるもの）によ
って行なっていた。

第８図は従来のメモリ装置の構成を示すブロック図で、
図中１はＤＲＡＭアレー、２はメモリ制御部、３はゲー
ト、４は電源投入時または電圧が規定電圧以下になった
場合にリセット信号すを発生する低電圧検出回路であり
、またａは外部からのリセット人力である。

この装置におけるメモリ制御部２のイニシャライズ動作
について述べると、例えばリセットスイッチ（図示せず
）の押下やリセット命令の出力があると、外部からリセ
ット人力ａが当該メモリ装置に入力される。また電源を
投入した時または電圧が規定電圧以下となフた時、低電
圧検出回路４はそれを検出してリセット信号すを発生す
る。このリセット人力ａまたはリセット信号すが有効に
なるとゲート３を介してメモリ制御部２のリセット端子
（ＲＥＳＥＴ）に供給され、メモリ制御部２がリセット
され、インシャライズが行われる。

（発明が解決しようとする問題点） しかしながら、以上述べた従来の回路構成では、何らか
の原因によって制御シーケンスがくずれてメモリ制御部
２の回路が動作不能に陥った場合には、−度電源を切る
か、または外部からリセット信号を入力するしか対処の
方法がなかった。

ところが、電源を切るとメモリの内容が失われるし、ま
た外部からのリセットによる方法ではリフレッシュが停
止するためメモリの内容が壊れてしまい、結局システム
を再立ち上げしなければならないという問題点があった
。

この発明は、このような従来技術の問題点を解決するた
めに成されたものであって、何らかの原因でメモリ制御
部の回路が動作不能に陥った場合、電源を切らずにしか
も外部からリセット信号を与えずに、自動的にメモリ制
御部をリセットするメモリ装置を提供することを目的と
する。

（問題点を解決するための手段） 本発明は、ダイナミックＲＡＭを用いるとともに、その
制御を行うメモリ制御部を備えたメモリ装置を対象とし
、前記従来技術の問題点を解決するため、２回のリフレ
ッシュ要求の間にリード・サイクル、ライト・サイクル
、リフレッシュ・サイクルのいずれもが１回も実行され
なかった場合にリセット信号を発生するリセット回路を
設け、該リセット回路の発生するリセット信号により前
記メモリ制御部をリセットするようにしたものである。

（作用） 本発明では、メモリ制御部の回路が動作不能に陥った場
合、リセット回路は２回のリフレッシュ要求の間にリー
ド・サイクル、ライト・サイクル、リフレッシュ・サイ
クルのいずれもが１回も実行されなかったことを検出し
、リセット信号を発生し、メモリ制御部に出力する。メ
モリ制御部はこれを受け、必要な部分のイニシャライズ
をする。したがって、メモリ制御部をイニシャライズす
るために、電源を切ったり、外部からリセット信号を与
えてやる必要がなくなり、前記従来技術の問題点が解決
される。

（実施例） 以下本発明の実施例について詳細に説明する。

第１図は本実施例の要部構成を示す回路図、第２図は本
実施例の全体構成を示すブロック図である。先ず、第２
図により全体構成を述べると、本実施例のメモリ装置は
ＤＲＡＭアレー１、メモリ制御部２及びリセット回路５
から構成される。本実施例の構成上の特徴はリセット回
路５を設けたことにあり、その内部構成が第１図に示さ
れている。

第１図に示すように、リセット回路５はフリップフロッ
プ１１、フリップフロップ１２、同期回路１３及びゲー
ト１４から構成される。同期回路１３の一構成例として
２つフリップフロップから成る回路が第３図に示されて
いる。また、第１図において、人力Ｃはリード・サイク
ル、ライト・サイクル、リフレッシュ・サイクルのどれ
かが実行されたことを示す信号、人力ｄはリフレッシュ
要求信号、人力りは同期用のクロックであり、信号ｅは
フリップフロップ１１のＤ入力、信号ｆはフリップフロ
ップ１２の０人力、信号ｇはリセット信号である。

次に本実施例の動作につき第４図を参照して説明する。

第４図は第１図の回路における信号のタイムチャートで
ある。

先ず、メモリ制御部２（第２図）が正常に動作している
場合には、第４図のＴ１の間のように、サイクルが実行
されるたびにＣが人力されるため、フリップフロップ１
１．１２はクリアされ、信号ｆは０、信号ｅは１に保た
れる。従って、リセット信号ｇも出力されず！のままで
ある。

一方、何らかの原因でメモリ制御部２が動作不能になっ
た場合の動作は次のようになる。例えば第５図に例示す
るごときメモリ制御部２内の回路にトラブルが生じた場
合について考えてみる。第５図の回路はフリップフロッ
プとゲートから成リ、正常時には第６図に示すようなｉ
、ｊ、にの入力に対し、同図に示すような出力ｍが期待
される回路である。ところが、第７図に示すように入力
ｋにα点でハザー・ドが発生すると、出力ｍが１となら
ずＯのままになってしまう。ｍが１になることによって
次段の回路が動作するようになっている場合、ｍが０の
ままになってしまうと全く動作できなくなってしまい、
結果として、サイクルが途中で止まってしまう。このた
め、第１図の入力Ｃを作成している回路（図示せず）が
動作できず、Ｃは１のままになる。一方、リフレッシュ
要求信号ｄを作成する回路は、一定間隔毎に発生するも
ので、通常、基本クロックを分周するカウンタで構成さ
れ、サイクルが途中で停止しても基本タロツクが止らな
い限りリフレッシュ要求信号を一定間隔で出力する。従
って、第１図のｄの入力は常に一定間隔で入力されるた
め、Ｃの信号をフリップフロップ１１が取り込み、その
結果信号ｆが１になり、次のｄの人力により、ｅが０に
変化する。

同期回路１３はｅがメモリ制御部２の回路の動作と非同
期に発生するような場合に同期をとるものであり、第５
図に示すように、フリップ・フロップ２個を用いて、同
期クロックｈにより同期をとるものである。信号ｅはこ
の同期回路１３により同期化され、リセット信号ｇとし
て出力される。

メモリ制御部２ではこのリセット信号ｇによって必要な
部分のイニシャライズを行なう。また、このリセット信
号ｇは、ゲート１４を経由してフリップフロップ１１お
よび１２に対するクリア信号として人力されるため、ｅ
の信号が再び１になり、ｆが０になり、リセット信号ｇ
も１になる（第４図のＴ２の期間）。以上のようなシー
ケンスにてリセットが発生し、メモリ制御部２がイニシ
ャライズされ、再びサイクルが実行されるようになる（
第４図のＴ３の期間）。

（発明の効果） 以上詳細に説明したように、本発明によれば、メモリ制
御部の回路が動作不能に陥った場合、自動的にリセット
信号を発生し、メモリ制御部をイニシャライズするため
、電源を切る、あるいは外部からリセット信号を入力す
ることが不要となる。また、本発明によれば、メモリ制
御部のイニシャライズにおいてリフレッシュが２回動作
しないだけなので、メモリの内容はほとんど保持される
。さらに、電源投入時にメモリ制御部が動作できない場
合にもリセット回路は動作するので、従来装置で使用さ
れていた低電圧検出回路は不要となる。

【図面の簡単な説明】

第１図は本発明の実施例の要部構成を示す回路図、第２
図は本発明の実施例の全体構成を示すブロック図、第３
図は同期回路の一構成例を示す回路図、第４図は第１図
の回路における信号のタイムチャート、第５図はメモリ
制御部内の回路の一例を示す図、第６図は第５図の回路
の正常時のタイムチャート、第７図は第５図の回路の異
常時の例におけるタイムチャート、第８図は従来のメモ
リ装置の構成を示すブロック図である。 １　・　・　・ＤＲＡＭアレー ２・・・メモリ制御部 ５・・・リセット回路 １１．１２・・串フリップフロップ １３・・・同期回路 １４・・　・ゲート 特許出願人　　沖電気工業株式会社 特許出願代理人　弁理士　山本恵− 正牟朝）の信号のフイムテヤ−１ ４−乙　図 ｘ５＃＠のイフ）Ｉてお１すもイ１ものクイムナヤート
砺り７　図 尾８図

Claims (1)

1. 【特許請求の範囲】 ダイナミックＲＡＭを用いるとともに、その制御を行う
   メモリ制御部を備えたメモリ装置において、 ２回のリフレッシュ要求の間にリード・サイクル、ライ
   ト・サイクル、リフレッシュ・サイクルのいずれもが１
   回も実行されなかった場合にリセット信号を発生するリ
   セット回路を設け、 該リセット回路の発生するリセット信号により前記メモ
   リ制御部をリセットすることを特徴とするメモリ装置。