JPS6073748A - 内部タイマ回路方式 - Google Patents
内部タイマ回路方式Info
- Publication number
- JPS6073748A JPS6073748A JP58180753A JP18075383A JPS6073748A JP S6073748 A JPS6073748 A JP S6073748A JP 58180753 A JP58180753 A JP 58180753A JP 18075383 A JP18075383 A JP 18075383A JP S6073748 A JPS6073748 A JP S6073748A
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- JP
- Japan
- Prior art keywords
- circuit
- periodic
- ram
- path
- internal timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、内部タイマ回路方式、特にマイクロプロセッ
サ応用装置で多数の周期プログラムを夫々異なった周期
で実行させる場の内部タイマを１個のカウンタによって
実現した内部タイマ回路方式に関するものである。
サ応用装置で多数の周期プログラムを夫々異なった周期
で実行させる場の内部タイマを１個のカウンタによって
実現した内部タイマ回路方式に関するものである。
マイクロプロセッサ応用装置としては種々のものが考え
られるが、ここでは遠方監視制御装置（以下マイコン型
遠方監視制御装置という）を例に挙げて説明する。
られるが、ここでは遠方監視制御装置（以下マイコン型
遠方監視制御装置という）を例に挙げて説明する。
マイコン型遠方監視制御装置は被制御所からの電流値及
び電圧値等の計測値の定期的な記録をはじめ、周期的に
同じ動作を繰返すような機能を数多くそなえている。こ
れらの機能を実現するためには複数のプログラムを周期
的に実行させることが必要である。
び電圧値等の計測値の定期的な記録をはじめ、周期的に
同じ動作を繰返すような機能を数多くそなえている。こ
れらの機能を実現するためには複数のプログラムを周期
的に実行させることが必要である。
第１図は従来の周期プログラムの管理体系図である。こ
こで周期プログラムは（ＰＩ〜Ｐｎ）のｉ個非周期プロ
グラムは（ＮＰＩ〜ＮＰｍ）のｍ個が存在するものとし
、周期プログラムは全てＯ８の周期プログラム実行管理
部により管理されている。ところで周期プログラム実行
管理部をＯ８に含めない場合もある。なお、周期プログ
ラム（Ｐｓ〜Ｐｎ）は夫々ＲＡＭ上に、専用のメモリエ
リア（メモリ１〜メモリｎ）が割当てられている。減算
プログラムＤはハードウェアにより、例えば１０ミリ秒
毎の定時間間隔で起動がかかり、メモリ１からメモリｎ
の内容を順に各１回減算する機能を有している。
こで周期プログラムは（ＰＩ〜Ｐｎ）のｉ個非周期プロ
グラムは（ＮＰＩ〜ＮＰｍ）のｍ個が存在するものとし
、周期プログラムは全てＯ８の周期プログラム実行管理
部により管理されている。ところで周期プログラム実行
管理部をＯ８に含めない場合もある。なお、周期プログ
ラム（Ｐｓ〜Ｐｎ）は夫々ＲＡＭ上に、専用のメモリエ
リア（メモリ１〜メモリｎ）が割当てられている。減算
プログラムＤはハードウェアにより、例えば１０ミリ秒
毎の定時間間隔で起動がかかり、メモリ１からメモリｎ
の内容を順に各１回減算する機能を有している。
システム起動時にはイニシャライズプログラム■により
、メモリ１からメモリ口に夫々Ｐ１からＰｎの各周期時
間に対応する値（周期データ）がセットされる。例えば
減算プログラムＤが１０ｊり秒間隔で起動される場合、
周期プログラムＰ１の周期時間を５０秒にセットするに
は、メモリ１の内容を５０００にすればよい。このよう
にＰｉからＰａ。
、メモリ１からメモリ口に夫々Ｐ１からＰｎの各周期時
間に対応する値（周期データ）がセットされる。例えば
減算プログラムＤが１０ｊり秒間隔で起動される場合、
周期プログラムＰ１の周期時間を５０秒にセットするに
は、メモリ１の内容を５０００にすればよい。このよう
にＰｉからＰａ。
各周期データは夫々セットされ、以後、減算プログラム
Ｄにより定時間間隔で１ずつ減算されていく・ 周期プログラム実行管理部は、周期プログラムＰ１〜ｐ
ｎｓｈるいは非周期プログラム（ＮＰ１〜ＮＰｍ ）の
各プログラムの実行終了毎に、メモリ１からメモリｎの
内容を調べ、もしいずれかが０であれば、そのメモリに
対応する周期プログラムを起動する。
Ｄにより定時間間隔で１ずつ減算されていく・ 周期プログラム実行管理部は、周期プログラムＰ１〜ｐ
ｎｓｈるいは非周期プログラム（ＮＰ１〜ＮＰｍ ）の
各プログラムの実行終了毎に、メモリ１からメモリｎの
内容を調べ、もしいずれかが０であれば、そのメモリに
対応する周期プログラムを起動する。
そして周期プログラムは実行終了時に、対応するメモリ
に対して前記した周期データを再びセットして実行を終
える。もし、メモリ１からメモリａの中で内容が００も
のがなければ、非周期プログラムＮＰ１〜ＮＰｍのうち
最優先のプログラムが起動される。このような手順によ
り複数の周期プログラムが管理されている。
に対して前記した周期データを再びセットして実行を終
える。もし、メモリ１からメモリａの中で内容が００も
のがなければ、非周期プログラムＮＰ１〜ＮＰｍのうち
最優先のプログラムが起動される。このような手順によ
り複数の周期プログラムが管理されている。
上記構成を有する従来装置の場合、内部タイマは減算プ
ログラムＤ、即ち、ソフトウェアにより（５） 動作している。この内部タイマをハードウェアにて構成
する場合、従来は夫々の周期プログラムに対して１個の
カウンタを使用していたために１最低、周期プログラム
と同じ数のカウンタが必要であった。したがって周期プ
ログラム数が多くなると、それに伴なって内部タイマを
構成するハードウェアの体積が増加し、この方式では理
論的には可能であっても実現性は乏しかった。
ログラムＤ、即ち、ソフトウェアにより（５） 動作している。この内部タイマをハードウェアにて構成
する場合、従来は夫々の周期プログラムに対して１個の
カウンタを使用していたために１最低、周期プログラム
と同じ数のカウンタが必要であった。したがって周期プ
ログラム数が多くなると、それに伴なって内部タイマを
構成するハードウェアの体積が増加し、この方式では理
論的には可能であっても実現性は乏しかった。
本発明は上記問題点を解決することを目的としてなされ
たものであり、マイクロプロセッサ応用装置に複数の内
部タイマをもうける場合に、従来よ郵も少ない素子数の
ハードウェアによって内部タイマを構成するようにし庭
内部タイマ回路方式を提供するととを目的としている。
たものであり、マイクロプロセッサ応用装置に複数の内
部タイマをもうける場合に、従来よ郵も少ない素子数の
ハードウェアによって内部タイマを構成するようにし庭
内部タイマ回路方式を提供するととを目的としている。
本発明では、内部タイマをＲＡＭ 、 ＲＡＭ制御回路
、バス切替回路、カウンター路及びクロック発生回路に
よって構成し、各回路間は夫々パスを介して相互に接続
し、西部タイマが動作している時はパ（６） ス切替回路によってＣＰＵを切離してタイマー動作を行
なわせ、ＣＰＵからの要求があった場合のみ、パス切替
回路をＣＰＵへ切替える全体構成を有している。
、バス切替回路、カウンター路及びクロック発生回路に
よって構成し、各回路間は夫々パスを介して相互に接続
し、西部タイマが動作している時はパ（６） ス切替回路によってＣＰＵを切離してタイマー動作を行
なわせ、ＣＰＵからの要求があった場合のみ、パス切替
回路をＣＰＵへ切替える全体構成を有している。
そして内部タイマを構成するＲＡＭ内には複数の周期プ
ログラムに対応した周期データが夫々格納され、ＲＡＭ
制御回路によってこの周期データを１つずつカウンタ回
路に送って１だけ減算し、再びＲＡＭに送返す動作を繰
返す。この一連の動作をクロック発生回路を用いて定周
期で行なうことにより、ＲＡＭ内の周期データを定時間
間隔で減少させ、この値が所定値になった時に、所定の
時間経過を知るようにするものである。
ログラムに対応した周期データが夫々格納され、ＲＡＭ
制御回路によってこの周期データを１つずつカウンタ回
路に送って１だけ減算し、再びＲＡＭに送返す動作を繰
返す。この一連の動作をクロック発生回路を用いて定周
期で行なうことにより、ＲＡＭ内の周期データを定時間
間隔で減少させ、この値が所定値になった時に、所定の
時間経過を知るようにするものである。
以下図面を参照して実施例を説明する。第２図は本発明
による内部タイマ回路方式の一実施例構成図である。
による内部タイマ回路方式の一実施例構成図である。
本実施例では全体構成はパス切替回路１、ＲＡＭ２、カ
ウンタ回路３、ＲＡＭ制御回路４及びクロ。
ウンタ回路３、ＲＡＭ制御回路４及びクロ。
り発生回路５から成っている。
なお、ＣＰＵ１５と繋がるパスを外部パスと云い、内部
タイマ１６内で連絡しているパスを内部パスと云う。こ
こで外部パスは外部コントロールパス６、外部アドレス
バス７、外部データバス８からなり、内部パスは内部コ
ントロールパス１４、内部アドレスバス１２、内部デー
タバス１３からなっている。又、９はコントロールパス
、１０はアドレスバス、１１はデータバスでアリ、夫々
パス切替回路１とＲＡＭ２との間を接続している。
タイマ１６内で連絡しているパスを内部パスと云う。こ
こで外部パスは外部コントロールパス６、外部アドレス
バス７、外部データバス８からなり、内部パスは内部コ
ントロールパス１４、内部アドレスバス１２、内部デー
タバス１３からなっている。又、９はコントロールパス
、１０はアドレスバス、１１はデータバスでアリ、夫々
パス切替回路１とＲＡＭ２との間を接続している。
次に各回路の機能について説明する。パス切替回路１は
通常第３図に示されるようにＲＡＭ ２と内部パス１２
．１３．１４を接続しているが、ＣＰＵ１５からＲＡＭ
２への書込読出し要求があると、第４図のように内部
パス１２，１３．１４をＲＡＭ ２から切離して、外部
パス６．７．８をＲＡＭ ２と接続する。ＲＡＭ制御回
路４Ｆｉ周期プログラムに割付けられたアドレスを順に
発生し、この発生したアドレスを内部アドレスバス１２
に、読出信号あるいは書込信号を内部コントロールパス
１４に、また同期信号をカウンタ回路３へ送出する。Ｒ
ＡＭ ２はＲＡＭ制御回路４より送られてきたアドレス
と読出信号を受取ると、そのアドレスに対応する周期デ
ータをカウンタ回路３に送る。カウンタ回路３はこの受
取ったデータが０でなければ１回減算し、０ならば動作
しない、その後ＲＡＭ ２はＲＡＭ制御回路４より送ら
れてぐる書込信号にしたがい、カウンタ回路３内のデー
タを再び同じメモリエリアに格納する。この一連の動作
はクロック発生回路５でつくられるタイミングにより定
周期で行なわれるため、ＲＡＭ２の内容は周期的に減少
していく。
通常第３図に示されるようにＲＡＭ ２と内部パス１２
．１３．１４を接続しているが、ＣＰＵ１５からＲＡＭ
２への書込読出し要求があると、第４図のように内部
パス１２，１３．１４をＲＡＭ ２から切離して、外部
パス６．７．８をＲＡＭ ２と接続する。ＲＡＭ制御回
路４Ｆｉ周期プログラムに割付けられたアドレスを順に
発生し、この発生したアドレスを内部アドレスバス１２
に、読出信号あるいは書込信号を内部コントロールパス
１４に、また同期信号をカウンタ回路３へ送出する。Ｒ
ＡＭ ２はＲＡＭ制御回路４より送られてきたアドレス
と読出信号を受取ると、そのアドレスに対応する周期デ
ータをカウンタ回路３に送る。カウンタ回路３はこの受
取ったデータが０でなければ１回減算し、０ならば動作
しない、その後ＲＡＭ ２はＲＡＭ制御回路４より送ら
れてぐる書込信号にしたがい、カウンタ回路３内のデー
タを再び同じメモリエリアに格納する。この一連の動作
はクロック発生回路５でつくられるタイミングにより定
周期で行なわれるため、ＲＡＭ２の内容は周期的に減少
していく。
したがって周期プログラム実行管理部は、この減少の度
合を読むことにより、時間の経過を知ることができる。
合を読むことにより、時間の経過を知ることができる。
次に内部タイマを利用した周期グログラムの実行例をあ
げて説明する。今、周期プログラムＰＫからｐ、に夫々
ＦＯＯＯＨ（Ｈは１６進を意味する）からＦＯＯＯＨが
割当てられていて、ＲＡＭ制御回路４は１０ミリ秒周期
で動作しているとする。ここで第５図は周期データ設定
直後のメモリ内容図である。そして周期プログラムＰ１
からＰｉの各周期時（９） 間を夫々、１秒、５秒、１０秒、１５秒及び２０秒とし
た場合、システム起動時にイニシャライズプログラムＩ
は外部パス６＝７＄８を通してＲＡＭ２上のアドレスＦ
ＯＯＯＨからＦＯＯ４Ｈに周期データとして各々１００
，５００，１０００，１５００，２０００を書込む。一
方、この時パス切替回路１は外部パス６＝７ｍＢがアク
ティブになったことを検知すると、直ちにパス９．１０
．１１を外部パス６゜７．８に接続し、ＣＰＵ １５が
ＲＡＭ２をアクセスすることを可能にする（第４図）。
げて説明する。今、周期プログラムＰＫからｐ、に夫々
ＦＯＯＯＨ（Ｈは１６進を意味する）からＦＯＯＯＨが
割当てられていて、ＲＡＭ制御回路４は１０ミリ秒周期
で動作しているとする。ここで第５図は周期データ設定
直後のメモリ内容図である。そして周期プログラムＰ１
からＰｉの各周期時（９） 間を夫々、１秒、５秒、１０秒、１５秒及び２０秒とし
た場合、システム起動時にイニシャライズプログラムＩ
は外部パス６＝７＄８を通してＲＡＭ２上のアドレスＦ
ＯＯＯＨからＦＯＯ４Ｈに周期データとして各々１００
，５００，１０００，１５００，２０００を書込む。一
方、この時パス切替回路１は外部パス６＝７ｍＢがアク
ティブになったことを検知すると、直ちにパス９．１０
．１１を外部パス６゜７．８に接続し、ＣＰＵ １５が
ＲＡＭ２をアクセスすることを可能にする（第４図）。
そして周期データの書込処理が終了すると、パス切替回
路１はノ々スを内部パス１２，１３．１４へ切替える（
第３図）。この時、各メモリエリアの内容は第５図のよ
うになっている。ＲＡＭ制御回路４は、先ずアドレスＦ
ＯＯＯＨを内部アドレスバス１２に送出すると共に、内
部コントロールパス１４に続出信号を流す。これにより
ＲＡＭ ２はアドレスＦＯＯＯＨの内容、即ち１００′
ｔ−内部データバス１３へ送出す。カウンタ回路３は、
内部データバス１３を通して受信したデータ１００を１
回減算する。したがってカラン（１０） タ３の内容は９９になる。そしてこの値を内部データバ
ス１３へ送返す。
路１はノ々スを内部パス１２，１３．１４へ切替える（
第３図）。この時、各メモリエリアの内容は第５図のよ
うになっている。ＲＡＭ制御回路４は、先ずアドレスＦ
ＯＯＯＨを内部アドレスバス１２に送出すると共に、内
部コントロールパス１４に続出信号を流す。これにより
ＲＡＭ ２はアドレスＦＯＯＯＨの内容、即ち１００′
ｔ−内部データバス１３へ送出す。カウンタ回路３は、
内部データバス１３を通して受信したデータ１００を１
回減算する。したがってカラン（１０） タ３の内容は９９になる。そしてこの値を内部データバ
ス１３へ送返す。
一方、ＲＡＭ制御回路４は内部コントロールパス１４に
書込信号を流すと、ＲＡＭ２は内部データバス１３上の
値９９を再びＦＯＯＯＨ番地に格納する。
書込信号を流すと、ＲＡＭ２は内部データバス１３上の
値９９を再びＦＯＯＯＨ番地に格納する。
このようにして他の周期データに対しても同様な処理を
行なうと、最後のＦＯＯ４Ｈ番地のデータの処理終了後
には周期データは第６図のように変化している。この一
連の動作を１０ミリ秒周期で繰返すと、１００回目、即
ち１秒後にはＦＯＯＯＨ番地の内容は０になる。
行なうと、最後のＦＯＯ４Ｈ番地のデータの処理終了後
には周期データは第６図のように変化している。この一
連の動作を１０ミリ秒周期で繰返すと、１００回目、即
ち１秒後にはＦＯＯＯＨ番地の内容は０になる。
一方、周期グログラム実行管理部は、プログラムの実行
終了毎にＲＡＭ Ｚ内のデータを監視しているが、ＦＯ
ＯＯＨ番地のデータがＯになっていることを知ると、周
期グログラムＰ１を実行させる。そして周期プログラム
Ｐ１は実行終了時に、再びＦＯＯＯＨ番地に周期データ
１００をセットして終了する。
終了毎にＲＡＭ Ｚ内のデータを監視しているが、ＦＯ
ＯＯＨ番地のデータがＯになっていることを知ると、周
期グログラムＰ１を実行させる。そして周期プログラム
Ｐ１は実行終了時に、再びＦＯＯＯＨ番地に周期データ
１００をセットして終了する。
したがって周期ゾログラムＰ１は１秒周期で起動される
ことになる。同様にして周期プログラムＰ３からＰ、も
夫々周期５秒、１０秒、１５秒及び２０秒で起動される
。
ことになる。同様にして周期プログラムＰ３からＰ、も
夫々周期５秒、１０秒、１５秒及び２０秒で起動される
。
第７図は本発明による内部タイマ回路方式の他の実施例
ブロック図である。
ブロック図である。
本実施例ではＣＰＵ １５がＲＡＭ ２をアクセスする
際、ＣＰＵ １５からの要求を任意の時間に受付けるこ
とによシ、ソフトウェアの負荷を一層軽減しようとする
ものである。第７図において図中の符号１ないし１６は
第２図に対応している。２０はホールド回路であってパ
ス切替回路１の前段にもうけられ、ＣＰＵ １５からＲ
ＡＭ ２をアクセスする要求があった場合に、例えばＲ
ＡＭ制御回路４の１周期分の作業が終ってから受付ける
ものである。なおホールド時間は上記した１周期分の作
業時間に限定されるものではなく、任意の時間にセット
することが可能である。ここで１７はホールド回路入力
用外部コントロールパス、１８はホールド回路入力用外
部アドレスバス、１９はホールド回路入力用外部データ
バスであって夫々ＣＰＵ １５に接続される。その他の
構成及び作用は第２図と同様である。
際、ＣＰＵ １５からの要求を任意の時間に受付けるこ
とによシ、ソフトウェアの負荷を一層軽減しようとする
ものである。第７図において図中の符号１ないし１６は
第２図に対応している。２０はホールド回路であってパ
ス切替回路１の前段にもうけられ、ＣＰＵ １５からＲ
ＡＭ ２をアクセスする要求があった場合に、例えばＲ
ＡＭ制御回路４の１周期分の作業が終ってから受付ける
ものである。なおホールド時間は上記した１周期分の作
業時間に限定されるものではなく、任意の時間にセット
することが可能である。ここで１７はホールド回路入力
用外部コントロールパス、１８はホールド回路入力用外
部アドレスバス、１９はホールド回路入力用外部データ
バスであって夫々ＣＰＵ １５に接続される。その他の
構成及び作用は第２図と同様である。
又、ＣＰＵに対して割込により時間経過を知らせる方法
としては次のようにしてもよい。
としては次のようにしてもよい。
即ち、ＲＡＭ２内のタイマ用に割付けられたメモリエリ
アのうち未使用のものを、例えば初期値−１にセットし
ておく、ここでセットされる周期データは正でおるので
、カウンタ回路３はメモリエリア内のデータが周期デー
タであるか、そうでないものかを判定することができる
。もしこの値が正ならば周期データであるため１回減算
して再びＲＡＭ ２へ戻し、−１であればそのまｔ Ｒ
ＡＭ ２へ戻す操作を繰返す。
アのうち未使用のものを、例えば初期値−１にセットし
ておく、ここでセットされる周期データは正でおるので
、カウンタ回路３はメモリエリア内のデータが周期デー
タであるか、そうでないものかを判定することができる
。もしこの値が正ならば周期データであるため１回減算
して再びＲＡＭ ２へ戻し、−１であればそのまｔ Ｒ
ＡＭ ２へ戻す操作を繰返す。
このようにしてメモリエリアにセットされた周期データ
を順次減算する。この時カウンタ回路３に０が入力され
た場合、この値に対して減算を行なうと、カウンタのが
ローピットがアクティブになる。したがってこれを利用
することによりＣＰＵ１５に対して割込みをかける。ま
た、この時のＲＡＭ制御回路４の出力しているアドレス
から、どの周期グログラムに対応しているかを知ること
ができる。
を順次減算する。この時カウンタ回路３に０が入力され
た場合、この値に対して減算を行なうと、カウンタのが
ローピットがアクティブになる。したがってこれを利用
することによりＣＰＵ１５に対して割込みをかける。ま
た、この時のＲＡＭ制御回路４の出力しているアドレス
から、どの周期グログラムに対応しているかを知ること
ができる。
（１３）
〔発明の効果〕
以上説明した如く、本発明によれば複数の周期プログラ
ムを夫々異なった周期で実行するに際し、内部タイマを
実現可能なハードウェアによって構成したので、従来は
内部タイマをハードウェアで構成するとその大きさが膨
大になるためソフトウェア構成としていたためＣＰＵの
使用効率が゛悪かったのが、本発明では内部タイマを従
来よシ少ない素子を用いて構成でき、かつソフトウェア
の負荷軽減が可能であってＣＰＨの使用効率の向上した
内部タイマ回路方式を提供できる。
ムを夫々異なった周期で実行するに際し、内部タイマを
実現可能なハードウェアによって構成したので、従来は
内部タイマをハードウェアで構成するとその大きさが膨
大になるためソフトウェア構成としていたためＣＰＵの
使用効率が゛悪かったのが、本発明では内部タイマを従
来よシ少ない素子を用いて構成でき、かつソフトウェア
の負荷軽減が可能であってＣＰＨの使用効率の向上した
内部タイマ回路方式を提供できる。
第１図は従来の周期プログラムの管理体系図、第２図は
本発明による内部タイマ回路方式の一実施例構成図、第
３図は通常の内部カウンタ動作時におけるパス切替回路
の状態図、第４図はＣＰＵからＲＡＭアクセス要求があ
った時のパス切替回路の状態図、第５図は周期データ設
定直後のメモリ内容図、第６図は一周期後のメモリ内容
図、第７図は本発明による内部タイマ回路方式の他の実
施例（１４） 構成図である。 ＮＰ、〜ＮＰｍ・・・非周期プログラム、Ｐ１〜Ｐｎ・
・・周期ゾログラム、 Ｄ・・・減算プログラム、 ■・・・イニシャライズプログラム、 １・・・パス切替回路、 ２・・・ＲＡＭ。 ３・・・カウンタ回路、 ４・・・ＲＡＭ制御回路、５
・・・クロック発生回路、６・・・外部コントロールパ
ス、７・・・外部アドレスバス、８・・・外部データバ
ス、９・・・コントロールパス、１０・・・アドレスバ
ス、１１・・・データバス、 １２・・・内部アドレス
バス、１３・・・内部データバス、１４・・・内部コン
トロールパス、１５・・・ＣＰＵ、 １６・・・内部タ
イマ、１７・・・ホールド回路入力用外部コントロール
パス、１８・・・ホールド回路入力用アドレスバス、１
９・・・ホールド回路入力用外部データバス。 特許出願人 東京芝浦電気株式会社 代理人 弁理士 石 井 紀 男 （１５） 嶌５区 児６図
本発明による内部タイマ回路方式の一実施例構成図、第
３図は通常の内部カウンタ動作時におけるパス切替回路
の状態図、第４図はＣＰＵからＲＡＭアクセス要求があ
った時のパス切替回路の状態図、第５図は周期データ設
定直後のメモリ内容図、第６図は一周期後のメモリ内容
図、第７図は本発明による内部タイマ回路方式の他の実
施例（１４） 構成図である。 ＮＰ、〜ＮＰｍ・・・非周期プログラム、Ｐ１〜Ｐｎ・
・・周期ゾログラム、 Ｄ・・・減算プログラム、 ■・・・イニシャライズプログラム、 １・・・パス切替回路、 ２・・・ＲＡＭ。 ３・・・カウンタ回路、 ４・・・ＲＡＭ制御回路、５
・・・クロック発生回路、６・・・外部コントロールパ
ス、７・・・外部アドレスバス、８・・・外部データバ
ス、９・・・コントロールパス、１０・・・アドレスバ
ス、１１・・・データバス、 １２・・・内部アドレス
バス、１３・・・内部データバス、１４・・・内部コン
トロールパス、１５・・・ＣＰＵ、 １６・・・内部タ
イマ、１７・・・ホールド回路入力用外部コントロール
パス、１８・・・ホールド回路入力用アドレスバス、１
９・・・ホールド回路入力用外部データバス。 特許出願人 東京芝浦電気株式会社 代理人 弁理士 石 井 紀 男 （１５） 嶌５区 児６図
Claims (3)
- （１）複数の周期プログラムを夫々異なった周期で実行
するために、各周期プログラムに指定された時間経過を
中央演算処理装置へ通知する内部タイマ回路方式におい
て、中央演算処理装置から外部パスを介して接続された
パス切替回路と、前記パス切替回路に接続されたＲＡＭ
と、前記パス切替回路から内部パスを介して夫々接続さ
れたＲＡＭ制御回路及びカウンタ回路と、前記各回路に
対して周期信号を与えるためのクロック発生回路とを夫
々そなえ、前記ＲＡＭ内には複数の周期プログラムに対
応した複数の周期データが格納されるアドレスをもうけ
、ＲＡＭ制御回路からの制御信号によりＲＡＭ内の周期
データを取出してカウンタ回路により、前記周期データ
を順次減算することにより、各減算された周期データが
所定値になるまで繰返し実行することを特徴とする内部
タイマ回路方式。 - （２） 複数の周期プログラムを夫々異なった周期で実
行するために、各周期プログラムに指定された時間経過
を中央演算処理装置へ通知する内部タイマ回路方式にお
いて、中央演算処理装置から入力用パスを介して接続さ
れたホールド回路と、前記ホールド回路から外部パスを
介して接続されたパス切替回路と、前記パス切替回路に
接続されたＲＡＭと、前記パス切替回路から内部パスを
介して夫々接続されたＲＡＭ制御回路及びカウンタ回路
と、前記各回路に対して周期信号を与えるだめのクロッ
ク発生回路とを夫々そなえ、前記ＲＡＭ内には複数の周
期プログラムに対応した複数の周期データが格納される
アドレスをもうけ、ＲＡＭ制御回路からの制御信号によ
ｊ５ ＲＡＭ内の周期データを取出してカウンタ回路に
より、前記周期データを順次減算することにより、各減
算された周期データが所定値になるまで繰返し実行し、
所定作業終了後にホールド回路を介した中央演算処理装
置からの要求を受付けることを特徴とする内部タイマ回
路方式。 - （３） ＲＡＭ内の周期データが予じめ設定された値に
なったとき、中央演算処理装置に割込みを発生させて時
間経過を知らせることを特徴とする特許請求の範囲第１
項又は第２項記載の内部タイマ回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180753A JPS6073748A (ja) | 1983-09-30 | 1983-09-30 | 内部タイマ回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180753A JPS6073748A (ja) | 1983-09-30 | 1983-09-30 | 内部タイマ回路方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6073748A true JPS6073748A (ja) | 1985-04-25 |
Family
ID=16088711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180753A Pending JPS6073748A (ja) | 1983-09-30 | 1983-09-30 | 内部タイマ回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6073748A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267603A (ja) * | 1985-09-19 | 1987-03-27 | Nec Corp | パルス計測装置 |
| JPS63118948A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| EP3812445A1 (en) | 2019-10-24 | 2021-04-28 | Afton Chemical Corporation | Synergistic lubricants with reduced electrical conductivity |
-
1983
- 1983-09-30 JP JP58180753A patent/JPS6073748A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267603A (ja) * | 1985-09-19 | 1987-03-27 | Nec Corp | パルス計測装置 |
| JPS63118948A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| EP3812445A1 (en) | 2019-10-24 | 2021-04-28 | Afton Chemical Corporation | Synergistic lubricants with reduced electrical conductivity |
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