JP3027447B2 - オンライン情報制御方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理を行う情報
処理装置のオンライン情報制御方式に関するものであ
る。

【０００２】

【従来の技術】従来、図５に示すように、サービスプロ
セッサが装置Ｂに対して装置（データの授受を行う装
置）Ａ０、Ａ１、Ａ２のオンライン情報を設定する場
合、装置Ａの台数が少なく小規模のときは装置Ｂを１枚
の基板で構成することができ、図６の構成のもとで装置
Ａ０、Ａ１、Ａ２のオンライン情報を設定していた。以
下図６の構成および動作を図７のタイムチャートを用い
て簡単に説明する。

【０００３】図６において、カウンタ４１は、サービス
プロセッサから送られてきた有効信号がオン状態である
時、サービスプロセッサからのＳＶＰクロックに同期し
てカウントするものであり、構成制御情報および電源確
定情報の格納アドレスを示すものである。

【０００４】構成制御情報レジスタ４２は、サービスプ
ロセッサから１ビットバスで送られてきた構成制御情報
を保持するレジスタである。電源確定情報レジスタ４３
は、サービスプロセッサから１ビットバスで送られてき
た電源確定情報を保持するレジスタである。

【０００５】論理積回路４４は、構成制御情報レジスタ
４２と電源確定情報レジスタ４３との内容をビット対応
の論理積演算を行い、その結果をオンライン情報として
各装置Ａ０ないしＡ３のインタフェースに送出するもの
である。

【０００６】ＤＥＣは、カウンタ４１の値を解読するデ
コーダであって、構成制御情報レジスタ４２および電源
確定情報レジスタ４３に１ビットデータを格納する位置
を示すものである。

【０００７】次に、動作を説明する。図７のは、有効
信号がインアクティブかつＳＶＰクロックの立ち下がり
でカウンタ４１を０クリアする。

【０００８】は、有効信号がアクティブでかつＳＶＰ
クロックの立ち上がりでサービスプロセッサから１ビッ
トバスに送出された構成制御情報および電源確定情報を
構成制御情報レジスタ４２および電源確定情報レジスタ
４３にそれぞれ格納する。

【０００９】は、ＳＶＰクロックの立ち下がりでカウ
ンタ４１を＋１する。以下同様におよびを繰り返し
行い、論理積回路４４によってこれら構成制御情報レジ
スタ４２および電源確定情報レジスタ４３の内容の論理
積演算を行って、その結果をオンライン情報として装置
Ａ０ないしＡ２のインタフェースに送る。

【００１０】

【発明が解決しようとする課題】１つの装置Ａに障害が
発生し、構成制御情報、即ち接続情報を変更したい場
合、サービスプロセッサは、正常な他の装置Ａの全ての
運転を一時的に停止させ、その後に構成制御情報レジス
タ４２の該当する変更すべき装置Ａのビット（接続情
報）をオフにして当該装置Ａのインタフェースに送って
接続を変更し、停止していたシステムの運転を再開させ
ていた。このため、装置Ａの台数が多くなって大規模シ
ステムになった場合、装置Ｂを１枚の基板で構成できず
複数の基板で構成せざるを得ず、複数の基板で構成した
際、以下の問題が装置Ｂ内で生じる。

【００１１】（１） １つの装置Ａに障害などが発生
し、構成制御情報、即ち接続情報を変更する場合、サー
ビスプロセッサが正常な他の装置Ａの運転を全て停止さ
せ、構成制御情報を変更した後、運転を再開していたの
では、装置Ａの台数が多いためにサービスプロセッサの
負担が重くなると共に、変更のための処理時間が長時間
必要となったり、システム停止時間が多くなったりして
しまう。

【００１２】（２） また、例えば装置Ａ０から装置Ａ
１へのデータ転送中に装置Ａ０の瞬断などの電源異常が
発生した場合、各基板内の装置Ａ０の電源確定情報が一
時的にオフになるが、オフになるタイミングが各基板で
異なると、装置Ａ０あるいは装置Ａ１において、エラー
が発生してしまうことがある。詳述すれば、サービスプ
ロセッサと装置Ｂ内のデータの授受の部分はサービスプ
ロセッサの低速のＳＶＰクロックに同期して処理を行っ
ており、各基板内に異なるバラツキがあっても特に問題
はなく同一データの授受をすることができる。しかし、
各基板内の異なるバラツキによってそのインタフェース
の動作のタイミングがそれぞれ基板内で若干異なってく
る。これにより、各基板内の装置Ａ０の電源確定情報の
変化するタイミングが異なってくると、各基板内の装置
Ａ０あるいはＡ１のインタフェースの電源異常時におけ
る動作が異なるため、装置Ａ０あるいＡ１でエラーが発
生してしまうことがある。これを解決するために複数の
基板で内部のシステムクロックに同期して電源確定情報
などを一斉に設定することが望まれている。

【００１３】本発明は、サービスプロセッサから送られ
てきた構成制御情報および電源確定情報を各基板内で一
旦保持し、これら保持した情報を同期設定信号に同期し
て一斉に設定して各装置のインタフェースに送出し、構
成制御情報などの変更処理時間を非常に短く、システム
停止時間を無くし、かつ複数の基板におけるタイミング
ずれによるエラー発生を無くすことを目的としている。

【００１４】

【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。図１において、構成制御
情報レジスタ２は、サービスプロセッサから送られてき
た１ないし複数ビットの構成制御情報を、ＳＶＰクロッ
クに同期して設定するレジスタである。

【００１５】電源確定情報レジスタ３は、サービスプロ
セッサから送られてきた１ないし複数ビットの電源確定
情報を、ＳＶＰクロックに同期して設定するレジスタで
ある。

【００１６】構成制御情報コピーレジスタ５は、構成制
御情報レジスタ２に設定された構成制御情報をコピーす
るレジスタである。電源確定情報コピーレジスタ６は、
電源確定情報レジスタ３に設定された電源確定情報をコ
ピーするレジスタである。

【００１７】同期設定信号作成部４は、構成制御情報レ
ジスタ２および電源確定情報レジスタ３にサービスプロ
セッサから送られてきた情報の設定を完了したときに、
システムクロックに同期してこれら情報を構成制御情報
コピーレジスタ５および電源確定情報コピーレジスタ６
にコピーする同期設定信号を作成するものである。

【００１８】

【作用】本発明は、図１に示すように、各基板上でＳＶ
Ｐクロックに同期してサービスプロセッサから送くられ
てきた構成制御情報および電源確定情報を構成制御情報
レジスタ２および電源確定情報レジスタ３に順次設定
し、設定が完了したときに同期設定信号作成部４がシス
テムクロックに同期して同期設定信号を作成し、これを
もとに各基板上で構成制御情報レジスタ２および電源確
定情報レジスタ３に設定されている情報を、構成制御情
報コピーレジスタ５および電源確定情報コピーレジスタ
６に一斉にコピーし、これらコピーした後の両者の情報
をもとに生成したオンライン情報を各装置のインタフェ
ースにそれぞれ送出するようにしている。

【００１９】従って、サービスプロセッサから送られて
きた構成制御情報および電源確定情報を各基板内で一旦
保持し、これら保持した情報をシステムクロックを使用
して作成した同期設定信号に同期して一斉に構成制御情
報コピーレジスタ５および電源確定情報コピーレジスタ
６にコピーし、これをもとに生成したオンライン情報を
各装置のインタフェースに送出することにより、構成制
御情報などの変更処理時間を非常に短くしたり、システ
ム停止時間を無くしたり、かつ複数の基板におけるタイ
ミングずれによるエラー発生を無くしたりすることが可
能となる。

【００２０】

【実施例】次に、図１から図４を用いて本発明の実施例
の構成および動作を順次詳細に説明する。

【００２１】図１は、本発明の１実施例構成図を示す。
図１において、装置Ｂは、複数の基板で構成したもので
あって、サービスプロセッサから１ビットないし複数ビ
ットの構成制御情報および電源確定情報を受け取り、こ
れを該当する装置Ａ０ないしＡｎのインタフェースに送
出するものであり、カウンタ１、構成制御情報レジスタ
２、電源確定情報レジスタ３、同期設定信号作成部４、
構成制御情報コピーレジスタ５、電源確定情報コピーレ
ジスタ６、およびオンライン情報生成部７などから構成
されるものである。ここで、同期設定信号作成部４は、
装置Ｂのいずれかの基板にのみ設けてこれをマスタとし
て同期設定信号を作成し、装置Ｂの他の基板をスレーブ
としてこの同期設定信号を通知し、同期して構成制御情
報レジスタ２および電源確定情報レジスタ３に設定され
ている情報を、構成制御情報コピーレジスタ５および電
源確定情報コピーレジスタ６に一斉にコピーするように
している。

【００２２】カウンタ１は、有効信号がオン状態である
時、ＳＶＰ（サービスプロセッサ）クロックに同期して
カウントし、サービスプロセッサから１ビットバスを介
して送られてくる構成制御情報および電源確定情報を、
構成制御情報レジスタ２および電源確定情報レジスタ３
の該当位置に格納するためのアドレスを示すものであ
る。

【００２３】構成制御情報レジスタ２は、サービスプロ
セッサから１ビットバスを介して送られてきた構成制御
情報を、ＳＶＰクロックに同期して設定するレジスタで
ある。

【００２４】電源確定情報レジスタ３は、サービスプロ
セッサから１ビットバスを介して送られてきた電源確定
情報を、ＳＶＰクロックに同期して設定するレジスタで
ある。

【００２５】同期設定信号作成部４は、構成制御情報レ
ジスタ２および電源確定情報レジスタ３に情報の設定を
完了したときに、構成制御情報および電源確定情報を一
斉にシステムクロックに同期して構成制御情報コピーレ
ジスタ５および電源確定情報コピーレジスタ６にコピー
するための同期設定信号を作成するものである。

【００２６】構成制御情報コピーレジスタ５は、構成制
御情報レジスタ２から同期設定信号に同期して、構成制
御情報をコピーするレジスタである。電源確定情報コピ
ーレジスタ６は、電源確定情報レジスタ３から同期設定
信号に同期して、電源確定情報をコピーするレジスタで
ある。

【００２７】オンライン情報生成部７は、オンライン情
報を生成するものであって、構成制御情報コピーレジス
タ５と電源確定情報コピーレジスタ６との情報をビット
対応で論理積演算してその結果をオンライン情報として
生成するものである。この生成したオンライン情報は、
各装置Ａ０ないしＡｎのインタフェースに送出される。

【００２８】次に、図１の構成の動作を説明する。 （１） 有効信号がインアクティブのときにＳＶＰクロ
ックに同期してカウンタ１を０クリアする。

【００２９】（２） サービスプロセッサが有効信号を
アクティブにした状態で、構成制御情報および電源確定
情報を１ビットバスにそれぞれ送出したことに対応し
て、構成制御情報および電源確定情報を構成制御情報レ
ジスタ２および電源確定情報レジスタ３にＳＶＰクロッ
クに同期して格納する。そして、カウンタ１を＋１す
る。

【００３０】（３） 同様に、（２）を繰り返し行い、
構成制御情報および電源確定情報の所定ビットが格納さ
れるまで繰り返し行う。 （４） 構成制御情報および電源確定情報を所定ビット
分、構成制御情報レジスタ２および電源確定情報レジス
タ３に格納した後、同期設定信号作成部４がシステムク
ロックに同期した同期設定信号を作成する。そして、こ
の同期設定信号を装置Ｂの他の基板に通知し、当該同期
設定信号で一斉に、構成制御情報レジスタ２および電源
確定情報レジスタ３に設定されている構成制御情報およ
び電源確定情報を、構成制御情報コピーレジスタ５およ
び電源確定情報コピーレジスタ６にコピーし、これら両
者の情報をオンライン情報生成部７によって論理積演算
をビット対応で行い、その結果をオンライン情報として
該当する装置Ａ０ないしＡｎのインタフェースに送出す
る。

【００３１】以上によって、ＳＶＰクロックに同期して
サービスプロセッサから１ビットバスを介して送られて
きた構成制御情報および電源確定情報を構成制御情報レ
ジスタ２および電源確定情報レジスタ３に設定し、構成
制御情報および電源確定情報の設定を完了したときに、
システムクロックに同期した同期設定信号を作成してこ
れに同期して構成制御情報レジスタ２および電源確定情
報レジスタ３の情報を構成制御情報コピーレジスタ５お
よび電源確定情報コピーレジスタ６に一斉にコピーし、
これら両者の情報の論理積演算をビット対応で行い、そ
の結果をオンライン情報として装置Ａ０ないしＡｎのイ
ンタフェースに送出するようにしている。これにより、
構成制御情報などを変更する際の処理時間を非常に短く
したり、システムを停止させる時間を殆ど無くしたり、
かつ複数の基板におけるタイミングズレによるエラー発
生を無くしたりすることが可能となる。

【００３２】図２は、本発明のシステム構成図を示す。
これは、サービスプロセッサから１ビットないし複数ビ
ットバスを介して構成制御情報および電源確定情報を装
置Ｂに送出する。装置Ｂは受け取った構成制御情報およ
び電源確定情報を論理積演算した結果をオンライン情報
として該当する装置Ａ０ないしＡｎのインタフェースに
送り、構成を設定したり、変更したりする。ここで、装
置Ｂは、基板ＩＤ０、ＩＤ１・・・ＩＤｎの複数から構
成されている。各基板ＩＤ０ないしＩＤｎは、図１の装
置Ｂの構成を持ち、同期設定信号作成部４を持った基板
がマスタ基板であり、持たない他の基板がスレーブ基板
である。

【００３３】図３は、本発明の具体例説明図を示す。こ
れは、図１の構成の具体例である。図３において、サー
ビスプロセッサ８は、各種サービスを提供するものであ
って、ここでは、ＳＶＰクロックに同期して、１ビット
バスを介して構成制御情報および電源確定情報を装置Ｂ
に送るものである。

【００３４】１は、図１のカウンタ１であり、有効信号
がオン状態である時、ＳＶＰクロックに同期してカウン
トするものである。２は、図１の構成制御情報レジスタ
２であって、１ビットバスを介してサービスプロセッサ
８から送られてきた構成制御情報を格納するものであ
る。

【００３５】３は、図１の電源確定情報レジスタ３であ
って、１ビットバスを介してサービスプロセッサ８から
送られてきた電源確定情報を格納するものである。４１
は、図１の同期設定信号作成部４に対応するものであっ
て、システムクロックに同期した同期設定信号を作成す
る同期回路である。

【００３６】５は、図１の構成制御情報コピーレジスタ
５であって、同期設定信号に同期して構成制御情報レジ
スタ２に格納されている構成制御情報をコピーするもの
である。

【００３７】６は、図１の電源確定情報コピーレジスタ
６であって、同期設定信号に同期して電源確定情報レジ
スタ３に格納されている電源確定情報をコピーするもの
である。

【００３８】７１は、図１のオンライン情報生成部７に
対応するものであって、構成制御情報コピーレジスタ５
および電源確定情報コピーレジスタ６にコピーされた構
成制御情報と電源確定情報とをビット対応で論理積演算
を行う論理積回路である。

【００３９】次に、図４のタイムチャートを用いて図３
の構成の動作を詳細に説明する。図４において、は、
有効信号がインアクティブであって、ＳＶＰクロックの
立ち下がりでカウンタ１を０クリアする。

【００４０】は、有効信号がアクティブであって、Ｓ
ＶＰクロックの立ち上がりで構成制御情報および電源確
定情報をそれぞれ、構成制御情報レジスタ２および電源
確定情報レジスタ３に格納する。

【００４１】は、有効信号がアクティブであって、Ｓ
ＶＰクロックの立ち下がりでカウンタ１を＋１し、
“１”にする。これにより、次の構成制御情報および電
源確定情報を、構成制御情報レジスタ２および電源確定
情報レジスタ３に格納する位置“１”となる。

【００４２】以下同様に、を繰り返し行い、例えば
１ビットづつ８回行って１バイト分の構成制御情報およ
び電源確定情報を構成制御情報レジスタ２および電源確
定情報レジスタ３に格納する。

【００４３】は、構成制御情報および電源確定情報を
１ビットづつ所定ビット分（例えば８ビット分）、構成
制御情報レジスタ２および電源確定情報レジスタ３に設
定を完了し、有効信号がインアクティブとなったので、
ＳＶＰクロックの立ち上がりで、同期回路４１がシステ
ムクロックに同期した同期設定信号を作成する。ここ
で、同期設定信号は、の有効信号がインアクティブ
でＳＶＰクロックの立ち上がり時点で発生した設定信号
を、システムクロックを使用する３段のＦＦ（フリップ
フロップ）に送り、右下に示すようなシステムクロック
の１サイクル分に対応した信号として作成する。ここ
で、ＳＶＰクロックは例えば３００ｎｓであり、システ
ムクロックは２０ｎｓの周期である。

【００４４】は、同期設定信号をもとに、構成制御
情報レジスタ２および電源確定情報レジスタ３に格納さ
れている構成制御情報および電源確定情報を読み出し、
構成制御情報コピーレジスタ５および電源確定情報コピ
ーレジスタ６にコピー（設定）する。そして、これら構
成制御情報コピーレジスタ５および電源確定情報コピー
レジスタ６にそれぞれ設定された構成制御情報と電源確
定情報とをビット対応で論理積演算を行い、その結果を
オンライン情報として該当する装置Ａ０ないしＡｎのイ
ンタフェースに送出する。

【００４５】尚、で同期設定信号は、装置Ｂのマスタ
の基板のみにあり、装置Ｂの他のスレーブ基板はマスタ
から当該同期設定信号の通知を受け、これをもとに一斉
にコピーする。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
サービスプロセッサから送られてきた構成制御情報およ
び電源確定情報を各基板内で一旦保持し、これら保持し
た情報をシステムクロックを使用して作成した同期設定
信号に同期して一斉に構成制御情報コピーレジスタ５お
よび電源確定情報レジスタ６にコピーし、これをもとに
生成したオンライン情報を各装置のインタフェースに送
出する構成を採用しているため、構成制御情報などの変
更処理時間を非常に短くしたり、システム停止時間を無
くしたり、かつ複数の基板におけるタイミングズレによ
るエラー発生を無くしたりすることができる。詳述すれ
ば、 （１） サービスプロセッサは、構成制御情報を変更す
る際に、単純に変更後の構成制御情報を装置Ｂに向けて
発行するのみでよく、これを受けて装置Ｂがシステムク
ロックを使用して作成した同期設定信号に同期して、同
時に変更後の構成制御情報を設定するため、変更処理時
間が非常に短くなる。

【００４７】（２） また、この変更処理は、システム
の運用中に行ってもよいため、従来のようにシステムを
一時的に停止させる必要がなく、システム停止時間がな
くなる。

【００４８】（３） 例えば装置Ａ０から装置Ａ１への
データ転送中に装置Ａ０の瞬断などが発生しても、装置
Ｂの全てがシステムクロックを使用して作成した同期設
定信号に同期して、装置Ａ０の電源確定情報を同時にオ
フにするため、装置Ａ０およびＡ１のインタフェースの
動作タイミングが誤ることがなくなり、従って、装置Ａ
０およびＡ１においてタイミングずれによるエラー発生
などがなくなる。

【図面の簡単な説明】

【図１】本発明の１実施例構成図である。

【図２】本発明のシステム構成図である。

【図３】本発明の具体例構成図である。

【図４】図３の構成のタイムチャートである。

【図５】従来例のシステム構成図である。

【図６】従来例の構成図である。

【図７】従来例のタイムチャートである。

【符号の説明】

１：カウンタ ２：構成制御情報レジスタ ３：電源確定情報レジスタ ４：同期設定信号作成部 ４１：同期回路 ５：構成制御情報コピーレジスタ ６：電源確定情報コピーレジスタ ７：オンライン情報生成部 ７１：論理積回路 ８：サービスプロセッサ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 データ処理を行う情報処理装置のオンラ
   イン情報制御方式において、 サービスプロセッサから送られてきた１ないし複数ビッ
   トの構成制御情報を、ＳＶＰクロックに同期して設定す
   る構成制御情報レジスタ（２）と、 サービスプロセッサから送られてきた１ないし複数ビッ
   トの電源確定情報を、ＳＶＰクロックに同期して設定す
   る電源確定情報レジスタ（３）と、 構成制御情報レジスタ（２）に設定された構成制御情報
   をコピーする構成制御情報コピーレジスタ（５）と、 電源確定情報レジスタ（３）に設定された電源確定情報
   をコピーする電源確定情報コピーレジスタ（６）とを各
   基板上にぞれぞれ設けると共に、 いずれかの基板上に上記構成制御情報レジスタ（２）お
   よび電源確定情報レジスタ（３）に情報の設定を完了し
   たときに、システムクロックに同期してこれらの情報を
   上記構成制御情報コピーレジスタ（５）および電源確定
   情報コピーレジスタ（６）にコピーする同期設定信号を
   作成する同期設定信号作成部（４）とを備え、 各基板上でＳＶＰクロックに同期してサービスプロセッ
   サから送くられてきた構成制御情報および電源確定情報
   を上記構成制御情報レジスタ（２）および電源確定情報
   レジスタ（３）に順次設定し、設定が完了したときに上
   記同期設定信号作成部（４）がシステムクロックに同期
   して作成した同期設定信号をもとに各基板上で構成制御
   情報レジスタ（２）および電源確定情報レジスタ（３）
   に設定されている情報を、構成制御情報コピーレジスタ
   （５）および電源確定情報コピーレジスタ（６）に一斉
   にコピーし、これらコピーした後の両者の情報をもとに
   生成したオンライン情報を各装置のインタフェースにそ
   れぞれ送出するように構成したことを特徴とするオンラ
   イン情報制御方式。