JPH03232040A

JPH03232040A - データ処理装置

Info

Publication number: JPH03232040A
Application number: JP2027228A
Authority: JP
Inventors: Kazuji Okawa; 大川　和司
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-02-08
Filing date: 1990-02-08
Publication date: 1991-10-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、複数の入出力装置を入出力バスを介して中央
処理装置に接続してなるデータ処理装置に関し、特に障
害に係る入出力装置に対し的確な処理を行なえるデータ
処理装置に関する。

（従来の技術）従来、この種の装置において、入出力装置又は中央処理
装置により検出された入出力装置のインタフェースの障
害に対する処理は、入出力バス自身の通信機能により実
現されていた。

即ち入出力装置のインタフェースに障害が起きた場合に
、入出力バスを通じて、中央処理装置から各入出力装置
に対して状態情報の読出しく障害状態のチエツクのため
である。）、選択的リセット（初期化）指示（初期化し
てみて障害が本当に起きているかをチエツクするためで
ある。）、入出力バスからの切り離し指示（障害のある
入出力装置の切り離しのためである。）等の制御が行な
われていた。

（発明が解決しようとする課題）しかしながら、上述した従来のデータ処理装置では、入
出力装置のインタフェース部分に発生する障害に対して
は、その通信機能が保証されず、次に示すような問題が
あった。

（１）入出力装置に障害が発生すると、障害に係る入出
力装置の装置番号自体に誤りが生じたりするので、複数
の入出力装置のうちより障害箇所の入出力装置の切り分
けが離しい。

（２）入出力装置に障害が発生すると、障害に係る入出
力装置の装置番号自体に誤りが生じたり、又は、障害に
係る入出力装置が中央処理装置より選択的リセット指示
信号を受けても自分自身のインタフェースに問題がある
と選択的リセット指示信号が装置内制御部に伝わらずリ
セットもかけられないことにより、障害に係る入出力装
置の選択的リセットができない。

（３）上記（２）の理由から、障害に係る入出力装置の
切り離しができない。

このような問題があるため、障害が発生してから復旧す
るまでに多くの時間がかかり、更に障害が波及する恐れ
があった。

そこで、本発明の目的は、入出力装置のインタフェース
部分に障害が発生した場合でも、障害箇所の切り分けを
容易にし、障害に係る入出力装置の選択的リセット及び
切り離しを可能とし、もって障害が発生してから復旧す
るまでの時間を短縮することができ、かつその入出力装
置の障害がシステムに波及することを防止できるように
したデータ処理装置を提供することにある。

（課題を解決するための手段）本発明は、複数の入出力装置が入出力バスを介して中央
処理装置に接続されてなるデータ処理装置において、前
記中央処理装置は、前記入出力装置の数に相当するサイ
クル数を１周期とするタイミング信号を送出する第１の
制御回路を有し、前記各入出力装置は、各々、前記第１
の制御回路からのタイミング信号と自装置番号とにより
自装置識別信号を作成し、この自装置識別信号のタイミ
ングにて、自装置の制御部からの状態情報を前記中央処
理装置へ送出したり、前記中央処理装置からの自装置に
対する選択的リセット指示や前記入出力バスからの切り
離し指示をとらえ自装置の制御部に送出する第２の制御
回路を有し、前記中央処理装置と前記第２の制御回路間
の信号線として専用線を別に設けてなるものである。

（作用）中央処理装置に設けた第１の制御回路は、入出力装置の
数に相当するサイクル数を１周期とするタイミング信号
を各入出力装置に送出する。各入出力装置に設けた第２
の制御回路は、第１の制御回路からのタイミング信号と
自装置番号とにより自装置識別信号を作成し、この自装
置識別信号のタイミングにて、自装置の制御部からの状
態情報を中央処理装置へ送出する。また第２の制御回路
は、自装置識別信号のタイミングにて、中央処理装置か
らの自装置に対する選択的リセット指示や入出力バスか
らの切り離し指示をとらえ、自装置の制御部に送出する
。自装置の制御部は、これらの選択的リセット指示や入
出力バスからの切り離し指示を的確に受けることができ
、的確に自装置の選択的リセット（初期化）や自装置の
入出力バスからの切り離しができる。

（実施例）次に本発明の実施例につき図面を用いて説明する。

第１図は本発明によるデータ処理装置の一実施例を示す
概略構成図である。

同図において、中央処理装置（以下、ＣＰＵという。）
１とｎ個の入出力装置（以下、工０という。）２が入出
力バス３と本発明に係るタイミング信号（ＳＹＮＣ）線
４．状態情報通知信号（ＭＳＴＳ）線５、選択的リセッ
ト指示信号（Ｓ（：ＬＲ）線６及び切り離し指示信号（
ＩＳＬＴ）線７を介して接続されている。また、ＣＰＴ
ＪＩ内には、本発明に係る制御回路１０が設けられてお
り、各ＩＯ２には本発明に係る制御回路２０が設けられ
ている。ＣＰＵ　ｌ内には制御回路１０以外に全体の制
御を行なう制御部が設けられている。また、ＩＯ２内に
は、装置内制御部３６が設けられている。また各ＩＯ２
には、装置番号が図示の如く１〜ｎまで割当てられてい
る。

第２図は第１図の具体的実施例を示す構成図であって、
同図においては、ＣＰＵ１と装置番号ｉ（ｉ　＝　１　
、２．　・・・、　ｎ）の任意のＩＯ２との関係が示さ
れている。第３図は、ＣＰＵ１と１０２間のバス上の信
号のタイムチャートであり、タイミング信号（ＳＹＮＣ
）による１周期ｎサイクルのうち、ＩＯ２の装置番号に
該当するサイクルが各ＩＯ２に割当てられたサイクルで
ある。

ＣＰＵ　１に設けた制御回路１０は、タイミング発生回
路１１、シリアル−パラレル（以下、Ｓ／Ｐという。）
変換回路１２及びパラレル−シリアル（以下、Ｐ／Ｓと
いう。）変換回路１３．１４より構成されている。ここ
で、タイミング発生回路１１は、バス３に接続されたＩ
Ｏ２の数（ｎ個）に相当するサイクル数（ｎサイクル）
を１周期とする第ｐ図（ｂ）に示すようなタイミング信
号（ＳＹＮＣ）をバス３を介して各ＩＯ２へ送出するも
のである。Ｓ／Ｐ変換回路１２は、ＩＯ２からの第３図
（ｃ）に示すようなシリアル信号（ＭＳＴＳ）を受信し
、パラレル信号として保持するレジスタである。Ｐ／Ｓ
変換回路１３．１４はＣＰＵ１の制御部により書込まれ
たデータを保持すると共に、シリアル信号（第３図（ｄ
）、（ｅ）に示すような５ＣＬＲ，ｌ５ＬＴ）に変換し
、ＩＯ２へ送出するものである。

また、各ＩＯ２に設けた制御回路２０は、タイミング生
成回路２１、バスへの出力バッファ２２、バスからの入
力バッファ２３，２４、アンドゲート２５〜２８、ＪＫ
フリップフロップ２９．３０より構成されている。ここ
で、タイミング生成回路２１は、ＣＰＵ　１のタイミン
グ発生回路１１からバスを介して供給されるタイミング
信号（ＳＹＮＣ）と各ＩＯ２で唯一に決まる装置番号信
号３１により装置識別信号（ＭＴＭＧ）　３２を生成す
るものである。この装置番号信号３１は装置内制御部３
６より送出される。また、装置識別信号３２は、シリア
ルライン上のデータが自装置（装置番号ｉ　（ｉ＝１．
２，３．　・・・、ｎ）のｌ０２）のものであることを
識別するために使用する。このシリアルライン上には、
ｎ個のＩＯ２に対するデータが時分割で送られる。また
、出力バッファ２２は、装置内制御部３６からの状態情
報（ＭＳＴＳ　０ＩＩＴ）３３を、前記装置識別信号（
ＭＴＭＧ）　３２のタイミングでバスへ状態情報通知信
号（ＭＳＴＳ）を送出するものである。また、ＪＫフリ
ップフロップ２９は、ＣＰＵＩからの自装置（装置番号
ｉ　（ｉ＝１゜２．３．・・・、ｎ）のｌ０２）に対す
る選択的リセット指示信号（ＳＣＬＩＩ）の有無を保持
するレジスタであり、出力として装置内制御部３６へ選
択的リセット指示入力信号（ＳＣＬＲＩＮ）を通知する
ものである。また、ＪＫフリップフロップ３０は、ＣＰ
Ｕ１からの自装置（装置番号ｉ　（ｉ＝１゜２．３．・
・・、ｎ）のｌ０２）に対する切り離し指示信号（ＩＳ
ＬＴ）の有無を保持するレジスタであり、出力として切
り離し指示入力信号（ＩＳＬＴ　ＩＮ）を装置内制御部
３６へ通知するものである。

なお、タイミング発生回路１１．Ｓ／Ｐ変換回路１２、
Ｐ／Ｓ変換回路１３，１４、タイミング生成回路２１．
ＪＫフリップフロップ２９．３０には、第３図（ａ）に
示すようなタイミングでクロックが供給されるようにな
っている。

次に動作について第４図を用いて説明する。

なお、第４図は、第２図の動作例を示すタイムチャート
であるが、ここでは特に装置番号ｍ（ｉ＝ｍとしたとき
）のＩＯ２のタイムチャートを示しである。

第２図のＩＯ２の装置番号なｍとすると、装置番号ｍの
ＩＯ２において、出力バッファ２２は、各周期のサイク
ルｍのタイミングでＭＴＭＧ３２によりイネーブルされ
ているため（第４図（ａ）。

（ｂ）、（ｄ））、装置番号ｍのＩＯ２のインタフェー
スの障害検出により装置内制御部３６より通知される状
態情報通知出力信号（ＭＳＴＳ　０ＵＴ）が第４図（ｅ
）に示す如くオン（図示の■）すると、状態情報通知信
号（ＭＳＴＳ）が第４図（ｆ）に示す如くオン（周期１
．サイクルｍ）となり、ＣＰＵ１へ当該ｌ０２（装置番
号ｍ）の状態情報が報告される。

ＣＰＵ１の制御部により装置番号ｍのＩＯ２に対する選
択的リセット指示が行なわれると、装置番号ｍのＩＯ２
の選択的リセット指示信号（ＳＣＬＲ）が第４図（ｇ）
に示す如くオン（図示の■）する。これにより、ＪＫフ
リップフロップ２９がセットされ、選択的リセット指示
入力信号５ＣＬＲＩＮが第４図（ｈ）に示す如く、オン
（周期２、サイクルｍ＋１）となる。装置内制御部３６
では、これを受は装置内のリセットが行なわれ、先の状
態情報通知出力信号（ＭＳＴＳ　０ＵＴ）が第４図（ｅ
）に示す如くオフ（図示の■〕となる。状態情報通知信
号（ＭＳＴＳ）は、状態情報通知出力信号（ＭＳＴＳ　
０ｔｌＴ）が第４図（ｅ）に示す如くオフすることによ
り第４図（ｆ）に示す如くオフ（周期３゜サイクルｍ）
になる。ＪＫフリップフロップ２９は、装置番号ｍのＩ
Ｏ２の選択的リセット指示信号（ＳＣＬＲ）が第４図（
ｇ）に示す如くオフ（図示の■）することにより、リセ
ットされ、装置番号ｍのＩＯ２の選択的リセット指示入
力信号（ＳＣＬＲＩＮ）もオフ（周期４．サイクルｍ＋
１）となる。

ＣＰＵ１の制御部により、装置番号ｍのＩＯ２の切り離
し指示が行なわれると、切り離し指示信号（ＩＳＬＴ）
が第４図（ｉ）に示す如くオン（図示の■）する。これ
により、ＪＫフリップフロップ３０がセットされ、切り
離し指示入力信号（ＩＳＬＴ　ＩＮ）が第４図（ｊ）に
示す如くオン（周期４．サイクルｍ＋１）となる。装置
内制御部３６では、これを受け、自装置（装置番号ｍの
ｌ０２）を入出力バス３から切り離す。ＪＫフリップフ
ロップ３０は、切り離し指示信号（ＩＳＬＴ）が第４図
（ｉ）に示す如くオフ（図示の■）することによりリセ
ットされ、切り離し指示入力信号（ＩＳＬＴ　ＩＮ）も
第４図（ｊ）に示す如くオフ（周期６、サイクルｍ＋１
）となる。

以上の説明から判かるように、本発明ではＣＰＵ　１と
各ＩＯ２間に工０２の状態情報通知線５、選択的リセッ
ト指示線６．入出力バスからの切り離し指示線７及びタ
イミング信号線４を持ち、ＣＰＵ　１及び各ＩＯ２に夫
々本信号線４〜７（専用線）に接続された制御回路１０
（本発明の第１の制御回路）及び制御回路２０（本発明
の第２の制御回路）を設けたので、１０２のインタフェ
ース部分に障害が発生した場合でも、そのＩＯ２の状態
情報をＩＯ２の装置内制御部３６から制御回路２０．状
態情報通知線５を介してＣＰＵ　１の制御回路１０へ送
出できる。また、ＣＰＵ　１の制御回路１０からの選択
的リセット指示や入出力バスからの切り離し指示は、選
択的リセット指示線６．入出力バスからの切り離し指示
線７．該当するＩＯ２の制御回路２０を介してそのＩＯ
２内の装置内制御部３６へ供給される。

従って、ＩＯ２の状態情報の読出し９選択的リセット指
示（障害に係るＩＯの選択的リセット）及び入出力バス
からの切り離し指示（入出力バスからの障害に係るＩＯ
２の切り離し）を的確に行なうことができるため、障害
箇所の切り分けが容易となり、障害の発生から復旧する
までの時間を従来に比べ短縮することができる。更に、
１個のＩＯ２の障害がシステムへ波及することを防止で
きる。

本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で種々の応用及び変形が考えられる。

（発明の効果）上述したように本発明を用いれば、入出力装置のインタ
フェース部分に障害が発生した場合でも、その入出力装
置の状態情報の読出し、選択的リセット指示（障害に係
る入出力装置の選択的リセット（初期化））及び入出力
バスからの切り離し指示（入出力バスからの障害に係る
入出力装置の切り離し）を的確に行なうことができるた
め、障害箇所の切り分けが容易となり、従って障害の発
生から復旧するまでの時間を従来に比べ短縮することが
でき、−人力装置の障害がシステムへ波及することを防
止することができるなどの効果を奏する。

【図面の簡単な説明】第１図は本発明によるデータ処理装置の一実施例を示す
概略構成図、第２図は第１図の具体的実施例を示す構成
図、第３図はＣＰＵ１とＩＯ２間のバス上の信号のタイ
ムチャート、第４図は第２図の動作例を示すタイムチャ
ートである。１・・・中央処理装置（ＣＰＵ）、２・・・入出力装置（１０）、３・・・入出力バス、４
・・・タイミング信号線、５・・・状態情報通知線、６
・・・選択的リセット指示線、７・・・切り離し指示線、１０．２０・・・制御回路、
３６・・・装置内制御部。

Claims

【特許請求の範囲】複数の入出力装置が入出力バスを介して中央処理装置に
接続されてなるデータ処理装置において、前記中央処理装置は、前記入出力装置の数に相当するサイクル数を１周期とす
るタイミング信号を送出する第１の制御回路を有し、前記各入出力装置は、各々、前記第１の制御回路からのタイミング信号と自装置番号
とにより自装置識別信号を作成し、この自装置識別信号
のタイミングにて、自装置の制御部からの状態情報を前
記中央処理装置へ送出したり、前記中央処理装置からの
自装置に対する選択的リセット指示や前記入出力バスか
らの切り離し指示をとらえ自装置の制御部に送出する第
２の制御回路を有し、前記中央処理装置と前記第２の制
御回路間の信号線として専用線を別に設けたことを特徴
とするデータ処理装置。