JP3361919B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、２つのＣＰＵで同
一のシーケンスプログラムを実行し、その実行結果を用
いて冗長化した信頼度の高い制御を行うプログラマブル
コントローラに関する。
一のシーケンスプログラムを実行し、その実行結果を用
いて冗長化した信頼度の高い制御を行うプログラマブル
コントローラに関する。
【０００２】
【従来の技術】プログラマブルコントローラ（以下ＰＣ
と記す）は、各種プラント制御機器や交通・車両システ
ムのシーケンス制御に広く利用されている。また、その
制御出力の信頼度が要求される場合、図５に示すよう
に、シーケンスプログラムを処理する２台のＣＰＵ 1a,
1bを設置し、その演算結果Ａ1 、Ａ2 を一致検出回路 2
で比較して演算結果のデータの正当性を確認した後に一
本のバス5a〜5cを介して出力回路 7を備えた入出力回路
（以下Ｉ／Ｏと記す） 4a,4bへ伝達する。或いはバス5a
〜5cを二重化すると共に一致検出回路 2をＩ／Ｏ 4a,4b
側に設け、演算結果Ａ1 、Ａ2 をそのままＩ／Ｏ 4a,4b
へ伝達し、Ｉ／Ｏ 4a,4b側でデータの正当性を判定する
ようにして、冗長化した信頼度の高い制御が行われる。
と記す）は、各種プラント制御機器や交通・車両システ
ムのシーケンス制御に広く利用されている。また、その
制御出力の信頼度が要求される場合、図５に示すよう
に、シーケンスプログラムを処理する２台のＣＰＵ 1a,
1bを設置し、その演算結果Ａ1 、Ａ2 を一致検出回路 2
で比較して演算結果のデータの正当性を確認した後に一
本のバス5a〜5cを介して出力回路 7を備えた入出力回路
（以下Ｉ／Ｏと記す） 4a,4bへ伝達する。或いはバス5a
〜5cを二重化すると共に一致検出回路 2をＩ／Ｏ 4a,4b
側に設け、演算結果Ａ1 、Ａ2 をそのままＩ／Ｏ 4a,4b
へ伝達し、Ｉ／Ｏ 4a,4b側でデータの正当性を判定する
ようにして、冗長化した信頼度の高い制御が行われる。
【０００３】複数台のＣＰＵの同一シーケンスプログラ
ムの演算結果は、正常であれば同一の結果となり、異常
であればそれぞれ異なった結果となり、それらの値を比
較することによりデータの正当性を判定することができ
る。一方、ＰＣはその規模に応じて数百点から数千点の
出力回路 7を備えているため、１つのユニットで全ての
Ｉ／Ｏを収めることは難しく、通常はＣＰＵを搭載した
基本ユニット100 とＩ／Ｏのみを収めた複数台の拡張ユ
ニット101 に別けて構成される。
ムの演算結果は、正常であれば同一の結果となり、異常
であればそれぞれ異なった結果となり、それらの値を比
較することによりデータの正当性を判定することができ
る。一方、ＰＣはその規模に応じて数百点から数千点の
出力回路 7を備えているため、１つのユニットで全ての
Ｉ／Ｏを収めることは難しく、通常はＣＰＵを搭載した
基本ユニット100 とＩ／Ｏのみを収めた複数台の拡張ユ
ニット101 に別けて構成される。
【０００４】図５に示す従来の例では、２台のＣＰＵ 1
a,1bが演算した結果を一致検出回路2にて比較し、一致
していればバス5a〜5cを介して各Ｉ／Ｏ 4a,4bへデータ
を出力する方法がとられている。従って、Ｉ／Ｏ 4a,4b
へ伝達するまでのバス5a〜5cは一本のバスで行われてい
る。また、別の例としては、ユニットＩ／Ｆ 3a,3bまで
のバス 5a,5cを複数本化し、ユニットＩ／Ｆ 3a,3bでデ
ータの正当性を判定する方法がとられている。
a,1bが演算した結果を一致検出回路2にて比較し、一致
していればバス5a〜5cを介して各Ｉ／Ｏ 4a,4bへデータ
を出力する方法がとられている。従って、Ｉ／Ｏ 4a,4b
へ伝達するまでのバス5a〜5cは一本のバスで行われてい
る。また、別の例としては、ユニットＩ／Ｆ 3a,3bまで
のバス 5a,5cを複数本化し、ユニットＩ／Ｆ 3a,3bでデ
ータの正当性を判定する方法がとられている。
【０００５】
【発明が解決しようとする課題】しかし、従来の方法で
は、ＣＰＵ 1a,1bが演算した結果をＩ／Ｏ 4a,4bに取り
込む場合、ノイズやＰＣ自体の部品の信頼性に依存する
割合が高く、如何に正確にＩ／Ｏ 4a,4bへデータを出力
するかが課題となっている。ＣＰＵ 1a,1bが存在する基
本ユニット100 内ではデータの正当性は補償されるが、
一致検出回路 2以降の伝達路では１つのバス5a〜5cによ
りデータを伝送しているためＩ／Ｏ 4a,4bにおけるデー
タの正当性は必ずしも補償されない。
は、ＣＰＵ 1a,1bが演算した結果をＩ／Ｏ 4a,4bに取り
込む場合、ノイズやＰＣ自体の部品の信頼性に依存する
割合が高く、如何に正確にＩ／Ｏ 4a,4bへデータを出力
するかが課題となっている。ＣＰＵ 1a,1bが存在する基
本ユニット100 内ではデータの正当性は補償されるが、
一致検出回路 2以降の伝達路では１つのバス5a〜5cによ
りデータを伝送しているためＩ／Ｏ 4a,4bにおけるデー
タの正当性は必ずしも補償されない。
【０００６】一方、ユニットＩ／Ｆ 3a,3bまでバスを二
重化した場合は基本ユニット100 、拡張ユニット101 間
または拡張ユニット101 間を渡るケーブルの本数が増大
する欠点がある。また、Ｉ／Ｏ 4a,4bまで二重化した場
合は更にＩ／Ｏ 4a,4bの信号本数が増大し、製品コスト
やスペース効率が低下するという問題が生じる。
重化した場合は基本ユニット100 、拡張ユニット101 間
または拡張ユニット101 間を渡るケーブルの本数が増大
する欠点がある。また、Ｉ／Ｏ 4a,4bまで二重化した場
合は更にＩ／Ｏ 4a,4bの信号本数が増大し、製品コスト
やスペース効率が低下するという問題が生じる。
【０００７】本発明は上述した問題を解決するためにな
されたもので、その目的とするところは、２台のＣＰＵ
の演算データを一本のバスでＩ／Ｏに伝達すると共に、
各Ｉ／Ｏ側に演算データの判定機能を設け、データの正
当性の判定と判定機能のチェックを同時に行ない、信頼
性の高いデータをＩ／Ｏに伝達するプログラマブルコン
トローラを提供することにある。
されたもので、その目的とするところは、２台のＣＰＵ
の演算データを一本のバスでＩ／Ｏに伝達すると共に、
各Ｉ／Ｏ側に演算データの判定機能を設け、データの正
当性の判定と判定機能のチェックを同時に行ない、信頼
性の高いデータをＩ／Ｏに伝達するプログラマブルコン
トローラを提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のプログラマブルコントローラでは、同じシ
ーケンスプログラムを実行しそれぞれデータを出力する
２つのＣＰＵと、出力された２つのデータの内、一方の
データの各ビットの論理値を反転して反転データを生成
し、他方のデータと前記反転データを１つのバスを介し
て入出力部へ送出する調停部を備え、前記入出力部に、
前記他方のデータと前記反転データを比較してデータの
正当性を判定した後、該データを出力部へ転送する判定
部を備える。
に、本発明のプログラマブルコントローラでは、同じシ
ーケンスプログラムを実行しそれぞれデータを出力する
２つのＣＰＵと、出力された２つのデータの内、一方の
データの各ビットの論理値を反転して反転データを生成
し、他方のデータと前記反転データを１つのバスを介し
て入出力部へ送出する調停部を備え、前記入出力部に、
前記他方のデータと前記反転データを比較してデータの
正当性を判定した後、該データを出力部へ転送する判定
部を備える。
【０００９】また、前記判定部は、前記他方のデータと
前記反転データを保持し、保持した２つのデータをビッ
ト毎に同期させて２つのパルス列信号として読み出し、
この２つのパルス列信号を比較することにより、データ
の正当性を判定するデータ判定部で構成する。
前記反転データを保持し、保持した２つのデータをビッ
ト毎に同期させて２つのパルス列信号として読み出し、
この２つのパルス列信号を比較することにより、データ
の正当性を判定するデータ判定部で構成する。
【００１０】また、前記データ判定部は、少なくとも２
ビットの特定データを前記他方のデータ及び前記反転デ
ータと共に保持するデータ保持手段と、保持された２つ
のデータをビット毎に同期させて２つのパルス列信号と
して読み出すマルチプレクサと、この２つのパルス列信
号をビット毎に比較して一致、不一致に応じた判定信号
を出力する演算部を備え、前記判定信号によりデータの
正当性を判定する。
ビットの特定データを前記他方のデータ及び前記反転デ
ータと共に保持するデータ保持手段と、保持された２つ
のデータをビット毎に同期させて２つのパルス列信号と
して読み出すマルチプレクサと、この２つのパルス列信
号をビット毎に比較して一致、不一致に応じた判定信号
を出力する演算部を備え、前記判定信号によりデータの
正当性を判定する。
【００１１】また、前記データ判定部は、中央のビット
が１、左右のビットが０の３ビットのデータが初期設定
され、前記判定信号でシフトされ、前記パルス列信号の
特定ビット以後でシフト方向が切り替えられるシフトレ
ジスタと、このシフトレジスタの中央のビットデータを
監視してデータの正当性を判定する検出部を備えて構成
する。
が１、左右のビットが０の３ビットのデータが初期設定
され、前記判定信号でシフトされ、前記パルス列信号の
特定ビット以後でシフト方向が切り替えられるシフトレ
ジスタと、このシフトレジスタの中央のビットデータを
監視してデータの正当性を判定する検出部を備えて構成
する。
【００１２】また、前記検出部は、前記シフトレジスタ
の中央のビットデータを監視して、順シフトと逆シフト
が同数存在するかを検出してデータの正当性を判定す
る。また、前記検出部は、前記シフトレジスタの中央の
ビットデータを監視して、前記パルス列信号の特定ビッ
ト以前にシフトパルスが発生したことを検出して前記演
算部の演算機能をチェックする。
の中央のビットデータを監視して、順シフトと逆シフト
が同数存在するかを検出してデータの正当性を判定す
る。また、前記検出部は、前記シフトレジスタの中央の
ビットデータを監視して、前記パルス列信号の特定ビッ
ト以前にシフトパルスが発生したことを検出して前記演
算部の演算機能をチェックする。
【００１３】
【発明の実施の形態】本発明のＰＣの実施の形態を図１
に示す。図１において、100 は基本ユニット、101 は拡
張ユニットである。基本ユニット100 は、同じシーケン
スプログラムを実行してそれぞれデータを出力するＣＰ
Ｕ1a,1b と、ＣＰＵ 1a,1bから出力された２つのデータ
の内、一方のデータの各ビットの論理値を反転して反転
データを生成し、他方のデータと反転データを時間差を
持って１つのバス5aを介してＩ／Ｏ4a,4b へ送出する調
停回路20と、内部バス 5a,5bと外部バス5c間を結合する
ユニットＩ／Ｆ3aと、出力回路 7を備えたＩ／Ｏ4aで構
成され、拡張ユニット101 は、外部バス5cと内部バス5b
間を結合するユニットＩ／Ｆ3bと、出力回路 7を備えた
Ｉ／Ｏ4bで構成される。また、Ｉ／Ｏ 4a,4bには、時間
差を持って入力された２つのデータを比較してデータの
正当性を判定した後、該データを出力回路7へ転送する
ためのパルス生成回路30と判定回路40を備えている。な
お、Ｉ／Ｏ4aの内部構成は省略しているが、Ｉ／Ｏ4Bと
同じ構成であり、拡張ユニット101は複数台設置するこ
とができる。
に示す。図１において、100 は基本ユニット、101 は拡
張ユニットである。基本ユニット100 は、同じシーケン
スプログラムを実行してそれぞれデータを出力するＣＰ
Ｕ1a,1b と、ＣＰＵ 1a,1bから出力された２つのデータ
の内、一方のデータの各ビットの論理値を反転して反転
データを生成し、他方のデータと反転データを時間差を
持って１つのバス5aを介してＩ／Ｏ4a,4b へ送出する調
停回路20と、内部バス 5a,5bと外部バス5c間を結合する
ユニットＩ／Ｆ3aと、出力回路 7を備えたＩ／Ｏ4aで構
成され、拡張ユニット101 は、外部バス5cと内部バス5b
間を結合するユニットＩ／Ｆ3bと、出力回路 7を備えた
Ｉ／Ｏ4bで構成される。また、Ｉ／Ｏ 4a,4bには、時間
差を持って入力された２つのデータを比較してデータの
正当性を判定した後、該データを出力回路7へ転送する
ためのパルス生成回路30と判定回路40を備えている。な
お、Ｉ／Ｏ4aの内部構成は省略しているが、Ｉ／Ｏ4Bと
同じ構成であり、拡張ユニット101は複数台設置するこ
とができる。
【００１４】上記構成において、ＣＰＵ1a,1b は、それ
ぞれ同じシーケンスプログラムを実行し、演算結果をそ
れぞれ出力データＡ1 、Ａ2 として求める。調停回路20
は、出力データＡ1 、Ａ2 の転送処理を終了するまでＣ
ＰＵ1a,1b を待ち状態にすると共に、２つのデータＡ1
、Ａ2 の内、一方のデータの各ビットの論理値を反転
して反転データＹに変換し、他方のデータ（以下正転デ
ータＸとする）と反転データＹを時間差を持って１つの
バス5aへ出力し、ユニットＩ／Ｆ3aを介してＩ／Ｏ 4a,
4bへ伝達する。Ｉ／Ｏ 4a,4bは、パルス生成回路30で正
転データＸと反転データＹを保持し、保持した２つのデ
ータをビット毎に同期させて２つのパルス列信号として
読み出し、ビット同士の比較を行い、その判定信号CIN
を出力する。判定回路40はこの判定信号CIN の規則性か
ら、出力データＡ1 、Ａ2 の正当性を判定し、データＡ
1 或いはＡ2 を出力回路 7へ転送する。
ぞれ同じシーケンスプログラムを実行し、演算結果をそ
れぞれ出力データＡ1 、Ａ2 として求める。調停回路20
は、出力データＡ1 、Ａ2 の転送処理を終了するまでＣ
ＰＵ1a,1b を待ち状態にすると共に、２つのデータＡ1
、Ａ2 の内、一方のデータの各ビットの論理値を反転
して反転データＹに変換し、他方のデータ（以下正転デ
ータＸとする）と反転データＹを時間差を持って１つの
バス5aへ出力し、ユニットＩ／Ｆ3aを介してＩ／Ｏ 4a,
4bへ伝達する。Ｉ／Ｏ 4a,4bは、パルス生成回路30で正
転データＸと反転データＹを保持し、保持した２つのデ
ータをビット毎に同期させて２つのパルス列信号として
読み出し、ビット同士の比較を行い、その判定信号CIN
を出力する。判定回路40はこの判定信号CIN の規則性か
ら、出力データＡ1 、Ａ2 の正当性を判定し、データＡ
1 或いはＡ2 を出力回路 7へ転送する。
【００１５】このように構成することにより、信頼性の
高いシーケンス処理結果を出力することができる。図２
は調停回路20の詳細を示した構成図である。ＣＰＵ1a,1
b はそれぞれ非同期に同じシーケンスプログラム命令を
処理する度に出力データＡ1 、Ａ2 とコマンド信号CMD
A,CMDB を出力する。この出力データＡ1 、Ａ2 は複数
のビットで構成されるがその形式は固定的ではない。こ
の場合、正常であればデータＡ1 、Ａ2 は等しくなる
が、故障や外部ノイズ等の影響によりデータＡ1 、Ａ2
は異なる場合も発生する。調停回路20は、いずれか一方
の出力データ（図２では出力データＡ1 ）を反転回路22
で反転して反転データＹとし、コマンド信号CMDA,CMDB
を確認すると制御回路23からＣＰＵ1a,1b に対してウエ
イト信号ACKA,ACKB を出力すると共に、選択回路21に対
して選択信号SEL を出力し、正転データＸ及び反転デー
タＹのいずれか一方のデータを選択してバス5aへ出力す
る。このデータがパルス生成回路30に保持される所定時
間が経過した後、制御回路23は当該ウエイト信号（ACK
A,ACKB のいずれか一方）を停止し、続いて制御回路23
から他方のデータを選択する選択信号SEL を出力して他
方のデータをバス5aへ出力し、このデータがパルス生成
回路30に保持される所定時間が経過した後、他方のウエ
イト信号を停止する。このように、制御回路23はクロッ
クCLK によりＣＰＵ1a,1b の出力データの同期化を行
い、時系列的に正転データＸと反転データＹを内部バス
5aへ出力する。
高いシーケンス処理結果を出力することができる。図２
は調停回路20の詳細を示した構成図である。ＣＰＵ1a,1
b はそれぞれ非同期に同じシーケンスプログラム命令を
処理する度に出力データＡ1 、Ａ2 とコマンド信号CMD
A,CMDB を出力する。この出力データＡ1 、Ａ2 は複数
のビットで構成されるがその形式は固定的ではない。こ
の場合、正常であればデータＡ1 、Ａ2 は等しくなる
が、故障や外部ノイズ等の影響によりデータＡ1 、Ａ2
は異なる場合も発生する。調停回路20は、いずれか一方
の出力データ（図２では出力データＡ1 ）を反転回路22
で反転して反転データＹとし、コマンド信号CMDA,CMDB
を確認すると制御回路23からＣＰＵ1a,1b に対してウエ
イト信号ACKA,ACKB を出力すると共に、選択回路21に対
して選択信号SEL を出力し、正転データＸ及び反転デー
タＹのいずれか一方のデータを選択してバス5aへ出力す
る。このデータがパルス生成回路30に保持される所定時
間が経過した後、制御回路23は当該ウエイト信号（ACK
A,ACKB のいずれか一方）を停止し、続いて制御回路23
から他方のデータを選択する選択信号SEL を出力して他
方のデータをバス5aへ出力し、このデータがパルス生成
回路30に保持される所定時間が経過した後、他方のウエ
イト信号を停止する。このように、制御回路23はクロッ
クCLK によりＣＰＵ1a,1b の出力データの同期化を行
い、時系列的に正転データＸと反転データＹを内部バス
5aへ出力する。
【００１６】図３はＩ／Ｏ 4a,4bにおけるパルス生成回
路30と判定回路40を詳細を示した構成図である。パルス
生成回路30は、固定回路32,35 とデータ保持回路33,36
とマルチプレクサ31,34 とＸＯＲ回路37と制御回路38を
備えて構成される。固定回路32,35 は２ビットの特定デ
ータを正転データＸ、反転データＹと共にマルチプレク
サ31,34へ読み込ませるためのもので、特定データとし
て例えば、固定回路32ではB1ビットが１、B2ビットが
０、固定回路35ではB1ビットが０、B2ビットが０に設定
される。調停回路20から出力された正転データＸと反転
データＹがパリティービットPOと共にパルス生成回路30
に入力され、ＣＰＵ1a,1b から出力されるコマンド信号
CMDA,CMDB に応じて制御回路38から保持信号LTA,LTB が
出力されると、データ保持回路33,36 は時間差を持って
入力された正転データＸと反転データＹをパリティービ
ットPO、固定データB1,B2 と共にそれぞれ保持する。こ
の時点で保持回路33,36 の各ビットデータD0からD7は正
常であればそれぞれ反転状態となる。マルチプレクサ3
1,34 は、制御回路38から出力されるビット選択信号SEL
によりデータ保持回路33,36 に保持されたデータB1,B
2,D0〜D7,PO を１ビットづつ同期させて抽出し、２つの
パルス列信号PT1,PT2 としてＸＯＲ回路37に入力する。
ＸＯＲ回路37は２つのパルス列信号PT1,PT2 の各ビット
データ毎に排他論理和を演算し、それぞれの論理が不一
致であれば１、一致していれば０となるように、ビット
の一致、不一致に応じたパルス列の判定信号CIN を出力
する。
路30と判定回路40を詳細を示した構成図である。パルス
生成回路30は、固定回路32,35 とデータ保持回路33,36
とマルチプレクサ31,34 とＸＯＲ回路37と制御回路38を
備えて構成される。固定回路32,35 は２ビットの特定デ
ータを正転データＸ、反転データＹと共にマルチプレク
サ31,34へ読み込ませるためのもので、特定データとし
て例えば、固定回路32ではB1ビットが１、B2ビットが
０、固定回路35ではB1ビットが０、B2ビットが０に設定
される。調停回路20から出力された正転データＸと反転
データＹがパリティービットPOと共にパルス生成回路30
に入力され、ＣＰＵ1a,1b から出力されるコマンド信号
CMDA,CMDB に応じて制御回路38から保持信号LTA,LTB が
出力されると、データ保持回路33,36 は時間差を持って
入力された正転データＸと反転データＹをパリティービ
ットPO、固定データB1,B2 と共にそれぞれ保持する。こ
の時点で保持回路33,36 の各ビットデータD0からD7は正
常であればそれぞれ反転状態となる。マルチプレクサ3
1,34 は、制御回路38から出力されるビット選択信号SEL
によりデータ保持回路33,36 に保持されたデータB1,B
2,D0〜D7,PO を１ビットづつ同期させて抽出し、２つの
パルス列信号PT1,PT2 としてＸＯＲ回路37に入力する。
ＸＯＲ回路37は２つのパルス列信号PT1,PT2 の各ビット
データ毎に排他論理和を演算し、それぞれの論理が不一
致であれば１、一致していれば０となるように、ビット
の一致、不一致に応じたパルス列の判定信号CIN を出力
する。
【００１７】例えば、ＣＰＵ1a,1b から出力されるデー
タが８ビットで構成され、演算結果のデータＡ1,Ａ2 が
［11111111］の場合、正転データＸは［11111111］、反
転データＹは［00000000］となり、これらのデータがデ
ータ保持回路33,36 に正しく伝達さたとき、ＸＯＲ回路
37から出力される判定信号CIN は図４に示すように、B2
ビットとP0ビット（パリティー）のデータが抽出された
とき、判定信号CIN は０となる。P0ビットはD0〜D7ビッ
トのパリティービットで、偶数ビットのバス構成であれ
ば、正転データＸと反転データＹのパリティービットは
いずれも同じ値となり、奇数パリティーとすれば図４に
示したようにP0ビットは１となる。従って、判定信号CI
N はD0〜D7までは１となりP0では０となる。また、誤伝
達されたときはD0〜D7ビットのいずれかのビットにおい
ても判定信号CIN は０となる。この判定信号CIN が判定
回路40に入力される。
タが８ビットで構成され、演算結果のデータＡ1,Ａ2 が
［11111111］の場合、正転データＸは［11111111］、反
転データＹは［00000000］となり、これらのデータがデ
ータ保持回路33,36 に正しく伝達さたとき、ＸＯＲ回路
37から出力される判定信号CIN は図４に示すように、B2
ビットとP0ビット（パリティー）のデータが抽出された
とき、判定信号CIN は０となる。P0ビットはD0〜D7ビッ
トのパリティービットで、偶数ビットのバス構成であれ
ば、正転データＸと反転データＹのパリティービットは
いずれも同じ値となり、奇数パリティーとすれば図４に
示したようにP0ビットは１となる。従って、判定信号CI
N はD0〜D7までは１となりP0では０となる。また、誤伝
達されたときはD0〜D7ビットのいずれかのビットにおい
ても判定信号CIN は０となる。この判定信号CIN が判定
回路40に入力される。
【００１８】判定回路40は、３ビットのシフトレジスタ
41とシフトレジスタ41の中央に位置する特定ビットの抽
出データCOUTを監視して、この抽出データCOUTの変化の
規則性からＸＯＲ回路37の判定機能のチェックとデータ
の正当性を判定する検出回路42を備えて構成される。３
ビットのシフトレジスタ41は、中央のビットが１、左右
のビットが０の特定データが初期設定され、判定信号CI
N によりデータがビットシフトされる。この場合、ビッ
トシフトの方向は、図４に示すように、制御回路38から
出力されるシフト方向指令信号R/L により決定され、パ
ルス列信号PT1或いはPT2 のD0ビット以後でシフト方向
が反転するように切り替えられる。
41とシフトレジスタ41の中央に位置する特定ビットの抽
出データCOUTを監視して、この抽出データCOUTの変化の
規則性からＸＯＲ回路37の判定機能のチェックとデータ
の正当性を判定する検出回路42を備えて構成される。３
ビットのシフトレジスタ41は、中央のビットが１、左右
のビットが０の特定データが初期設定され、判定信号CI
N によりデータがビットシフトされる。この場合、ビッ
トシフトの方向は、図４に示すように、制御回路38から
出力されるシフト方向指令信号R/L により決定され、パ
ルス列信号PT1或いはPT2 のD0ビット以後でシフト方向
が反転するように切り替えられる。
【００１９】ＸＯＲ回路37がB2ビットのデータを比較し
て判定信号CIN として０を出力すると、シフトレジスタ
41に初期設定されたデータが一方へシフトされ、シフト
レジスタ41の中央に位置する特定ビットの抽出データCO
UTは１から０に変化する。検出回路42は、B1ビットとB2
ビットの間で抽出データCOUTの変化を確認することによ
りＸＯＲ回路37の排他論理和の演算機能は正常であると
判定する。
て判定信号CIN として０を出力すると、シフトレジスタ
41に初期設定されたデータが一方へシフトされ、シフト
レジスタ41の中央に位置する特定ビットの抽出データCO
UTは１から０に変化する。検出回路42は、B1ビットとB2
ビットの間で抽出データCOUTの変化を確認することによ
りＸＯＲ回路37の排他論理和の演算機能は正常であると
判定する。
【００２０】また、ＸＯＲ回路37がD0〜P0ビットのデー
タを比較して判定信号CIN を出力するとき、正転データ
Ｘと反転データＹが正しく伝達されていれば、P0ビット
で判定信号CIN が０となり、シフトレジスタ41のデータ
が他方へシフトされ、抽出データCOUTは０から１に戻
る。検出回路42は、P0ビットで抽出データCOUTが元のデ
ータに戻ったことを確認することにより、正転データＸ
と反転データＹは正しく伝達されたと判定する。
タを比較して判定信号CIN を出力するとき、正転データ
Ｘと反転データＹが正しく伝達されていれば、P0ビット
で判定信号CIN が０となり、シフトレジスタ41のデータ
が他方へシフトされ、抽出データCOUTは０から１に戻
る。検出回路42は、P0ビットで抽出データCOUTが元のデ
ータに戻ったことを確認することにより、正転データＸ
と反転データＹは正しく伝達されたと判定する。
【００２１】従って、ＸＯＲ回路37の判定機能が正常
で、正転データＸと反転データＹが正しく伝達されたと
き、順方向と逆方向のシフトが１度づつ発生して特定ビ
ットのデータCOUTは最終的に初期設定値１に戻る。しか
し、正転データＸと反転データＹが正しく伝達されなか
ったとき、D0〜P0ビットの間で判定信号CIN が２回以上
０となり、シフトレジスタ41の中央に位置する特定ビッ
トのデータ１はシフトアウトされ監視データCOUTは０と
なる。これにより、伝送データの異常を検出することが
できる。
で、正転データＸと反転データＹが正しく伝達されたと
き、順方向と逆方向のシフトが１度づつ発生して特定ビ
ットのデータCOUTは最終的に初期設定値１に戻る。しか
し、正転データＸと反転データＹが正しく伝達されなか
ったとき、D0〜P0ビットの間で判定信号CIN が２回以上
０となり、シフトレジスタ41の中央に位置する特定ビッ
トのデータ１はシフトアウトされ監視データCOUTは０と
なる。これにより、伝送データの異常を検出することが
できる。
【００２２】
【発明の効果】本発明のプログラマブルコントローラに
よれば、２台のＣＰＵで同じシーケンスプログラムを実
行し、２つのデータを一本のバスで各Ｉ／Ｏへ伝達する
ことができ、簡潔な構成となって小形化することがで
き、２つのデータを比較してデータの正当性を判定する
とき、強制的に不一致状態を発生させて判定機能のチェ
ックを行なってから２つのデータを比較してデータの正
当性を判定するので、極めて信頼性の高いプログラマブ
ルコントローラを実現することができる。
よれば、２台のＣＰＵで同じシーケンスプログラムを実
行し、２つのデータを一本のバスで各Ｉ／Ｏへ伝達する
ことができ、簡潔な構成となって小形化することがで
き、２つのデータを比較してデータの正当性を判定する
とき、強制的に不一致状態を発生させて判定機能のチェ
ックを行なってから２つのデータを比較してデータの正
当性を判定するので、極めて信頼性の高いプログラマブ
ルコントローラを実現することができる。
【図１】本発明のプログラマブルコントローラの実施例
の構成図。
の構成図。
【図２】上記実施例の調停回路20の詳細図。
【図３】上記実施例のパルス生成回路30と判定回路40の
詳細図。
詳細図。
【図４】図３に示した回路の作用を説明するためのタイ
ミング図。
ミング図。
【図５】従来のプログラマブルコントローラの構成図。
1a,1b …ＣＰＵ 3a,3b …ユニッ
トＩ／Ｆ 4a,4b …Ｉ／Ｏ 5a,5b …内部バ
ス 5c…外部バス 7 …出力回路 20…調停回路 21…選択回路 22…反転回路 23…制御回路 30…パルス生成回路 31,34 …マルチ
プレクサ 32,35 …固定回路 33,36 …データ
保持回路 40…判定回路 41…シフトレジ
スタ 38…制御回路 42…検出回路 100 …基本ユニット 101 …拡張ユニ
ット
トＩ／Ｆ 4a,4b …Ｉ／Ｏ 5a,5b …内部バ
ス 5c…外部バス 7 …出力回路 20…調停回路 21…選択回路 22…反転回路 23…制御回路 30…パルス生成回路 31,34 …マルチ
プレクサ 32,35 …固定回路 33,36 …データ
保持回路 40…判定回路 41…シフトレジ
スタ 38…制御回路 42…検出回路 100 …基本ユニット 101 …拡張ユニ
ット
Claims (3)
- 【請求項１】同じシーケンスプログラムを実行しそれぞ
れデータを出力する２つのＣＰＵと、出力された２つの
データの内、一方のデータの各ビットの論理値を反転し
て反転データを生成し、他方のデータと前記反転データ
を１つのバスを介して入出力部へ送出する調停部と、前
記入出力部に、前記他方のデータと前記反転データを比
較してデータの正当性を判定した後、該データを出力部
へ転送する判定部と、前記判定部に、前記他方のデータ
と前記反転データを保持し、保持した２つのデータをビ
ット毎に同期させて２つのパルス列信号として読み出
し、この２つのパルス列信号を比較することにより、デ
ータの正当性を判定するデータ判定部を備え、前記デー
タ判定部は、中央のビットが１、左右のビットが０の３
ビットのデータが初期設定され、前記判定信号でシフト
され、前記パルス列信号の特定ビット以後でシフト方向
が切り替えられるシフトレジスタと、このシフトレジス
タの中央のビットデータを監視してデータの正当性を判
定する検出部を備えて構成することを特徴とするプログ
ラマブルコントローラ。 - 【請求項２】請求項１に記載のプログラマブルコントロ
ーラにおいて、前記検出部は、前記シフトレジスタの中
央のビットデータを監視して、順シフトと逆シフトが同
数存在するかを検出してデータの正当性を判定すること
を特徴とするプログラマブルコントローラ。 - 【請求項３】請求項１に記載のプログラマブルコントロ
ーラにおいて、前記検出部は、前記シフトレジスタの中
央のビットデータを監視して、前記パルス列信号の特定
ビット以前にシフトパルスが発生したことを検出して前
記演算部の演算機能をチェックすることを特徴とするプ
ログラマブルコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19630895A JP3361919B2 (ja) | 1995-08-01 | 1995-08-01 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19630895A JP3361919B2 (ja) | 1995-08-01 | 1995-08-01 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0944217A JPH0944217A (ja) | 1997-02-14 |
| JP3361919B2 true JP3361919B2 (ja) | 2003-01-07 |
Family
ID=16355652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19630895A Expired - Fee Related JP3361919B2 (ja) | 1995-08-01 | 1995-08-01 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3361919B2 (ja) |
-
1995
- 1995-08-01 JP JP19630895A patent/JP3361919B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0944217A (ja) | 1997-02-14 |
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