JPH0442691B2 - - Google Patents

Description

【発明の詳細な説明】

〔本発明の技術的分野〕 本発明はコンピユータ・システムに係る。更に
詳細に説明すれば、本発明はコンピユータ・シス
テムにおいて、ゲート・ラインの障害の存在を検
出し、それによつて１つの回路モジユールから複
数のインタフエース・ラインを介して、もう１つ
の回路モジユールへの、結果として生じる誤つた
データの伝送を検出する障害検出装置に係る。 〔先行技術の説明〕 隣接する集積回路（IC）モジユールは多数の
インタフエース・ラインによつて互いに接続され
ている。前記インタフエース・ラインを介して１
つのICモジユールから別のICモジユールへデー
タが転送される。データは複数のバイトに分けら
れ、各々のバイトはゲート回路によつて１つの
ICモジユールから転送される。ゲート回路はゲ
ート・パルスに応答してデータ・バイトを転送す
る。ゲート回路はゲート・ラインを介してラツチ
回路に接続されている。ゲート・ラインが開路ま
たは短絡している場合、または他の異常な回路状
態が前記ゲート・ラインに影響している場合、１
つのICモジユールからゲート回路を介して他の
ICモジユールへ正確にデータ・バイトが転送さ
れない。その結果、前記データを更に処理するた
め、もう１つの隣接するICモジユールが誤つた
データを受取る。従つて、誤つたデータの存在を
検出し、誤つたデータが更に転送されるのを防止
するために、ゲート・ラインで障害または他の異
常な回路状態の存在を検出する障害検出装置が必
要である。 先行技術では、欠陥のあるゲート・ラインまた
はインタフエース・ラインの存在を検出するため
に、インタフエース・ラインの各々に冗長な２重
インタフエース・ラインが設けられている。イン
タフエース・ラインおよびそれに対応する冗長な
２重ラインが動作可能である場合は、エラー信号
は発生してない。しかしなが、インタフエース・
ラインに障害を生じたとき、もし冗長な２重ライ
ンが動作可能であつたならば、発生したエラー信
号はインタフエース・ラインに欠陥が存在するこ
とを表示する。しかしながら、その後のIC技術
の進歩によつて、ICチツプの大きさが縮小し、
チツプ上の入出力（１／Ｏ）ピンの数も減少して
いる。ピンを介してインタフエース・ラインはチ
ツプに接続されている。１／Ｏピンの数の減少に
よつて、使用可能なインタフエース・ライン数も
減少している。インタフエース・ライン数の減少
の結果、欠陥のあるインタフエース・ラインを確
実に検出するのに冗長な２重ラインを利用するこ
とは、もはや適当ではなくなつた。そのため、障
害のあるインタフエース・ライン、または障害の
あるゲート・ラインの存在を検出する別の代替方
法が必要となつた。 先行技術によつて利用された１つの代替方法
は、いわゆるパリテイ検査方式である。データ・
バイトの各々はパリテイ・ビツトを含み、例え
ば、転送されるデータ・バイトごとに２進数１の
ビツトを奇数固保有するように各々のデータ・バ
イトのパリテイ・ビツトを選択する規約が利用さ
れる。２進数１のビツトを偶数個有するデータ・
バイトが転送された場合には、そのデータ・バイ
トの転送には誤りがあつたことを示す。 しかしながら、この方法は障害を有するゲー
ト・ラインの存在を検出できない。データは、奇
数番目および偶数番目のデータ・バイトが交互
に、すなわち「奇数番−偶数番−奇数番……」の
順序で転送されるように、転送されなければなら
ない。ゲート・ラインが障害を生じた場合、奇数
番目および偶数番目のデータ・バイトは誤つた順
序、すなわち「偶数番−偶数番」または「奇数番
−奇数番」の順序で転送されるであろう。前述の
方法では誤つた順序で転送されたデータを検査で
きない。 IBM Teclnical Disclosure Bulletin Vol.18、
No.7、December 1975，2043頁に、異なるタイ
プのパリテイ検査方式が開示されている。この方
式では、回路動作を検証するため、パリテイ検査
回路を介して、正しいパリテイおよび誤つたパリ
テイが交互に強制される。この方式は、複数イン
タフエース・ラインが複数の小型のICを相互接
続する、本発明の環境に似た環境では示されてい
ない。更に、この方式では、１／Ｏピンおよびイ
ンタフエース・ラインの数が限られているという
状況のもとで、冗長な２重インタフエース・ライ
ンを用いることなく、IC間のインタフエース・
ラインおよびゲート・ラインに関する多くの障害
ならびにそれに起因する誤つたデータ転送という
問題を解決することができない。 〔本発明の概要〕 本発明の目的は、第１の回路から第２の回路へ
の誤つたデータ転送の原因となる回路障害の存在
を既存のインタフエース・ラインを利用して検出
することにある。 本発明においては、第１の回路から第２の回路
へデータを転送する際、偶数番目のデータ・バイ
トは第１のパリテイ（例えば奇数パリテイ）を付
与され、奇数番目のデータ・バイトは第１のパリ
テイとは反対の第２のパリテイ（例えば偶数パリ
テイ）を付与される。偶数番目および奇数番目の
データ・バイトが、それぞれ対応するパリテイと
ともに受取られない場合には、回路に障害が生じ
ており、順序を外れた転送が行なわれている。隣
接するICを相互接続する既存のインタフエー
ス・ラインは、このパリテイ検査方式に関連して
利用される。追加の２重ラインまたはハードウエ
アを利用する必要はない。 〔詳細な説明〕 図面に本発明の障害検出装置が示されている。
第１回路１０は第２回路１２に接続されている。
本発明の良好な実施例では、第１回路１０と第２
回路１２はICである。第１回路１０において、
第1ANDゲート１０ａは、第２回路１２へ転送さ
れる偶数番目のデータ・バイトEBを受取る。第
2ANDゲート１０ｂは、第２回路１２へ転送され
る奇数番目のデータ・バイトOBを受取る。良好
な実施例では、これらのデータ・バイトEBおよ
びOBは各々、８個の２進ビツトおよび１個のパ
リテイ・ビツトを含む。偶数番目のデータ・バイ
トEBの全９ビツトは、第1ANDゲート１０ａの
入力に並列に供給される。データ・バイトEBお
よびOBはどちらも奇数パリテイを付与されて外
部のソースから供給されるものとする。奇数番目
のデータ・バイトOBに関しては、８個のデー
タ・ビツトが、第2ANDゲート１０ｂの入力に並
列に供給される。そのパリテイ・ビツトは、第
2ANDゲート１０ｂに供給される前に、インバー
タ１０ｃによつて反転される。奇数番目のデー
タ・バイトOBは奇数パリテイを付与されて外部
のソースから供給されるが、そのパリテイ・ビツ
トは第2ANDゲート１０ｂに供給される前にイン
バータ１０ｃによつて反転されるから、第2AND
ゲート１０ｂからは偶数パリテイを有するデー
タ・バイトが転送される。 第２回路１２に配置された奇数ラツチ１２ａ
は、ドライバ１５および受信器１７を介して第１
回路１０に配置された第2ANDゲート１０ｂの追
加の入力に接続されている。また、奇数ラツチ１
２ａは、ドライバ１５、受信器１７、および第１
回路１０に配置されているインバータ１０ｄを介
して、第1ANDゲート１０ａの入力にも接続され
ている。奇数ラツチ１２ａは、一連のパルス、す
なわち第１回路１０からの奇数番目のデータ・バ
イトOBの転送に関連する高いパルス、および第
１回路１０からの偶数番目のデータ・バイトEB
の転送に関連する低いパルスを連続的に発生す
る。第1ANDゲート１０ａおよび第2ANDゲート
１０ｂの出力は共通に接続されている。ANDゲ
ート１０ａおよび１０ｂの出力接合点（ライン１
１）に現われる信号は、９ビツトの２進数であ
り、第２回路１２に並列に転送される。９ビツト
の２進数は８個のデータ・ビツトおよび１個のパ
リテイ・ビツトを含む。９ビツトの２進数に関連
する８個のデータ・ビツトはデータ出力レジスタ
１２ｂおよびパリテイ検査器１２ｄに供給され
る。 パリテイ検査器１２ｄの２つの入力に現われる
信号に関連する２進数１のビツトの合計数が偶数
であるとき、パリテイ検査器１２ｄはエラー信号
を発生する。パリテイ検査器１２ｄの両入力に供
給される信号に関連する前記２進数１のビツトの
合計数が奇数である限り、エラー信号は発生され
ない。 ９ビツトの２進数に関連する１個のパリテイ・
ビツトは、ゲート・ライン１２ｃ１を介して排他
的ORゲート１２ｃの入力の１つに供給される。
奇数ラツチ１２ａによつて発生した１ビツトの２
進信号は、ゲート・ライン１２ｃ２を介して排他
的ORゲート１２ｃのもう１つの入力に供給され
る。排他的ORゲート１２ｃの出力に現われる２
進信号は、データ出力レジスタ１２ｂおよびパリ
テイ検査器１２ｄに転送される。 下記の表は排他的ORゲート１２ｃに関連する
真理値表である。２進信号「１」は高い信号を表
わし、２進信号「０」は低い信号を表わす。

【表】 制御回路１２ｅは、データ出力レジスタ１２ｂ
および奇数ラツチ１２ａに接続され、第１回路１
０から第２回路１２への奇数番目および偶数番目
のデータ・バイトの転送と、データ出力レジスタ
１２ｂおよび奇数ラツチ１２ａの動作とを同期さ
せる。 次に、障害検出装置の動作について図面を参照
しながら説明する。 ８個のデータ・ビツトと１個のパリテイ・ビツ
トを含む奇数番目のデータ・バイトOBが第１回
路１０から第２回路１２へ転送できるようになる
と、第2ANDゲート１０ｂの１つの入力に８個の
データ・ビツトが並列に供給される。パリテイ・
ビツトはインバータ１０ｃによつて反転されてか
ら第2ANDゲート１０ｂのもう１つの入力に供給
される。奇数番目のデータ・バイトOBは奇数パ
リテイを付与されて外部のソースから供給され
る。奇数ラツチ１２ａは高いパルスを発生し、こ
のパルスは第2ANDゲート１０ｂの追加の入力に
供給される。その結果、奇数番目のデータ・バイ
トOBは、第１回路１０の第2ANDゲート１０ｂ
から転送される。しかしながら、パリテイ・ビツ
トはインバータ１０ｃによつて反転されているか
ら、奇数番目のデータ・バイトOBは、第１回路
の第2ANDゲート１０ｂから、偶数パリテイとと
もに並列に転送される。 転送された９ビツトのデータ・バイトが第２回
路１２で受取られると、８個のデータ・ビツトは
データ出力レジスタ１２ｂに記憶され、１個のパ
リテイ・ビツトはゲート・ライン１２ｃ１を介し
て排他的ORゲート１２ｃの１つの入力に供給さ
れる。奇数ラツチ１２ａから発生した高いパルス
は、ゲート・ライン１２ｃ２を介して排他的OR
ゲート１２ｃの他の入力に供給される。排他的
ORゲート１２ｃに関連する前記真理値表に従つ
て、ゲート・ライン１２ｃ１を介して排他的OR
ゲート１２ｃの１つの入力に供給されたパリテ
イ・ビツトは、再反転されて最初の状態に戻る。
再反転されたパリテイ・ビツトは８個のデータ・
ビツトと一緒にデータ出力レジスタ１２ｂに記憶
される。 第2ANDゲート１０ｂから転送された奇数番目
のデータ・バイトの中の８個のデータ・ビツト
は、パリテイ検査器１２ｄの１つの入力にも供給
される。排他的ORゲート１２ｃの出力から、再
反転されたパリテイ・ビツトが、パリテイ検査器
１２ｄの他の入力に供給される。奇数番目のデー
タ・バイトは第１回路１０から偶数パリテイで転
送され、排他的ORゲート１２ｃは転送されたデ
ータ・バイトのパリテイ・ビツトを再反転するか
ら、パリテイ検査器１２ｄに供給された９ビツト
のデータ・バイトのパリテイは奇数である、すな
わちパリテイ検査器１２ｄの両入力に供給された
２進数１の合計ビツト数は奇数である。従つて、
エラー信号はパリテイ検査器１２ｄからは発生し
ない。 前述のように、１つの回路からもう１つの回路
への誤つたデータ転送の原因となる異常な回路状
態の存在が本発明によつて検出される。奇数ラツ
チ１２ａは、ゲート・ライン１０ｅ１，１０ｅ
２，１０ｅ、インタフエース・ライン１３および
ゲート・ライン１２ｃ２を介して、ANDゲート
１０ａおよび１０ｂに接続されている。短絡また
は開路のような異常回路状態が、インタフエー
ス・ライン１３、ゲート・ライン１０ｅ，１０ｅ
１または１０ｅ２の動作に影響する場合、第１回
路１０から第２回路１２に誤つたデータが転送さ
れる、すなち奇数番目または偶数番目のデータ・
バイトの順序を外れた転送が行なわれることがあ
る。例えば、ゲート・ライン１０ｅが開路してい
る（ゲート・ライン１２ｃ２は動作している）も
のとする。奇数ラツチ１２ａは低い信号を転送し
ているが、ゲート・ライン１０ｅが開路のため
に、高い信号がインバータ１０ｄおよび第2AND
ゲート１０ｂに供給されている。従つて、インバ
ータ１０ｄからの低い信号が、第1ANDゲート１
０ａの条件付けを阻止する。その結果、第1AND
ゲート１０ａは動作せず、偶数番目のデータ・バ
イトEBを第１回路１０から転送することができ
ない。従つて、２つの奇数番目のデータ・バイト
OBが連続して、すなわち「奇数番−奇数番…
…」の順序で、第2ANDゲート１０ｂから転送さ
れることになる。第2ANDゲート１０ｂから２番
目（正しい順序では３番目）のデータ・バイト
（偶数パリテイを有する）が転送されるとき、奇
数ラツチ１２ａは偶数番目のデータ・バイトEB
に対応する低いパルスを転送する。奇数ラツチ１
２ａから低いパルスが転送された結果、排他的
ORゲート１２ｃは、２番目のデータ・バイトの
パリテイを偶数から奇数に変更しない。それゆ
え、パリテイ検査器１２ｄの１つの入力に供給さ
れる８個のデータ・ビツト、およびパリテイ検査
器１２ｄのもう１つの入力に供給される、排他的
ORゲート１２ｃからの１つのビツトは、偶数パ
リテイのままである。その結果、パリテイ検査器
１２ｄからエラー信号が発生し、ゲート・ライン
１０ｅの異常回路状態を表わす。 奇数ラツチ１２ａからの低いパルスに応答し
て、第1ANDゲート１０ａを介して偶数番目のデ
ータ・バイトEBが正しく転送される場合には、
９ビツトのデータ・バイトEBが第1ANDゲート
１０ａから並列に転送される。偶数番目のデー
タ・バイトEBは奇数パリテイを付与されて外部
のソースから供給される。９ビツト・バイトの中
の８個のデータ・ビツトはデータ出力レジスタ１
２ｂに記憶され、関連する１個のパリテイ・ビツ
トは、ゲート・ライン１２ｃ１を介して排他的
ORゲート１２ｃの１つの入力に供給される。奇
数ラツチ１２ａからの低いパルスは排他的ORゲ
ート１２ｃの他の入力に供給される。排他的OR
ゲート１２ｃの真理値表に従つて、低いパルスが
排他的ORゲート１２ｃの他の入力に供給された
場合、パリテイ・ビツトは反転すなわち変更され
ない。従つて、偶数番目のデータ・バイトは奇数
パリテイを維持する。 偶数番目のデータ・バイトに関連する８個のデ
ータ・ビツトは、パリテイ検査器１２ｄの１組の
入力に供給される。排他的ORゲート１２ｃによ
つて発生した非反転パリテイ・ビツトは、パリテ
イ検査器１２ｄの他の入力に供給される。元の偶
数番目のデータ・バイトは奇数パリテイを持つて
いたから、奇数個の２進数１のビツトがパリテイ
検査器１２ｄに供給される。従つて、パリテイ検
査器１２ｄはエラー信号を発生しない。 しかしながら。インタフエース・ライン１３、
またはゲート・ライン１０ｅ１あるいは１０ｅ２
に存在する異常回路状態の結果として、奇数パリ
テイを有する、次の偶数番目のデータ・バイトの
中の８個のデータ・ビツトが、パリテイ検査器１
２ｄの１組の入力に供給されるものとする。この
ときは奇数番目のデータ・バイトを表わす高いパ
ルスが奇数ラツチ１２ａによつて発生される。高
いパルスは、排他的ORゲート１２ｃを介して、
次に転送されてきた偶数番目のデータ・バイトの
パリテイ・ビツトを変更する。その結果、このデ
ータ・バイトは奇数パリテイの代りに偶数パリテ
イを付与されてしまい、偶数個の２進数１のビツ
トがパリテイ検査器１２ｄの入力に供給される。
従つて、インタフエース・ライン１３、またはゲ
ート・ライン１０ｅ１あるいは１０ｅ２に存在す
る異常回路状態を表わすエラー信号がパリテイ検
査器１２ｄから発生される。 奇数番目のデータ・バイトに含まれる８個のデ
ータ・ビツトおよびパリテイ・ビツトがデータ出
力レジスタ１２ｂに記憶され、処理されてしまう
と、制御回路１２ｅは、次に到来する偶数番目の
データ・バイトの記憶のためのデータ出力レジス
タ１２ｂをセツトし、かつ奇数ラツチ１２ａに指
示して、第1ANDゲート１０ａを介して偶数番目
のデータ・バイトを転送するように低いパルスを
発生させる。同様に、偶数番目のデータ・バイト
がデータ出力レジスタ１２ｂに記憶され、処理さ
れてしまうと、制御回路１２ｅは、次に転送され
てくる奇数番目のデータ・バイトの記憶のためデ
ータ出力レジスタ１２ｂをセツトし、かつ奇数ラ
ツチ１２ａに指示して、第2ANDゲート１０ｂを
介して奇数番目のデータ・バイトを転送するよう
に高いパルスを発生させる。 回路１０および１２がICの場合は、ライン１
１および１３のようなインタフエース・ラインの
使用可能性は、主としてICの微細な寸法によつ
て制限される。その結果、検査および障害検出の
ために既存のインタフエース・ラインを２重にす
ることは不可能である。従つて、データ転送、な
らびに誤つたデータ転送の原因となる障害の検出
の両方に既存のインタフエース・ラインが使用れ
なければならない。このような環境では、順序を
外れたデータ転送の存在を検出する、独特のパリ
テイ検査方式を利用すべきである。本発明は、こ
のような方式を可能にする。IC間を接続するイ
ンタフエース・ラインの数が制限されているにも
かかわらず、誤つたデータを検出する必要性が大
である環境において、本発明が実施される。本発
明は、インタフエース・ラインを２重にすること
なく、この要求を満足する。 なお、外部のソースから供給されるデータ・バ
イトEBおよびOBが偶数パリテイの場合は、奇数
パリテイを検出したときにエラー信号を発生する
ようにパリテイ検査器１２ｄを修正すればよい。

【図面の簡単な説明】

図は、本発明の実施例を示すブロツク図であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 所定のパリテイを付与されたデータ・バイト
   が供給される第１回路と、該第１回路からのパリ
   テイ付きデータ・バイトを受け取る第２回路とを
   含み、前記第１回路から前記第２回路への誤つた
   データ転送を招く異常回路状態を検出するための
   障害検出装置にして、 前記第１回路に設けられ、前記所定のパリテイ
   に従うパリテイ・ビツトを有するデータ・バイト
   を受け取る第１ゲートと、 前記第１回路に設けられ、前記パリテイ・ビツ
   トを反転する反転回路と、 前記第１回路に設けられ、前記反転回路によつ
   て反転されたパリテイ・ビツトを有するデータ・
   バイトを受け取る第２ゲートと、 前記第２回路に設けられ、前記第１ゲートを付
   勢する第１レベルの信号および前記第２ゲートを
   付勢する第２レベルの信号を交互に発生する手段
   と、 前記信号を前記第１ゲートおよび前記第２ゲー
   トへ供給する、前記第１回路と前記第２回路の間
   のインタフエース・ラインおよび前記第１回路の
   ゲート・ラインと、 前記第２回路に設けられ、前記手段からの前記
   第１レベルの信号に応答して、前記第１回路から
   のデータ・バイトのパリテイ・ビツトをそのまま
   通し、前記手段からの前記第２レベルの信号に応
   答して、前記データ・バイトのパリテイ・ビツト
   を反転する論理回路と、 前記論理回路からのパリテイ・ビツトを用いて
   前記第１回路からのデータ・バイトを検査するパ
   リテイ検査器と、 を具備する障害検出装置。