JP3229070B2 - 多数決回路及び制御ユニット及び多数決用半導体集積回路 - Google Patents

多数決回路及び制御ユニット及び多数決用半導体集積回路

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多重化による高信頼計
算機における多数決回路に関するものである。特に同一
命令を実行する３台以上のプロセッシングユニットの中
から正常なプロセッシングユニットの出力を選択するた
めの多数決回路に関する。
【０００２】
【従来の技術】フォールトトレラント計算機の分野にお
いて、計算機の信頼性を高めるためにいろいろな技術が
用いられている。その最も一般的な技術の１つは、クリ
ティカルな論理機能を提供する回路（通常の場合はプロ
セッシングユニット）を多重化することである。多重化
されたプロセッシングユニットの各出力を多数決回路に
入力して多重化されたプロセッシングユニットの出力値
を決定することが一般的に用いられている。多数決回路
の典型的な例として、三重化されたプロセッシングユニ
ットの場合、３つの出力のうち２つの一致するものを選
択する２／３多数決方式と呼ばれるものがある。この方
式によると３つのプロセッシングユニットの内いずれか
１つが故障しても多数決により正しいプロセッシングユ
ニットの出力が得られる。ところが、２つのプロセッシ
ングユニットが故障した場合、あるいは多数決回路が故
障した場合には正常な出力を得ることが出来なくなり、
システム全体の停止につながる可能性がある。
【０００３】多数決回路の故障を検出するための従来技
術として、例えば、図２７に示すように、特公平３−２
６４１５号公報に記載されている方式がある。この方式
では、入力信号３１〜３３の多数決を多数決回路２００
で行う。さらに自己診断回路４の内部に多数決回路２０
０と同等の回路を持たせ、多数決回路２００の出力信号
７と自己診断回路４内の多数決結果を比較する。比較結
果が不一致の場合は多数決回路が故障したと判断する。
入力信号３１〜３３がそれぞれ２ビットで構成されてい
る場合には、多数決回路２００は図２８に示すように構
成されている。この多数決回路２００は、単にビット単
位で論理演算をして図２９の表に示すような出力信号を
得る。ところがこの方式だと問題点として図２９の第４
列と第５列と第７列に示すように入力信号３１〜３３が
３つとも異なる場合でも、多数決回路２００の出力信号
７と自己診断回路４内の多数決結果は等しくなってしま
う。すなわちプロセッシングユニットの二重故障時でも
多数決回路２００の出力信号７には何らかの意味のある
信号が出力される。従って多数決回路２００の後段に接
続される回路に誤った信号を供給してしまう欠点（問題
点１）がある。
【０００４】一方、通常のプロセッシングユニットの出
力は、アドレス信号、データ信号、制御信号で構成され
る。アドレス信号あるいは、データ信号はあるタイミン
グで不定状態等（ハイインピイーダンス）になる事があ
る。従って全てのタイミングで不一致検出や異常検出を
行うと誤検出が発生してしまう。図２７記載の方式では
これを解決する為に、マスク時間設定回路５を用いて、
ある一定時間不一致が検出された時だけ不一致が検出さ
れてものとしている。しかし、不定状態の時間はプロセ
ッシングユニットの動作状態により一定でないため、不
定状態が長くなるとマスク時間も長くする必要がある。
一方、マスク時間を長くすると本来チェックすべき対象
範囲もマスクしてしまう事になり、信頼性が低下する。
このようにマスク時間設定回路５を用いることは完全な
対策とはならない。またタイマ等で構成されるマスク時
間設定回路５が余分に必要であるという欠点（問題点
２）がある。
【０００５】また、図２７記載の方式では、多数決回路
２００、自己診断回路４、不一致検出回路３は入力信号
３１〜３３が１ビットずつの時は回路規模はそれ程大き
くならない。しかし、最近のプロセッシングユニットで
は出力信号のビット数が通常３２ビット以上である。従
って多数決回路２００、自己診断回路４、不一致検出回
路３すべての部分で３２倍の回路が必要であり全体の回
路規模が大きくなる欠点（問題点３）がある。
【０００６】さらに、特公平３−２６４１５号公報によ
ると、多数決回路を多重化して信頼性を向上し、この出
力をドライバを経由して機能回路に出力する方式があ
る。この方式では、さらに多重化した多数決回路の部分
をＬＳＩ化することにより高信頼性を高めている。図３
０にこの方式を計算機とこれに接続される制御回路に使
用した場合の構成を示す。このように、多数決回路２０
０を多重化しても、その結果を出力するドライバ回路１
６−２、あるいは後段の制御回路（例えば制御ユニット
１８のレシーバ回路１３−４）が故障すると、システム
バスには正しい結果が出力されない。また機能回路１４
を多重化しても前段の多数決回路内のドライバ回路１６
−２、あるいはレシーバ回路１３−４が故障すると機能
回路１４に正しい入力が行われなくなり多重化の意味が
無くなってしまう欠点（問題点４）があった。
【０００７】フォールトトレラント計算機ではプロセッ
シングユニット部分は三重化し、多数決論理により、使
用する信号を決定する。こうしてフォールトトレラント
計算機では信頼性を向上している。また、多数決回路以
下のモジュールは一般に二重化を行う事により信頼性を
向上している。図３１に特開平２−２０２６３６号公報
による方式を簡略化したものを示す。この方式では、グ
ローバルメモリ＃１，＃２にそれぞれ独立した多数決回
路２００−１，２００−２がある。それぞれの多数決回
路２００−１，２００−２は３つのプロセッシングユニ
ット（ＣＰＵ＃Ａ，ＣＰＵ＃Ｂ，ＣＰＵ＃Ｃ）の出力の
多数決を取って、システムバスに出力している。この構
成では多数決回路は二重化されているが、各多数決回路
は互いに独立して動作し、お互いに動作を確認する信号
を交換していないので真の意味での二重化ではない。従
って一方の多数決回路の故障によりシステムバスに誤っ
た信号を出力することになる欠点（問題点５）があっ
た。
【０００８】多数決回路の信頼性を向上させる別の方式
として、図３２に特公平３−４６８５１号公報による方
式を示す。この方式では３つのプロセッシングユニット
の出力を誤り訂正符号化回路（ＥＣＣ・ＥＮＣ）２８を
介して多数決回路２００に入力する。そして多数決回路
２００の出力を誤り訂正復号化回路（ＥＣＣ・ＤＥＣ）
２９に入力する。従って途中の経路でビット誤りが発生
した場合でも誤り訂正復号化回路２９の機能により正し
く訂正される。この方式における故障位置と故障回避手
段の関係を図３３に示す。この方式では故障が発生して
も図３３に示すように後段の回路により故障は回避でき
る。このように、この方式は多重化した回路の信頼性を
向上する事に主眼を置いている。しかし、この方式で
は、故障個所を特定して修理する事には重点が置かれて
いない。従って故障発生個所をＣＰＵが自動的に切り離
したり、修復したり、または交換修理を行う際に、故障
個所が特定できないため修理に時間がかかるという欠点
（問題点６）がある。
【０００９】さらに、多数決回路の信頼性を向上させる
別の方式として、図３４に特開平１−９８０３４号公報
による方式を示す。この方式では、系１〜３の出力に対
するパリティ生成回路２３−１〜２３−３を付加してい
る。多数決回路２００の出力に対してもパリティ生成回
路２３−４を付加している。系１〜３の故障をそれぞれ
のパリティ生成回路２３−１〜２３−３の出力を比較す
る事により検出する。多数決回路２００の故障をパリテ
ィ生成回路２３−１〜２３−４の出力を比較する事で検
出する。系１〜３は通常はプロセッシングユニットであ
るが、プロセッシングユニットから出力される複数ビッ
トの情報のうち１ビットだけ他と事なるケースはまれで
ある。例えばプロセッシングユニットが分岐命令等を間
違えて実行してしまうと複数ビットが異る事が多い。一
般にパリティチェック方式では１ビット誤りまでしか検
出能力がない。このため、系１〜３の故障をパリティ生
成回路２３の出力を比較する事では特定できない欠点
（問題点７）がある。
【００１０】この様な多数決回路の故障を訂正する方式
として、前述した図３２に示した特公平３−４６８５１
号公報に記載の方式がある。この方式では、多数決回路
に１ビットの故障が発生した場合は自動訂正を行い、複
数ビットの故障が発生した場合は、これを検出する方式
が提案されている。しかしこの方式は誤り訂正符号化／
復号化回路の回路規模が大きくなる欠点（問題点８）が
ある。
【００１１】多数決論理による多重化システムにおい
て、故障した系をそのまま接続したままにしておくと、
その系が依然として多数決の出力に影響を与える。従っ
て故障した系を切り離す方式や、複数系から主系を選択
する方式が提案されている。一例として特開昭５７−３
６３５６号公報による方式（図示せず）では故障した系
の切り離しと、複数系からの主系選択が可能である。し
かし、その公報に示された１ビットに対する多数決回路
においても、系の切り離しと、複数系からの主系選択の
ためにかなりの論理回路が必要である。これが複数ビッ
ト（ｎビット）になるとほぼｎ倍の論理回路が必要とな
る欠点（問題点９）がある。またこの方式では、主系選
択を行うと無条件で多数決結果は無効になるため、信頼
性が低下する欠点（問題点１０）がある。
【００１２】また切り離しを行う別の例として特開平１
−１２６８２５号公報による方式（図示せず）がある。
この方式ではパージング回路により故障が発生した系を
切り離す事ができるが、この方式もパージング回路部分
は複数ビット（ｎビット）になるとほぼｎ倍の論理回路
が必要となる欠点（問題点９）がある。
【００１３】
【発明が解決しようとする課題】前述のように従来の技
術によると多数決回路の信頼性を向上するために、さま
ざまな方式がなされているが以下の問題点があった。
【００１４】問題点１：多数決回路を単純な回路構成に
すると、プロセッシングユニットの二重故障時でも多数
決回路の出力信号には何らかの意味のある信号が出力さ
れることもあり、後段に接続される回路に誤った信号を
供給してしまい、後段の回路に誤動作を引き起す。
【００１５】問題点２：マスク時間設定回路を設け多数
決回路による入力信号不一致の誤検出を防止する構成に
すると、マスク時間設定回路がタイマ等の手段で構成さ
れるために、バスの動作に合わせた時間設定を行うこと
が困難である。さらにタイマ等で構成されるマスク時間
設定回路が余分に必要である。
【００１６】問題点３、問題点８：プロセッシングユニ
ットに多数決回路を適用すると、プロセッシングユニッ
トの出力信号が多数ビットで構成されているため、回路
規模が大きくなる。また、多数決回路の信頼性を向上す
るため誤り訂正を行なう場合はさらに回路規模が大きく
なる。
【００１７】問題点４：多数決回路と機能回路を分離し
た場合、分離された回路に備えられるドライバ回路ある
いはレシーバ回路が故障することにより機能回路に正し
い入力が行われなくなる。従って、多数決回路の信頼性
が向上しても、機能回路を含めた全体の信頼性は向上し
ない。
【００１８】問題点５：プロセッシングユニットに接続
される多数決回路（あるいは、それを含む制御回路）を
二重化した場合、多数決回路間でお互いに信号を交換し
ていないので多数決回路が故障するとシステムバスに誤
った信号を出力することになる。
【００１９】問題点６：誤り訂正符号化／復号化回路を
設ける場合、故障は回避できるが、故障発生個所を特定
することができないため、交換修理を行うことが困難で
ある。
【００２０】問題点７：パリティ生成回路を設けてその
出力を比較する場合、プロセッシングユニットの出力の
複数ビットが異る場合にプロセッシングユニットの誤動
作を発見できない場合がある。
【００２１】問題点９：故障が発生した系を切り離す従
来の方式では、ビット単位で切り離し指示を行う処理に
なっているため、複数ビット（ｎビット）になるとほぼ
ｎ倍の論理回路が必要である。
【００２２】問題点１０：複数の系のうち特定の系を強
制的に指示選択する場合、３つの系が正しい動作を行っ
ている時でも、指示選択された系がのみ選択され多数決
結果は無効にされるためシステムの信頼性が低下する。
【００２３】この発明は、上記のような問題点を解消す
るためになされたものである。この発明は、多重化され
たプロセッシングユニット等の複数の系の二重故障の際
に後段の回路に誤った信号を供給することを防止するこ
とを目的とする。また、プロセッシングユニットの出力
バスの動作に合わせて不一致の誤検出を防止することを
目的とする。また多数決回路の信頼性を少ない回路で向
上することを目的とする。また、ドライバ回路あるいは
レシーバ回路あるいは機能回路を含めたシステムの信頼
性を向上することを目的とする。また、二重化した（制
御回路の中）の多数決回路の故障検出能力を向上するこ
とを目的とする。また、故障発生時の故障箇所を特定で
き、少ない回路で多数決回路の出力の正当性を検出で
き、故障系の切り離しが容易にできるようにすることを
目的とする。また、複数の系の出力が全て異なった場合
でも可能な限り動作を継続できる多数決回路を提供する
ことを目的とする。また、さらに以上の機能を持った汎
用的な多数決用半導体集積回路を提供することを目的と
する。
【００２４】
【課題を解決するための手段】上記目的を達成するため
の第１の発明では、３つのプロセッシングユニットの出
力の中から正しいプロセッシングユニット出力を決定す
る多数決回路において、３つのプロセッシングユニット
の出力を２つずつの組み合わせで比較する比較手段と、
該比較手段の比較結果に基づき１つのプロセッシングユ
ニットの出力を選択出力する選択手段を備えたものであ
る。
【００２５】また、第２の発明では、比較手段の比較結
果により故障の度合いを調べるエラー判別手段を備えた
ものである。
【００２６】また、第３の発明では、ｎビットの入力信
号がｎビットすべてにおいて一致するかを判定して、入
力信号の一致を判定する比較手段を備えたものである。
【００２７】また、第４の発明では、前記選択手段の中
に比較回路からの比較結果が全て“０”の時に予め決め
られたレベルの信号を出力するためのレベル設定手段を
備えたものである。
【００２８】また、第５の発明では、前記エラー判別手
段の前段にプロセッシングユニットの出力信号の中の特
定の制御信号を使用し、エラー判別手段に対してエラー
チェックの有効性を示す信号を生成するウィンドウ手段
を備えたものである。
【００２９】また、第６の発明では、多数決回路を含む
制御ユニットを二重化し、前記多数決回路内の比較手段
の比較結果をお互いの多数決回路間で交換し合うように
したものである。
【００３０】また、第７の発明では、前記多数決回路に
おける比較手段を二重化し、２つの比較手段の出力の論
理積をとるようにしたものである。
【００３１】また、第８の発明では、前記多数決回路に
おいて、自分内の制御ユニット内の比較結果と、相手制
御ユニットからの比較結果の両方を記憶する記憶手段を
設け、該記憶手段に比較結果の不一致を示す内容が書込
まれたことにより、前記プロセッシングユニットに対し
て割込み発生手段、該プロセッシングユニットから該記
憶手段の内容を読み出す手段を備えたものである。
【００３２】また、第９、第１０の発明では、前記選択
手段の前段に外部から設定が可能なマスク手段を備えた
ものである。例えば、前記マスク手段としてプロセッシ
ングユニットの接続及び切り離しを制御する接続フラグ
と、プロセッシングユニットの二重故障あるいは比較手
段の故障が発生した時に優先的に選択するプロセッシン
グユニットを示すマスタフラグとを備えたものである。
【００３３】また、第１１の発明では、前記プロセッシ
ングユニットの出力にパリティを付加するためのチェッ
ク符号生成手段と、該プロセッシングユニットの出力と
該チェック符号生成手段の出力の双方を含め正常な出力
を選択する多数決回路と、該多数決回路の正常動作を検
査する検査手段を備えたものである。
【００３４】また、第１２の発明では、前記プロセッシ
ングユニットの出力を受けて動作する制御ユニットのレ
シーバ回路の後段に多数決回路を設けたものである。
【００３５】また、第１３の発明では、前記プロセッシ
ングユニットに接続される制御ユニットの内の機能回路
を三重化し、機能回路の後段に前記多数決回路を設けた
ものである。
【００３６】さらに、第１４、第１５の発明では多数決
回路をＬＳＩ化したものである。
【００３７】
【作用】第１〜第３の発明においては、比較手段は３つ
のプロセッシングユニット出力の中から２つずつのプロ
セッシングユニットの組み合わせで比較し、その比較結
果を選択手段及びエラー判別手段に入力し、選択手段で
は該比較結果信号に従って出力すべきプロセッシングユ
ニットの信号を選択し、エラー判別手段では該比較結果
信号を解析し該プロセッシングユニットの故障状況を出
力することにより二重故障の検出を可能にし、この時選
択手段からは信号を出力しない様に制御する。
【００３８】また、第４の発明においては、選択手段に
設けられたレベル設定手段により、前記比較手段の比較
結果信号が全て“０”の時、選択手段の出力を予め決め
られたレベルに固定出力する。
【００３９】また、第５の発明においては、ウィンドウ
手段ではプロセッシングユニットからの出力信号の内で
特定な制御信号が有効状態にある時に、エラーチェック
信号を出力するので、前記プロセッシングユニットがア
イドル状態あるいはバスの切換え時においてアドレス及
びデータ出力信号が不定になる場合でも、エラー判別手
段での故障の誤検出をするのを防止する。
【００４０】また、第６の発明においては、制御ユニッ
トを二重化しこの中に設けられた多数決回路内の比較手
段の比較結果をお互いの多数決回路で交換することによ
り、多数決回路の信頼性を向上させる。
【００４１】また、第７の発明においては、多数決回路
における比較手段を二重化し、２つの比較手段の比較結
果の論理積を最終の比較結果として使用することによ
り、比較手段の故障による誤動作を防止する。
【００４２】また、第８の発明においては、二重化され
た制御ユニットにおいて自己制御ユニット内の比較手段
の比較結果と、相手制御ユニットからの比較手段の比較
結果の両方を記憶する記憶手段を設け、該記憶手段に１
ビットでも“０”が書込まれるとプロセッシングユニッ
トに対して割込みをかけ、プロセッシングユニットから
記憶手段の内容を読み出すことにより、きめ細かな故障
解析ができる。
【００４３】また、第９、第１０の発明においては、多
数決回路内の選択手段の前段に、外部から設定可能なマ
スク手段を設け、マスク手段に設定された内容により該
選択手段の選択結果を用途に応じて切換える。例えば、
前記マスク手段として接続フラグまたはマスタフラグを
設ける。接続フラグの該当ビットを“０”にすることで
故障を起こしたプロセッシングユニットを正常なプロセ
ッシングユニットから切り離すことができる。またマス
タフラグを予め設定しておくことにより、３つのプロセ
ッシングユニットの出力が全て異なる（二重故障）の場
合でも、指定されたプロセッシングユニットの出力を選
択することができる。
【００４４】また、第１１の発明においては、プロセッ
シングユニットの出力にチェック符号生成手段によりパ
リティビットを付加し、このパリティビットを含めて前
記多数決回路に入力し、多数決回路内の選択手段の出力
を検査手段により検査することで、多数決回路内の比較
手段及び選択手段の故障を検出でき、さらに選択手段の
後段に接続される制御ユニットにもパリティビットを付
加した情報を送出できる。
【００４５】また、第１２の発明においては、制御ユニ
ットの中に多数決回路を設けることにより、プロセッシ
ングユニット及び制御ユニットのレシーバを含めた多数
決を行う。
【００４６】また、第１３の発明においては、制御ユニ
ットの中の機能回路を三重化し、その後に多数決回路を
設けることにより、プロセッシングユニット、制御ユニ
ット中のレシーバ及び機能回路を含めた多数決を行う。
【００４７】さらに、第１４、第１５の発明において
は、高信頼化した多数決回路を半導体集積回路に入れて
１チップ化したので、種々の用途に汎用の多数決用チッ
プとして使用することができる。
【００４８】
【実施例】実施例１． 図１は、本発明の第１実施例に係る多数決回路の全体構
成を示すブロック図であり、説明を簡単にするために図
２７と共通の要素には同一の符号が付されている。
【００４９】この多数決回路２が、先に示した図２７の
回路と異なる点は、図２８で構成される多数決回路２０
０の代わりに、比較回路４１ないし４３で構成される比
較手段と、選択回路６（選択手段）を設け、また不一致
検出回路３の代わりにエラー判別回路８（エラー判別手
段）を設けた点である。プロセッシングユニット１−１
ないし１−３から多数決回路２へ入力される入力信号３
１ないし３３は、比較回路４１ないし４３と選択回路６
に供給される。選択回路６は比較回路４１ないし４３の
比較結果信号５１ないし５３により入力信号３１ないし
３３のいずれかを多数決信号７として選択する。さらに
エラー判別回路８は比較結果信号５１ないし５３を評価
して故障を検出する。
【００５０】図２は、図１中の比較回路４１の構成を示
す図である。図中入力信号３１−１ないし３１−ｎはプ
ロセッシングユニット１−１から多数決回路２へ入力さ
れる入力信号３１をビット対応に表現した信号である。
同様に入力信号３２−１ないし３２−ｎはプロセッシン
グユニット１−２から多数決回路２へ入力される入力信
号３２をビット対応に表現した信号である。反転型排他
的論理和回路（ＥＸＮＯＲ回路）４４−１ないし４４−
ｎはプロセッシングユニットの入力信号３１及び３２を
ビット単位で比較する。反転型排他的論理和回路（ＥＸ
ＮＯＲ回路）において、入力信号が一致すると出力は
“１”になる。また論理積回路（ＡＮＤ回路）４５はｎ
ビットの論理積をとる。論理積回路（ＡＮＤ回路）でｎ
ビットの全ての入力信号が“１”の時出力は“１”とな
る。この出力は比較結果信号５１として出力される。こ
のように比較回路４１はプロセッシングユニット１−１
からのｎビットの入力信号３１とプロセッシングユニッ
ト１−２からのｎビットの入力信号３２を比較し比較結
果信号５１を出力する。同様に比較回路４２はプロセッ
シングユニット１−２からのｎビットの入力信号３２と
プロセッシングユニット１−３のｎビットの入力信号３
３を比較し比較結果信号５２を出力する。比較回路４３
はプロセッシングユニット１−３からのｎビットの入力
信号３３とプロセッシングユニット１−１からのｎビッ
トの入力信号３１を比較し比較信号５３を出力する。
【００５１】図３は、図１中のエラー判別回路８の構成
を示す図である。３入力反転型論理和回路（ＮＯＲ回
路）８１は比較結果信号５１ないし５３が全て“０”の
時二重故障信号１０を“１”にして出力する。また３入
力論理積回路８２は比較結果信号５１ないし５３のいず
れかが“０”の時に“０”を出力する。さらに２入力Ｎ
ＯＲ回路８３は、二重故障信号１０が“０”でかつ３入
力ＡＮＤ回路８２の出力が“０”の時に、単一故障信号
９を“１”にして出力する。
【００５２】図４は、図１中の選択回路６の構成を示す
図である。２入力ＡＮＤ回路６１−１ないし６３−ｎの
片方の入力には３つのプロセッシングユニットからの出
力がそれぞれ入力され、もう一方の入力には比較結果信
号５１ないし５３が入力される。比較結果信号５１ない
し５３が“１”であれば対応するプロセッシングユニッ
トの出力信号が、３入力ＯＲ回路６４−１ないし６４−
ｎを介して多数決信号７−１ないし７−ｎとして出力さ
れる。
【００５３】図５は、図１の多数決回路における入力信
号と比較結果信号及び出力信号を表わすものである。こ
こでは、説明を簡単にするため、プロセッシングユニッ
トの出力信号が２ビット（ｎ＝２）で構成されている場
合を示している。ＡないしＣはそれぞれプロセッシング
ユニット１−１ないし１−３の出力信号すなわち多数決
回路２への入力信号３１ないし３３を示している。Ａ
Ｂ，ＢＣ，ＣＡは比較結果信号５１ないし５３を示して
いる。Ｖは多数決信号７を示している。ＥＳは単一故障
信号９を示している。ＥＭは二重故障信号１０を示して
いる。
【００５４】次に、以上のように構成された多数決回路
の動作について説明する。主に比較回路４１、選択回路
６、エラー判別回路８の動作について図５を参照しなが
ら、図２、図３、図４を用いて説明する。
【００５５】図５における第１列及び第２列は、３つの
プロセッシングユニットの出力が全て等しい場合であ
る。この場合、比較回路４１の内部にある２入力ＥＸＮ
ＯＲ回路４４−１ないし４４−ｎの出力は全て“１”に
なる。従ってＡＮＤ回路４５の出力信号すなわち比較結
果信号５１は“１”を出力する。同様に比較結果信号５
２及び比較結果信号５３も“１”を出力する。
【００５６】また、選択回路６に入力される比較結果信
号５１ないし５３は前述のように全て“１”であるか
ら、２入力ＡＮＤ回路６１−１ないし６１−ｎ，６２−
１ないし６２−ｎ，６３−１ないし６３−ｎは、入力信
号３１−１ないし３１−ｎ，３２−１ないし３２−ｎ，
３３−１ないし３３−ｎをそのまま出力信号として出力
する。これらの出力信号は３入力ＯＲ回路６４−１ない
し６４−ｎを介して多数決信号７−１ないし７−ｎとし
て出力される。
【００５７】また、エラー判別回路８において３入力Ｎ
ＯＲ回路８１の出力信号（すなわち二重故障信号１０）
は“０”になる。また、３入力ＡＮＤ回路８２の出力信
号は“１”になる。このため２入力ＮＯＲ回路８３の出
力信号（すなわち単一故障信号９）は“０”になる。
【００５８】次に、図５における第３列は、３つのプロ
セッシングユニットの出力の中で１つのプロセッシング
ユニット１−１の出力だけが異なる場合である。この場
合、比較回路４１の比較結果信号５１及び比較回路４３
の比較結果信号５３が“０”になる。比較回路４２の比
較結果信号５２は“１”になる。この時、選択回路６は
２入力ＡＮＤ回路６２−１ないし６２−ｎに入力されて
いる入力信号３２−１ないし３２−ｎをそのまま出力す
る。２入力ＡＮＤ回路６１−１ないし６１−ｎ及び６３
−１ないし６３−ｎからは常に“０”が出力される。従
って３入力ＯＲ回路６４−１ないし６４−ｎの出力信号
としては、入力信号３２−１ないし３２−ｎがそのまま
出力される。すなわち、プロセッシングユニット１−２
の出力が多数決信号７−１ないし７−ｎとして選択され
る。
【００５９】また、エラー判別回路８では３入力ＮＯＲ
回路８１の出力信号（すなわち二重故障信号１０）は
“０”になる。３入力ＡＮＤ回路８２の出力信号は
“０”になる。このため２入力ＮＯＲ回路８３の出力信
号（すなわち単一故障信号９）は“１”になる。
【００６０】なお、図５における第６列は３つのプロセ
ッシングユニットの出力の中で１つのプロセッシングユ
ニット１−３の出力だけが異なる場合である。この場合
は、プロセッシングユニット１−１の出力が多数決信号
７−１ないし７−ｎとして選択される。その他の点につ
いては、第３列の場合と同様である。
【００６１】次に、図５における第４列、５列及び７列
は、３つのプロセッシングユニットからの入力信号３１
ないし３３が全て異なる場合である。この場合、比較回
路４１ないし４３の比較結果信号は５１ないし５３が全
て“０”になる。この比較結果信号５１ないし５３は選
択回路６に入力される。比較結果信号５１ないし５３は
全て“０”であるから、２ＡＮＤ回路６１−１ないし６
１−ｎ，６２−１ないし６２−ｎ，６３−１ないし６３
−ｎは、入力信号３１−１ないし３１−ｎ，３２−１な
いし３２−ｎ，３３−１ないし３３−ｎの内容にかかわ
らず全て“０”を出力する。従って、３入力ＯＲ回路６
４−１ないし６４−ｎから出力される多数決信号７−１
ないし７−ｎは全て“０”として出力される。
【００６２】また、エラー判別回路８では３入力ＮＯＲ
回路８１の出力信号（すなわち二重故障信号１０）は
“１”になる。３入力ＡＮＤ回路８２の出力信号は
“０”になる。このため２入力ＮＯＲ回路８３の出力信
号（すなわち単一故障信号９）は“０”になる。
【００６３】以上のように、この実施例は、同一の演算
を実行する３台のプロセッシングユニットと多数決回路
により計算機システムの信頼性を向上させる方式におい
て、多数決回路が、３台のプロセッシングユニットの内
で２台ずつのプロセッシングユニットの組み合わせでそ
の出力を比較する比較回路と、この比較回路の比較結果
信号に基づき正常なプロセッシングユニットの出力を選
択する選択回路と、前記比較回路の比較結果信号を基に
プロセッシングユニットの単一故障と二重故障を区別す
るエラー判定回路とを備えたことを特徴とする。
【００６４】前述したように、この実施例では、比較回
路で３つのプロセッシングユニット出力の中から２つず
つのプロセッシングユニットの組み合わせで比較し、そ
の比較結果信号を選択回路及びエラー判別回路に入力す
る。選択回路では比較結果信号に従って出力すべきプロ
セッシングユニットの信号を選択する。全てのプロセッ
シングユニットの出力が異なる時、選択回路は信号を出
力しない。エラー判別回路では比較結果信号を解析し該
プロセッシングユニットの故障状況を出力することによ
りプロセッシングユニット二重故障の検出ができる。
【００６５】従って、この実施例によれば、１つのプロ
セッシングユニットが故障した場合は正しいプロセッシ
ングユニットを特定してその出力を選択出力できる。ま
た、複数のプロセッシングユニットが故障した場合は二
重故障として検出できる。
【００６６】なお、この例では、エラー判定回路を有す
る多数決回路を示したが、エラー判定回路がなくてもよ
い。選択回路は全ての入力信号が異なる場合、いずれの
入力信号も選択しない。従って、多数決回路の後段の回
路が有効状態“１”の場合に動作する場合には、なんら
誤動作しない。
【００６７】実施例２． 図６は、実施例１の図４の選択回路６の第２ビット目
に、３入力ＮＯＲ回路６５及び２入力ＯＲ回路６７で構
成されるレベル設定回路６８を設けたものである。レベ
ル設定回路６８は、比較結果信号５１ないし５３の状態
により多数決信号７−２のレベルを設定するようにした
ものである。このレベル設定回路６８は、多数決信号７
−２の信号レベルが後段の回路において有効状態となる
“０”である場合であって選択回路６がいずれの入力信
号をも選択しない場合に多数決信号７−２のレベルを強
制的に“１”にして後段の回路を動作させないようにす
る。
【００６８】図７は、実施例１における図４の選択回路
を図６の選択回路に置きかえた時の動作を示している。
図の中の定義は実施例１における図５と同じである。
【００６９】以上のように構成される多数決回路の動作
について、特に実施例１との相違を中心に図６及び図７
を用いて説明する。
【００７０】図７の第１列及び第２列のように３つのプ
ロセッシングユニットの出力が全て同じ場合、及び第３
列及び６列のように３つのプロセッシングユニットのう
ち１つのプロセッシングユニットの出力が異なる場合の
動作は、レベル設定回路６８内の３入力ＮＯＲ回路６５
の出力は“０”となるため実施例１における動作と全く
同一である。
【００７１】ところが、第４列、第５列及び第７列のよ
うに３つのプロセッシングユニットの出力が全て異なる
場合は、比較結果信号５１ないし５３が全て“０”にな
るため、レベル設定回路６８内の３入力ＮＯＲ回路６５
の出力信号６６が“１”になる。従って２入力ＯＲ回路
の出力信号すなわち多数決信号７−２は強制的に“１”
になる。
【００７２】以上のように、この実施例で多数決回路に
用いられる選択回路は、前記比較回路からの比較結果信
号に基づいていずれの入力信号も出力されない場合は、
多数決信号が後段に接続される制御回路にとって無効な
信号レベルになるように設定するためのレベル設定回路
を含むことを特徴とする。
【００７３】このように、比較回路からの比較結果信号
が全て“０”の時に予め決められたレベルの信号を出力
するためのレベル設定回路を備えることにより、後段に
接続される回路に誤った信号を出力するのを未然に防ぐ
ことができる。
【００７４】なお、この例では、レベル設定回路６８を
第２ビット用に設けた場合を示したが、その他のビット
で有効状態が“０”であるビットがある場合には、同様
にそのビットにレベル設定回路６８を設けるようにして
もよい。
【００７５】実施例３． 図８は、本発明の第３実施例に係る多数決回路の全体構
成を示すブロック図である。ここでは、説明を簡単にす
るために第１実施例と共通の要素には同一の符号が付さ
れている。
【００７６】この多数決回路は第１実施例で説明した多
数決回路の構成にウィンドウ回路１１を付加したもので
ある。また、先に示した従来技術による図２７の回路と
異なる点は、図２８で構成される多数決回路２の代わり
に比較回路４１ないし４３で構成される比較手段と、選
択回路６（選択手段）を設け、また不一致検出回路３の
代わりにエラー判別回路８ａ（エラー判別手段）を設
け、マスク時間設定回路５の代わりにウィンドウ回路１
１を設けた点である。プロセッシングユニット１−１な
いし１−３から多数決回路への入力信号３１ないし３３
は、比較回路４１ないし４３と選択回路６に供給され
る。プロセッシングユニットからの入力信号のうち特定
の制御信号３４ないし３６はウィンドウ回路１１に入力
される。比較回路４１ないし４３の比較結果信号５１な
いし５３により選択回路６はいずれかの入力信号を多数
決信号７として選択する。さらにエラー判別回路８ａで
ウィンドウ回路１１から出力されるエラーチェック信号
１２に従い比較結果信号５１ないし５３を評価する。
【００７７】図９に、図８中のエラー判別回路８ａの構
成を示す。実施例１の図３と異なる点は、３入力ＮＯＲ
回路８１及び２入力ＮＯＲ回路８３からの出力信号をマ
スクするための２入力ＡＮＤ回路８４及び８５を付加し
たことである。
【００７８】図１０に、図８中のウィンドウ回路１１の
構成を示す。ウィンドウ回路１１は、プロセッシングユ
ニットからの特定の制御信号を入力する。この例ではプ
ロセッシングユニットの出力しているアドレスが有効で
あることを示すアドレスストローブ信号３４−１，３５
−１，３６−１と、データが有効であることを示すデー
タストローブ信号３４−２，３５−２，３６−２を２入
力ＯＲ回路５６−１ないし５６−３に入力する。そし
て、２入力ＯＲ回路５６−１ないし５６−３の出力信号
を３入力ＯＲ回路５７を介して、エラーチェック信号１
２として出力する。
【００７９】図１１は、図８中のプロセッシングユニッ
ト１−１ないし１−３の入力信号３１ないし３３と、ア
ドレスストローブ信号３４−１，３５−１，３６−１
と、データストローブ信号３４−２，３５−２，３６−
２と、エラーチェック信号１２の動作タイミングを示す
図である。
【００８０】図１２に、図８における多数決回路の動作
を示す。図１２は図１１のタイミング信号と対応して表
わされている。図においてＡＤＤＲ／ＤＡＴＡはアドレ
ス／データ線への出力信号を示している。ＡＳはアドレ
スストローブ信号を示している。ＤＳはデータストロー
ブ信号を示している。ＥＣはエラーチェック信号を示し
ている。ＺＺはプロセッシングユニットの出力信号がハ
イインピーダンスであることを示している。Ｘは比較結
果信号が不定であることを示している。
【００８１】以上のように構成される多数決回路の動作
について、特にウィンドウ回路１１及びエラー判別回路
８ａの動作について、図９、図１０、図１２を用いて説
明する。
【００８２】図１２における第１列、第３列、第５列及
び第７列はプロセッシングユニットの特定の制御信号す
なわち、アドレスストローブ３４−１，３５−１，３６
−１及びデータストローブ３４−２，３５−２，３６−
２のいずれか１つが有効状態“１”の場合である。この
場合、図１０のウィンドウ回路１１の２入力ＯＲ回路５
６−１ないし５６−３のいずれかの入力に“１”が入力
される。このため、３入力ＯＲ回路５７の出力信号すな
わちエラーチェック信号１２は“１”となる。そして、
図９のエラー判別回路８ａの２入力ＡＮＤ回路８４，８
５の出力信号すなわち二重故障信号１０及び単一故障信
号９は、比較結果信号５１ないし５３に従って故障検出
状態を出力する。
【００８３】次に、図１２における第２列、第４列、及
び第６列はプロセッシングユニットの入力信号３１ない
し３３がハイインピーダンス“ＺＺ”にある場合であ
る。この場合、比較結果信号５１ないし５３は不定値
“Ｘ”を出力する。また、アドレスストローブ３４−
１，３５−１，３６−１及びデータストローブ３４−
２，３５−２，３６−２は全て“０”の状態にある。従
って、図１０のウィンドウ回路１１の２入力ＯＲ回路５
６−１ないし５６−３には全て“０”が入力される。こ
のため、３入力ＯＲ回路５７の出力信号すなわちエラー
チェック信号１２は“０”となる。そして、図９のエラ
ー判別回路８ａの２入力ＡＮＤ回路８４，８５の出力信
号すなわち二重故障信号１０及び単一故障信号９は、比
較結果信号５１ないし５３の状態に関係無く常に“０”
を出力する。
【００８４】以上のように、この実施例は、プロセッシ
ングユニットから出力される特定の制御信号を用いて、
比較回路の比較結果信号の有効性を示すエラーチェック
信号を生成するウィンドウ回路を設け、該ウィンドウ回
路のエラーチェック信号により故障検出の出力を抑止す
るエラー判別回路を備えたことを特徴とする。
【００８５】この実施例では、プロセッシングユニット
の出力信号の中の特定の制御信号を使用し、エラー判別
回路に対してエラーチェックの有効性を示す信号を生成
するウィンドウ回路をエラー判別回路の前段に備えた。
ウィンドウ回路はプロセッシングユニットからの出力信
号の内で特定な制御信号が有効状態にある時に、エラー
チェック信号を出力する。前記プロセッシングユニット
がアイドル状態あるいはバスの切換状態の場合は、アド
レス信号及びデータ信号が不定になるが、この場合で
も、エラー判別回路で故障プロセッシングユニットを誤
検出するのを防止することができる。また、誤検出防止
のためのマスク条件は図９，図１０に示したように単純
な組み合わせロジックで構成できるという利点がある。
【００８６】実施例４． 図１３は、本発明の第４実施例に係る制御ユニットの全
体構成を示すブロック図である。ここでは、説明を簡単
にするために従来技術による図３１と共通の要素には同
一の符号が付されている。
【００８７】この制御ユニットが、先に示した図３０の
構成と異なる点は、制御ユニットの中に組込んだ多数決
回路２−１及び２−２の間で、お互いの情報を交換する
ため比較結果信号２１及び２２を互いに出力することで
ある。
【００８８】図１４は、図１３中の多数決回路２−１の
構成を示す図である。比較結果信号２１−１ないし２１
−３は比較回路４１−１ないし４３−１の比較結果信号
であり、二重化されたもう一方の制御ユニット内の多数
決回路２−２に渡される。また比較結果信号２２−１な
いし２２−３は同様にしてもう一方の制御ユニット内の
多数決回路２−２から出力された比較結果信号である。
【００８９】図１５に図１３中の多数決回路内の選択回
路６Ａの構成を示す。前述した実施例１の図４に、２入
力ＡＮＤ回路６９−１ないし６９−３を付加したもので
ある。２入力ＡＮＤ回路６９−１ないし６９−３には、
多数決回路２−１内の比較結果信号２１−１ないし２１
−３及び、多数決回路２−２からの比較結果信号２２−
１ないし２２−３が入力される。そして、この２入力Ａ
ＮＤ回路６９−１ないし６９−３の出力により多数決信
号７−１ないし７−ｎが決定される。
【００９０】図１６は、多数決回路２−１の動作を示す
表である。特に比較結果信号２１−１ないし２１−３、
比較結果信号２２−１ないし２２−３、及び選択回路６
Ａの出力信号である多数決信号Ｖ＃１，Ｖ＃２と、推定
される故障要因の関係を示す図である。図において、Ａ
Ｂ＃１，ＢＣ＃１，ＣＡ＃１は多数決回路２−１の比較
結果信号を示している。ＡＢ＃２，ＢＣ＃２，ＣＡ＃２
は多数決回路２−２の比較結果信号を示している。Ｖ＃
１は多数決回路２−１の多数決信号を示している。Ｖ＃
２は多数決回路２−２の多数決信号を示している。
【００９１】以上のように構成される制御ユニットの動
作について説明する。特に選択回路の動作について図１
６を参照しながら図１４、図１５を用いて説明する。
【００９２】図１６における第１列は、比較結果信号２
１−１ないし２１−３及び比較結果信号２２−１ないし
２２−３の全てが“１”の場合である。この場合、プロ
セッシングユニット１−１ないし１−３の入力信号３１
ないし３３は全て正常であることを示しいる。選択回路
６Ａ内の２入力ＡＮＤ回路６９−１ないし６９−３の出
力は全て“１”になり、多数決信号７−１ないし７−ｎ
は結果としてプロセッシングユニット１−１からの入力
信号３１を出力する。
【００９３】次に、図１６における第２列は、プロセッ
シングユニット１−１が故障しさらに比較回路４１−１
が故障している場合である。この場合、多数決回路２−
１内の比較結果信号２１−１ないし２１−３がそれぞれ
“１”，“１”，“０”になる。比較結果信号（ＡＢ＃
１）２１−１が“１”になるのは、プロセッシングユニ
ット１−１が故障していることにより本来“０”になる
べきものが、比較回路４１−１が故障しているため、
“１”に逆転するからである。また、比較結果信号２２
−１ないし２２−３はプロセッシングユニット１−１が
故障しているためそれぞれ“０”，“１”，“０”にな
る。これにより選択回路６Ａ内の２入力ＡＮＤ回路６９
−２の出力が“１”となり、多数決回路信号７−１ない
し７−ｎには結果としてプロセッシングユニット１−２
の入力信号３２が出力される。
【００９４】同様にして図１６における第３列のよう
に、プロセッシングユニット１−３及び多数決回路２−
２内の比較回路４２−２（ＢＣ＃２）が故障した場合、
さらに第４列のように、プロセッシングユニット１−１
及び多数決回路２−２内の比較回路４１−２（ＡＢ＃
２）が故障した場合でも選択回路６Ａは正しいプロセッ
シングユニットの出力を多数決信号として出力すること
ができる。
【００９５】以上のように、この実施例は、多数決回路
を内蔵した制御ユニットを二重化し、前記多数決回路中
の比較回路の比較結果信号をお互いの多数決回路間で交
換し合うことを特徴とする。すなわち、多数決回路を二
重化し、２つの比較回路の比較結果信号の論理積をとる
ようにすることにより、比較回路の信頼性を向上させる
ものである。また、比較回路の故障を相手側の比較結果
信号により検出することができ、選択回路が故障プロセ
ッシングユニットからの入力信号を誤って選択出力して
しまうのを未然に防ぐことができる。
【００９６】実施例５． 図１７は、本発明の第５実施例に係る制御ユニット中
の、多数決回路２−１の構成を示すブロック図である。
先に示した図３２の構成において、多数決回路２の故障
を救済するために前後に設けた誤り訂正符号化回路２８
−１ないし２８−３及び、誤り訂正復号化回路２９を設
けていた。これに対してこの制御ユニットは、多数決回
路内の比較回路を二重化し、その比較結果をそれぞれ２
入力ＡＮＤ回路１０４ないし１０６を経由して出力する
ものである。さらに、二重化した多数決回路２−１及び
２−２の間でお互いの情報を交換するための比較結果信
号２１及び２２を設けている。また、さらに比較結果信
号をステータスレジスタ１９（記憶手段）に記憶させ、
この記憶結果によりプロセッシングユニットに対して割
込み信号３７を出力するものである。またプロセッシン
グユニットからステータスレジスタ１９の内容を読み出
せるようにしたものである。
【００９７】図１８は、図１７中ステータスレジスタ１
９の内部構成を示す図である。ステータスレジスタ１９
は、フリップフロップ等で構成される記憶素子１９−１
ないし１９−９を備えている。記憶素子１９−１ないし
１９−９は、多数決回路２−１内の比較回路４１−１
１，４１−１２，４２−１１，４２−１２，４３−１
１，４３−１２の比較結果信号５１−１，５１−２，５
２−１，５２−２，５３−１，５３−２及び、多数決回
路２−２からの比較結果信号２２−１ないし２２−３の
値をそれぞれ記憶する。９入力ＮＡＮＤ回路４０は、前
記ステータスレジスタのいずれかに“０”が書込まれる
と、プロセッシングユニットに対する割込み信号３７を
“１”にする。
【００９８】図１９は、ステータスレジスタ１９の内容
をチェックすることにより、プロセッシングユニットが
故障箇所を特定した結果を示すものである。
【００９９】以上のように構成される多数決回路の動作
について、図１７ないし図１９を用いて説明する。な
お、比較回路４１ないし４３、選択回路６Ａ及びエラー
判別回路８の動作は前述の実施例と同じなので説明を省
略する。
【０１００】図１７における比較回路は二重化されてい
る。比較回路のそれぞれの出力は２入力ＡＮＤ回路１０
４ないし１０６を介して最終的な比較結果信号２１−１
ないし２１−３として、選択回路６Ａ、エラー判別回路
８及び二重化された多数決回路２−２（図１３参照）に
供給される。同様にして二重化された多数決回路２−２
から比較結果信号２２−１ないし２２−３が多数決回路
２−１に入力される。従って比較結果信号２１−１ない
し２１−３及び２２−１ないし２２−３は、二重化した
比較回路の比較結果信号５１−１と５１−２あるいは、
比較結果信号５２−１と５２−２あるいは、比較結果信
号５３−１と５３−２、の双方が“１”の時のみ“１”
になる。すなわち両方の比較回路が正しい動作をしてい
ることを保証することができる。
【０１０１】次に、図１８におけるステータスレジスタ
１９中ののフリップフロップ１９−１ないし１９−９
は、図示していないリセット信号により初期状態では全
て“１”となっているものとする。初期状態では９入力
ＡＮＤ回路４０の出力信号すなわち割込み信号３７は
“０”となる。従ってフリップフロップ１９−１ないし
１９−９のイネーブル信号ＥＮは“１”となり、フリッ
プフロップの９本の入力信号の状態をそのまま出力信号
３８−１ないし３８−９として出力している。以後フリ
ップフロップの９本の入力信号のうちいずれか１本が
“０”になると、９入力ＮＡＮＤ回路４０の出力信号は
“１”になる。そして、プロセッシングユニットに対す
る割込み信号３７が“１”となって割り込み信号が発生
する。割り込み信号３７が“１”になると、フリップフ
ロップのイネーブル信号は“０”になりその時の入力信
号の状態を保持（記憶）する。
【０１０２】プロセッシングユニットは割り込み信号を
検出すると、ステータスレジスタ１９の内容をステータ
ス読み出し信号３８を介して読み出す。そして、プロセ
ッシングユニットは故障箇所をプログラムにより解析す
る。
【０１０３】図１９に示すように第１列に示すステータ
スは、比較結果信号の全ての値が“１”の場合である。
このことからプロセッシングユニット、レシーバ回路、
比較回路の全てが正常な状態であることがわかる。第２
列に示すステータスは、比較結果ＢＣ＃１１，ＢＣ＃１
２及びＢＣ＃２が“１”で、他は全て“０”の場合であ
る。このことからプロセッシングユニット１−１（ＣＰ
Ｕ＃Ａ）が故障していることがわかる。
【０１０４】第３列に示すステータスは多数決回路２−
２からの比較結果信号２２−１ないし２２−３（ＡＢ＃
２，ＢＣ＃２，ＣＡ＃２）は全て“１”にもかかわら
ず、多数決回路２−１内の比較結果信号５１−１（ＡＢ
＃１１）と５１−２（ＡＢ＃１２）及び５３−１（ＣＡ
＃１１）と５３−２（ＣＡ＃１２）が全て“０”の場合
である。このことから、プロセッシングユニット１−１
（ＣＰＵ＃Ａ）が故障しているのではなく、プロセッシ
ングユニット１−１の出力信号を受取るレシーバ回路１
３−１（レシーバＡ＃１）が故障していることがわか
る。
【０１０５】同様にして、第４列に示すステータスから
は、プロセッシングユニット１−３（ＣＰＵ＃Ｃ）と、
多数決回路２−１内の比較回路４３−１２（ＣＡ＃１
２）が故障していることがわかる。故障箇所の修復後、
プロセッシングユニットは、故障箇所の解析及び診断を
行い、その結果、故障箇所が正常に動作すると判定した
場合には、図１８におけるステータスレジスタ１９中の
フリップフロップ１９−１ないし１９−９を図示してい
ないリセット信号により初期状態の“１”に設定する。
【０１０６】以上のように、この実施例は、多数決回路
において比較回路を二重化し、２つの比較手段の出力の
論理積を比較結果信号として、前記選択回路及び前記エ
ラー判別回路へ供給することを特徴とする。この実施例
は、比較回路を二重化し、２つの比較回路の比較結果信
号の論理積をとるようにすることにより、比較回路の信
頼性を向上させるものである。また、比較回路の故障を
相手側の比較結果信号により検出することができ、選択
回路が故障プロセッシングユニットからの入力信号を誤
って選択出力してしまうのを未然に防ぐことができる。
【０１０７】また、この実施例は、多数決回路におい
て、自分内の制御ユニットにおける比較結果信号と、相
手制御ユニットからの比較結果信号の両方を記憶する記
憶回路を設け、該記憶回路に比較結果の不一致を示す内
容が書き込まれたことにより、プロセッシングユニット
に対して割込み信号を通知し、プロセッシングユニット
から該記憶手段の内容を読み出すことを特徴とする。
【０１０８】この実施例によれば、プロセッシングユニ
ットの故障なのか、あるいは制御ユニット中のレシーバ
回路の故障なのかを区別できる。このため、交換修理す
るときの修理個所を特定することで、修理時間を大幅に
短縮することができる。
【０１０９】実施例６．図２０は、本発明の第６実施例
に係る多数決回路の構成を示すブロック図である。この
多数決回路が、先に示した従来の技術である特開昭５７
−３６３５６号公報あるいは、特開平１−１２６８２５
号公報における構成と異なる点は、主系選択回路あるい
はパージング回路の代わりにマスク回路５４を設け、比
較結果信号５１ないし５３をマスク回路５４を経由し
て、選択回路６に供給するようにした点である。
【０１１０】図２１は、図２０中のマスク回路５４の内
部構成を示す図である。接続フラグ７０はどのプロセッ
シングユニットを接続するかを示すフラグである。マス
タフラグ９０は全ての比較結果信号が“０”の場合に特
定のプロセッシングユニットの出力を選択するフラグで
ある。接続フラグ７０及びマスタフラグ９０はフリップ
フロップ等の記憶回路で構成される。接続フラグ７０及
びマスタフラグ９０はプロセッシングユニットからの制
御信号であるマスク回路設定信号５５により内容を設定
することができる。比較回路からの比較結果信号５１な
いし５３はこのマスク回路を通して変換され、最終的に
選択回路６への出力信号７９−１ないし７９−３として
供給される。
【０１１１】以上のように構成される多数決回路の動作
について、図２０及び図２１を用いて説明する。
【０１１２】通常の動作時は接続フラグ７０は全て
“１”が設定され、マスタフラグ９０には全て“０”が
設定されているものとする。比較結果信号５１ないし５
３はそのままＡＮＤ回路７２−１ないし７２−３及びＯ
Ｒ回路７８−１ないし７８−３を介して選択回路６への
出力信号７９−１ないし７９−３として供給される。従
って、選択回路６は前述の実施例と同様の動作を行う。
この状態では比較結果信号５１ないし５３の中で１つで
も“１”の信号があると、選択回路６からはいずれかの
プロセッシングユニットの出力が選択され出力される。
【０１１３】次に、比較結果信号５１ないし５３の全て
が“０”、すなわち３つのプロセッシングユニット１−
１ないし１−３の出力が全て異なる時には、３入力ＮＯ
Ｒ回路７４の出力信号７５が“１”になる。このため、
ＡＮＤ回路７６−１ないし７６−３はマスタフラグ９０
の内容を出力する。最終的なマスク回路の出力信号７９
−１ないし７９−３としてマスタフラグ９０の内容がそ
のまま出力される。前述したように、マスタフラグ９０
の内容が“０”に設定されていると、マスク回路の出力
信号７９−１ないし７９−３は全て“０”になる。従っ
て、選択回路からは全て“０”が出力されることにな
り、この場合も前述の実施例と同じ動作をする。
【０１１４】次にプロセッシングユニットからのマスタ
フラグ書き込み信号５５−８によりマスタフラグ設定用
信号５５−５ないし５５−７を介してマスタフラグのど
れかのビットに予め“１”が設定されてる場合について
説明する。例えばマスタフラグＢに予め“１”が設定さ
れてる場合について説明する。３つのプロセッシングユ
ニットの出力が全て異なると、３入力ＮＯＲ回路７４の
出力信号７５が“１”になる。マスタフラグＢの出力信
号９１−２は“１”であると、２入力ＡＮＤ回路７６−
２の出力信号７７−２が“１”となる。その結果マスク
回路の出力信号７９−２が“１”になる。これを受けた
選択回路６はプロセッシングユニット１−２の出力を選
択し多数決信号７として出力する。
【０１１５】次に接続フラグ７０の動作について説明す
る。接続フラグは３つのプロセッシングユニット１−１
ないし１−３の中で、多数決の対象にするものを決定す
るためのものである。プロセッシングユニットからの接
続フラグ書込み信号５５−４により接続フラグ設定用信
号５５−１ないし５５−３の内容が設定できるようにな
っている。例えば接続フラグ７０の接続フラグＡに
“０”が設定され、接続フラグＢ及びＣに“１”が設定
された場合は、プロセッシングユニット１−１（ＣＰＵ
＃Ａ）が実際には接続されているにもかかわらず、接続
フラグＡの出力信号７１−１が“０”になっているた
め、３入力ＡＮＤ回路７２−１及び７２−３により、プ
ロセッシングユニット１−１（ＣＰＵ＃Ａ）にかかわる
比較結果信号５１（ＡＢ）及び比較結果信号５３（Ｃ
Ａ）を使用しないように制御する。
【０１１６】この実施例では、多数決回路内の選択回路
の前段に、外部から設定可能なマスク回路を設け、この
マスク回路に接続フラグとマスタフラグを設ける。そし
て接続フラグの該当ビットを“０”にすることで故障を
起こしたプロセッシングユニットを正常なプロセッシン
グユニットが切り離すことがでる。またマスタフラグを
予め設定しておくことにより、３つのプロセッシングユ
ニットの出力が全て異なる（二重故障）の場合でも、指
定されたプロセッシングユニットの出力を選択すること
ができる。従ってこの機能を使用すると、例えば故障履
歴により最終的に選択されるプロセッシングユニットを
指定することができ、万一３つのプロセッシングユニッ
トの中で２つのプロセッシングユニットが故障した場合
でも、正常と思われるプロセッシングユニットを選択で
きる確率を向上することができ、可能なかぎりシステム
の連続運転を続けることができる。また、プロセッシン
グユニットの出力ビット数に関係なく、比較結果に対し
て簡単な論理演算を行うことにより前記機能が実現でき
るので、回路規模を小さくすることが可能となる。
【０１１７】実施例７． 図２２は、本発明の第７実施例に係る多数決回路の故障
を検出する構成を示すブロック図であり、この構成が、
先に示した従来の技術における図３２あるいは図３４の
構成と異なる点は、多数決回路２の前段にパリティ生成
回路（パリティ生成手段）２３−１ないし２３−３を付
加し、多数決回路２後段にパリティ検査回路２５（パリ
ティ検査手段）を付加した点である。パリティ生成回路
の出力信号２４−１ないし２４−３と、プロセッシング
ユニット１−１ないし１−３からの入力信号３１ないし
３３の両方を多数決回路２に入力する。多数決回路２の
出力信号７の結果を、パリティ検査回路２５（パリティ
検査手段）で検査し、パリティを含む出力信号７をその
まま次段の回路に供給する。
【０１１８】図２２における動作を説明する。プロセッ
シングユニット１−１ないし１−３からの入力信号３１
ないし３３は多数決回路２及びパリティ生成回路２３−
１ないし２３−３に入力される。パリティ生成回路２３
−１ないし２３−３ではプロセッシングユニットからの
入力信号３１ないし３３に対してパリティビット２４−
１ないし２４−３を生成し、これを多数決回路２に入力
する。多数決回路では前述の実施例に従ってパリティビ
ットを含めた入力信号の中から、正しいものを多数決信
号７として出力する。この時選択回路６が故障し誤った
出力を行ったと仮定する。多数決回路７に対してパリテ
ィ検査回路２５でパリティ検査を行うと、エラー出力信
号２６は“１”となり、多数決回路２の故障を検出する
ことができる。
【０１１９】以上のように、この実施例は、プロセッシ
ングユニットの出力にパリティを付加するためのパリテ
ィ生成回路と、該プロセッシングユニットの出力と該パ
リティ生成回路の出力の双方を含め正常な出力を選択す
る多数決回路と、該多数決回路の正常動作を検査するパ
リティ検査回路を設け、多数決回路の後段に接続される
制御回路にパリティ情報が付加された信号を供給するこ
とを特徴とする。
【０１２０】この実施例では、プロセッシングユニット
の出力にパリティ生成回路によりパリティビットを付加
し、このパリティビットを含めて前記多数決回路に入力
し、多数決回路内の選択回路の出力をパリティ検査手段
により検査する。従って、多数決回路内の比較回路及び
選択回路の故障を検出できる。さらに選択回路の後段に
接続される制御回路にもパリティビットを付加した情報
を送出することにより、後段に接続される制御回路でも
エラーチェック用の信号として使用可能となる。このよ
うに簡単な回路でシステム全体の信頼性を向上すること
ができる。
【０１２１】実施例８． 図２３は、本発明の第８実施例に係る制御ユニットの全
体構成を示すブロック図である。説明を簡単にするため
に従来技術による図３０と共通の要素には同一の符号が
付されている。
【０１２２】この制御ユニットが、先に示した図３０の
構成と異なる点は、多数決回路２を制御ユニットの内部
に組込み、レシーバ回路１３−１ないし１３−３を介し
てプロセッシングユニット１−１ないし１−３の出力信
号１３１ないし１３３を多数決回路２に供給し、多数決
回路２の多数決信号７を機能回路１４に供給するように
したものである。
【０１２３】以上のように構成される制御ユニットの動
作について図２３を用いて説明する。プロセッシングユ
ニット１−１ないし１−３の出力信号１３１ないし１３
３はレシーバ回路１３−１ないし１３−３に入力され
る。レシーバ回路からは出力信号２３１ないし２３３と
して出力され、多数決回路２の入力信号３１ないし３３
となる。多数決回路は前述した実施例で述べたものと同
様のものを使用できるのでここではその動作については
触れない。
【０１２４】プロセッシングユニット１−１ないし１−
３が全て同一の動作をしていると出力信号１３１ないし
１３３は全て同じものが出力される。レシーバ回路のい
ずれか例えばレシーバ回路１３−１が故障すると、多数
決回路２に入力される入力信号３１はプロセッシングユ
ニット１−１の出力信号１３１とは異なったものとな
る。しかし、多数決回路２ではプロセッシングユニット
１−２の出力信号１３２を選択し多数決信号７として機
能回路１４に供給する。すなわち機能回路１４にはプロ
セッシングユニットの出力の中からレシーバ回路を含め
た正しい出力が供給される。
【０１２５】以上のようにこの実施例は、プロセッシン
グユニットに接続される制御ユニットに複数のレシーバ
回路を設けるとともに、レシーバ回路の後段に多数決回
路を設け、プロセッシングユニットと制御ユニットのレ
シーバ回路を含め正常な出力を選択することを特徴とす
る。
【０１２６】この実施例では、制御ユニットの中に多数
決回路を設けることにより、プロセッシングユニット及
び制御ユニットのレシーバを含めた多数決を行うことが
できる。
【０１２７】実施例９． 図２４は、本発明の第９実施例に係る制御ユニットの全
体構成を示すブロック図である。説明を簡単にするため
に従来技術による図３０と共通の要素には同一の符号が
付されている。
【０１２８】この制御ユニットが、先に示した図３０の
構成と異なる点は、多数決回路２を制御ユニットの内部
に組み込み、レシーバ回路１３−１ないし１３−３を介
してプロセッシングユニット１−１ないし１−３の出力
信号１３１ないし１３３を三重化した機能回路１４−１
ないし１４−３に供給し、機能回路１４−１ないし１４
−３の出力信号１５−１ないし１５−３を多数決回路２
に供給し、多数決回路２の多数決信号７をドライバ回路
１６を介して出力するようにしたものである。
【０１２９】以上のように構成される制御ユニットの動
作について図２４を用いて説明する。プロセッシングユ
ニット１−１ないし１−３の出力信号１３１ないし１３
３はレシーバ回路１３−１ないし１３−３に入力され
る。レシーバ回路からは出力信号２３１ないし２３３と
して出力され、機能回路１４−１ないし１４−３に入力
される。機能回路では制御ユニットに必要な機能例えば
プロセッシングユニットの命令を格納する主記憶装置
（図示せず）のアクセスに必要な制御を行うための信号
を生成する。機能回路からの出力信号１５−１ないし１
５−３は多数決回路２の入力信号３１ないし３３とな
る。多数決回路は前述した実施例で述べたものと同様の
ものをそのまま使用できるのでここではその動作につい
ては触れない。
【０１３０】プロセッシングユニット１−１ないし１−
３が全て同一の動作をしていると出力信号１３１ないし
１３３は全て同じものが出力される。そして、レシーバ
回路を介して機能回路に同一の信号が供給される。も
し、機能回路のいずれか例えば機能回路１４−１が故障
すると、機能ユニットの回路１４−１の出力は他の２つ
の機能回路１４−２及び１４−３と異なったものにな
る。しかしながら、多数決回路２では機能回路１４−１
ないし１４−３の出力信号の中から正しいものを選択し
て多数決信号７として出力する。従ってプロセッシング
ユニット１−１ないし１−３、レシーバ回路１３−１な
いし１３−３、及び機能回路１４−１ないし１４−３の
いずれか１つが故障しても正しい出力が得られる。
【０１３１】以上のように、この実施例は、プロセッシ
ングユニットに接続される制御ユニット中の機能回路を
三重化し、機能回路の後段に多数決回路を設け、多数決
回路がプロセッシングユニットと制御ユニット中のレシ
ーバ回路及び機能回路を含め正常な出力を選択すること
を特徴とする。
【０１３２】この実施例では、制御ユニットの中の機能
回路を三重化し、その後に多数決回路を設けることによ
り、プロセッシングユニット、制御ユニット中のレシー
バ及び機能回路を含めた多数決を行うことができ、機能
回路の信頼性を向上することが可能になる。
【０１３３】実施例１０． 図２５は、本発明の第１０実施例に係る多数決用ＬＳＩ
（半導体集積回路）構成を示すブロック図である。説明
を簡単にするために前述の実施例と共通の要素には同一
の符号が付されている。
【０１３４】多数決用ＬＳＩ３０は、多数決の対象とな
る複数組みの汎用入力ピン３１Ｐないし３３Ｐ、多数決
信号を出力する汎用出力ピン７Ｐと、汎用入力ピン３１
Ｐないし３３Ｐの信号が有効であることを示す制御信号
を入力する制御入力ピン３４Ｐないし３６Ｐと、マスク
回路に設定するための設定信号入力ピン５５Ｐと、外部
に比較結果を出力するための比較結果出力ピン２１−１
Ｐないし２１−３Ｐと、外部から比較結果を入力するた
めの比較結果入力ピン２２−１Ｐないし２２−３Ｐと、
３つのプロセッシングユニットの単一故障状態を出力す
る単一故障信号出力ピン９Ｐと、二重故障状態を出力す
る二重故障信号出力ピン１０Ｐと、いずれかの比較結果
に誤りが発生した時に外部に割り込みを出力するための
割り込み信号出力ピン３７Ｐと、このとき記憶された比
較結果を外部に出力するためのステータス出力ピン３８
Ｐ等で構成される多数の入出力ピンを備えている。さら
に、多数決用ＬＳＩは、これらの入出力ピンに接続され
る比較回路４１ないし４３、選択回路６、エラー判別回
路８、ウィンドウ回路１１、マスク回路５４、ステータ
スレジスタ１９で構成される。
【０１３５】図２６は図２５中の多数決用ＬＳＩを実際
のシステムに応用した例を示している。３つのプロセッ
シングユニット１−１ないし１−３は二重化された多数
決用ＬＳＩの汎用入力ピン３１Ｐないし３３Ｐ、及び制
御用入力ピン３４Ｐないし３６Ｐに接続され、二重化さ
れた多数決用ＬＳＩはお互いに比較結果出力ピン２１−
１Ｐないし２１−３Ｐと２２−１Ｐないし２２−３Ｐが
接続され、汎用出力ピン７Ｐは主記憶制御回路に接続さ
れ、主記憶制御回路の出力信号１５が主記憶装置に出力
され、単一故障信号出力ピン９Ｐ及び二重故障信号出力
ピン１０Ｐは表示パネル９４に接続されている。さらに
設定信号入力ピン５５Ｐは“１”のレベルに固定され、
割り込み信号出力ピン３７Ｐと、ステータス出力ピン３
８Ｐは本例では使用されていない。
【０１３６】このように構成される多数決用ＬＳＩの動
作は前述の多数決回路の実施例と同じなので省略する
が、以下に図２６の応用例について全体の動作を説明す
る。
【０１３７】３つのプロセッシングユニット１−１ない
し１−３は同一命令を同じタイミングで実行しており、
この出力は多数決用ＬＳＩを介して主記憶制御回路に供
給される。多数決回路は前述のように高信頼化されてい
るので、３つのプロセッシングユニットの中で１つのプ
ロセッシングユニットが故障しても、主記憶制御回路１
４には常に正しい信号が供給されるため、主記憶装置９
３には正しいデータが書込まれることになる。
【０１３８】また、多数決用ＬＳＩは二重化されてお
り、しかもお互いの比較回路の比較結果を交換している
ため、故障検出及び故障解析能力が高められている。さ
らに故障の様子は単一故障信号出力ピン９Ｐ及び二重故
障信号出力ピン１０Ｐに接続された表示パネルにより知
ることができる。
【０１３９】以上のように、この実施例では、多数決の
対象となる入力信号を入力する複数組みの汎用入力ピン
と、該汎用入力ピンの入力信号を比較回路の比較結果に
より選択出力する選択回路と、該選択回路からの出力を
前記汎用入力ピンからの入力信号の多数決信号として出
力するための汎用出力ピンと、前記比較回路の比較結果
により前記入力信号の故障の程度を判別するエラー判別
回路と、該エラー判別回路の結果を出力する単一故障信
号出力ピン及び二重故障信号出力ピンとを備えたことを
特徴とする多数決用半導体集積回路を説明した。
【０１４０】また、この実施例は多数決用半導体集積回
路において、入力信号に対して特別な意味を持つ制御信
号を入力する制御入力ピンと、該制御入力ピンからの入
力によりエラー判別回路の故障信号を抑止する信号を生
成するウィンドウ回路とを備えたことを特徴とする。
【０１４１】また、この実施例は多数決用半導体集積回
路において、前記比較回路からの比較結果をマスクし前
記選択回路に選択情報を出力するマスク回路と、該マス
ク回路によるマスク情報を設定するための設定信号入力
ピンとを備えたことを特徴とする。
【０１４２】また、この実施例は多数決用半導体集積回
路において、前記比較回路からの比較結果を外部に出力
するための比較結果出力ピンと、別に設けられた同様の
半導体集積回路からの比較結果を入力するための比較結
果入力ピンとを備え、前記比較手段では前記両方の比較
結果に基づき前記汎用入力ピンからの入力信号を選択す
る。
【０１４３】以上のように、この実施例は、多数決回路
において、選択回路の前段に外部から設定が可能なマス
ク回路を設け、前記プロセッシングユニットの出力信号
の選択に使用する比較回路の比較結果信号を修飾するこ
とを特徴とする。
【０１４４】また、この実施例は、多数決回路において
マスク回路は、プロセッシングユニットの接続及び切り
離しを制御する接続フラグと、プロセッシングユニット
の二重故障あるいは比較手段の故障が発生した時に優先
的に選択するプロセッサユニットを示すマスタフラグと
含むことを特徴とする。
【０１４５】また、この実施例は、多数決用の半導体集
積回路において、比較結果出力ピンと比較結果入力ピン
からの信号を記憶する記憶回路と、該記憶回路に特定の
内容が書込まれたことにより外部に対し割り込み信号を
出力する割り込み信号出力ピンと、前記記憶回路に書込
まれた内容を外部に出力するステータス出力ピンを備え
たことを特徴とする。
【０１４６】この実施例では前述した実施例で述べたよ
うな信頼性を向上した多数決回路を、１チップの多数決
用ＬＳＩにし、汎用の入出力ピン、制御ピンを設けるこ
とにより、接続するプロセッシングユニットを多くの種
類の中から自由に選択できる。あるいは使用目的により
使用するピンを自由に選択できる。さらにこの多数決用
ＬＳＩを２個使用することで、簡単にしかも安価に二重
化システムを構築することができる。
【０１４７】
【発明の効果】以上のようにこの発明によれば、プロセ
ッシングユニットの二重故障の際に後段の回路に誤った
信号を供給することを防止できる。また、プロセッシン
グユニットの出力バスの動作に合わせて不一致の検出を
行うので不一致の誤検出を防止することができる。ま
た、ドライバ回路あるいはレシーバ回路あるいは機能回
路を含めたシステムの信頼性が向上する。また、二重化
した（制御回路の中の）多数決回路の故障検出能力が向
上する。また、故障発生時の故障箇所を特定でき、少な
い回路で多数決回路の出力の正当性を検出でき、故障系
の切り離しが容易にでき、３つのプロセッシングユニッ
トの出力が全て異なった場合でも可能な限り動作を継続
できる。また、さらに以上の機能を持った汎用的な多数
決用半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る多数決回路の全体構
成を示すブロック図である。
【図２】本発明の第１実施例に係る比較回路４１の構成
を示す図である。
【図３】本発明の第１実施例に係るエラー判別回路８の
構成を示す図である。
【図４】本発明の第１実施例に係る選択回路６の構成を
示す図である。
【図５】本発明の第１実施例に係る多数決回路２の動作
を示す図である。
【図６】本発明の第２実施例に係る選択回路６の構成を
示す図である。
【図７】本発明の第２実施例に係る多数決回路２の動作
を示す図である。
【図８】本発明の第３実施例に係る多数決回路の全体構
成を示すブロック図である。
【図９】本発明の第３実施例に係るエラー判別回路８ａ
の構成を示す図である。
【図１０】本発明の第３実施例に係るウィンドウ回路１
１の構成を示す図である。
【図１１】本発明の第３実施例に係る多数決回路２の動
作タイミングを示す図である。
【図１２】本発明の第３実施例に係る多数決回路２の動
作を示す図である。
【図１３】本発明の第４実施例に係る二重化制御ユニッ
トを示すブロック図である。
【図１４】本発明の第４実施例に係る多数決回路２−１
の全体構成を示すブロック図である。
【図１５】本発明の第４実施例に係る選択回路６Ａの構
成を示す図である。
【図１６】本発明の第４実施例に係る多数決回路２−１
の動作を示す図である。
【図１７】本発明の第５実施例に係る多数決回路の全体
構成を示すブロック図である。
【図１８】本発明の第５実施例に係るステータスレジス
タ１９の構成を示す図である。
【図１９】本発明の第５実施例に係る多数決回路２−１
の動作を示す図である。
【図２０】本発明の第６実施例に係る多数決回路の全体
構成を示すブロック図である。
【図２１】本発明の第６実施例に係るマスク回路５４の
構成を示す図である。
【図２２】本発明の第７実施例に係る多数決回路の信頼
性向上を示す図である。
【図２３】本発明の第８実施例に係る制御ユニット内に
設けた多数決回路を示す図である。
【図２４】本発明の第９実施例に係る制御ユニット内の
機能回路の三重化を示す図である。
【図２５】本発明の第１０実施例に係る多数決用ＬＳＩ
の全体構成を示すブロック図である。
【図２６】本発明の第１０実施例に係る多数決用ＬＳＩ
の応用例を示す図である。
【図２７】従来の多数決回路の高信頼化例を示す図であ
る。
【図２８】従来の多数決回路２の構成を示す図である。
【図２９】従来の多数決回路の動作を示す図である。
【図３０】従来の多数決回路ＬＳＩの応用例を示す図で
ある。
【図３１】従来の多数決回路の二重化例を示す図であ
る。
【図３２】従来の多数決回路の故障回避例を示す図であ
る。
【図３３】従来の多数決回路の故障回避手段を示す図で
ある。
【図３４】従来の多数決回路の故障検出手段を示す図で
ある。
【符号の説明】
１ プロセッシングユニット ２ 多数決回路 ６ 選択回路 ７ 多数決信号 ８ エラー判別回路 ９ 単一故障信号 １０ 二重故障信号 １１ ウィンドウ回路 １８ 制御ユニット １９ ステータスレジスタ ２１ 比較結果信号 ２２ 比較結果信号 ２３ パリティ生成回路 ２５ パリティ検査回路 ３０ 多数決用ＬＳＩ ３４ ＣＰＵ＃Ａからのストローブ信号 ３５ ＣＰＵ＃Ｂからのストローブ信号 ３６ ＣＰＵ＃Ｃからのストローブ信号 ３７ 割り込み信号 ３８ ステータス読み出し信号 ５４ マスク回路 ５５ マスク回路設定信号 ６８ レベル設定回路 ７０ 接続フラグ ９０ マスタフラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大野 次彦 鎌倉市大船五丁目１番１号 三菱電機株 式会社 情報電子研究所内 (72)発明者 畑下 豊仁 鎌倉市大船五丁目１番１号 三菱電機株 式会社 情報電子研究所内 (72)発明者 阿部 薫 鎌倉市大船五丁目１番１号 三菱電機株 式会社 情報電子研究所内 (56)参考文献 特開 昭52−131438（ＪＰ，Ａ) 特開 平３−192425（ＪＰ，Ａ) 特開 平２−210545（ＪＰ，Ａ) 特開 昭62−150439（ＪＰ，Ａ) 特開 平２−156301（ＪＰ，Ａ) 特開 昭60−142431（ＪＰ，Ａ) 特開 平３−276339（ＪＰ，Ａ) 特公 昭56−6023（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/16 - 11/20 G06F 12/16 G06F 15/16 - 15/177 G05B 9/03 H03K 19/23

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｘ個（Ｘ≧３）の系からそれぞれ出力さ
    れるｎビット（ｎ≧１）の信号を入力信号として入力
    し、異なるＹ個（Ｘ＞Ｙ≧２）の系を組み合せ、各組み
    合せでそれぞれ入力信号を比較する比較手段と、 上記比較手段の比較結果に基づいて、上記Ｘ個の系の信
    号の中から１個の系の入力信号を選択してｎビットの多
    数決信号として出力する選択手段とを備え、 上記比較手段と選択手段の間に、特定の系を優先的に選
    択するマスク手段を備え、 上記マスク手段は、Ｘ個の系の信号が全て異なる場合
    に、選択手段が選択すべき上記１個の系を示すマスタフ
    ラグと、Ｘ個の系のどの系を多数決の対象とするかを示
    す接続フラグとを記憶し、マスタフラグと接続フラグと
    の内容を用いて上記選択手段に対して選択する系を指示
    することを特徴とする多数決回路。
  2. 【請求項２】 以下の要素を有する制御ユニット （ａ）Ｘ個（Ｘ≧３）の系からの出力信号をそれぞれ入
    力するＸ個のレシーバ回路、 （ｂ）上記Ｘ個のレシーバ回路からの出力信号を入力信
    号として入力し、多数決信号を出力する上記請求項１記
    載の多数決回路。
  3. 【請求項３】 以下の要素を有する制御ユニット （ａ）Ｘ個（Ｘ≧３）の系からの出力信号をそれぞれ入
    力して、制御ユニットが期待されている機能を実行する
    Ｘ個の機能回路、 （ｂ）上記Ｘ個の機能回路からの出力信号を入力信号と
    して入力し、多数決信号を出力する上記請求項１記載の
    多数決回路。
  4. 【請求項４】 上記請求項１記載の多数決回路を半導体
    基板上に集積したことを特徴とする多数決用半導体集積
    回路。
  5. 【請求項５】 上記請求項４記載の多数決用半導体集積
    回路を複数用いて、多数決回路を多重化したことを特徴
    とする制御ユニット。
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