JP2009501367A - ロックステップ式二重化モジュール冗長システムにおける訂正不能エラーレートの低減 - Google Patents
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Abstract
Description
Claims (19)
- 第一の構造を含む第一のコアと;
第二の構造を含む第二のコアと;
第一の構造からの第一の値が第二の構造からの第二の値に一致するかどうかを検出するマイクロチェッカーと;
第一のコアと第二のコアの間のロックステップ障害を検出するグローバルチェッカーと;
グローバルチェッカーがロックステップ障害を検出し、かつマイクロチェッカーが第一の値と第二の値の間の不一致を検出する場合には、第一のコアと第二のコアを再同期させるフォールト論理とを有する装置。 - 前記マイクロチェッカーが前記第一の値と前記第二の値を比較する比較器を含む、請求項1記載の装置。
- 前記グローバルチェッカーが前記第一のコアの第一の出力と前記第二のコアの第二の出力を比較する比較器を含む、請求項1記載の装置。
- 前記フォールト論理がさらに、前記グローバルチェッカーがロックステップ障害を検出し、かつ前記マイクロチェッカーが前記第一の値が前記第二の値に一致することを検出する場合に、訂正不能エラーの検出を示す、請求項1記載の装置。
- 前記第一のコアが第三の構造および第四の構造をも含んでおり;
前記第二のコアが第五の構造および第六の構造をも含んでおり;
前記第一の構造が、前記第三の構造からの第三の値および前記第四の構造からの第四の値に基づいて前記第一の値を生成する第一のフィンガープリント論理を含んでおり;
前記第二の構造が、前記第五の構造からの第五の値および前記第六の構造からの第六の値に基づいて前記第二の値を生成する第二のフィンガープリント論理を含んでいる、
請求項1記載の装置。 - 前記第一のコアのアーキテクチャ状態は前記第一の値とは独立であり;
前記第二のコアのアーキテクチャ状態は前記第二の値とは独立である、
請求項1記載の装置。 - 前記第一の構造が第一の予測構造であり;
前記第二の構造が第二の予測構造である、
請求項6記載の装置。 - 前記フォールト論理がさらに、前記グローバルチェッカーがロックステップ障害を検出し、かつ前記マイクロチェッカーが不一致を検出する場合に、前記第一の値と前記第二の値を再生成させる、請求項1記載の装置。
- 前記第一の構造が第一のキャッシュであり;
前記第一の結果が第一のキャッシュ項目であり;
前記第二の構造が第二のキャッシュであり;
前記第二の結果が第二のキャッシュ項目である、
請求項8記載の装置。 - 前記フォールト論理がさらに、前記グローバルチェッカーがロックステップ障害を検出し、かつ前記マイクロチェッカーが不一致を検出する場合に、前記第一のキャッシュ項目と前記第二のキャッシュ項目を再ロードさせる、請求項9記載の装置。
- 第一のコア内の第一の構造からの第一の値が第二のコア内の第二の構造からの第二の値に一致するかどうかを検査する段階と;
第一のコアと第二のコアの間のロックステップ障害を検出する段階と;
前記第一の値と前記第二の値の間に不一致が検出される場合には、前記第一のコアと前記第二のコアを再同期させる段階とを有する方法。 - 前記第一の値が前記第二の値に一致する場合には、訂正不能エラーの検出を示すことをさらに含む、請求項11記載の方法。
- 前記第一のコア内の第三の構造からの第三の値および前記第一のコア内の第四の構造からの第四の値に基づいて前記第一の値を生成する段階と;
前記第二のコア内の第五の構造からの第五の値および前記第二のコア内の第六の構造からの第六の値に基づいて前記第二の値を生成する段階をさらに有する、
請求項12記載の方法。 - 前記第一の値を生成する段階が、前記第三の値および前記第四の値に基づいてチェックサムを生成することを含んでおり;
前記第二の値を生成する段階が、前記第五の値および前記第六の値に基づいてチェックサムを生成することを含んでいる、
請求項13記載の方法。 - ある第一の命令が前記第一のコアによって実行されるべきかどうかを前記第一の値に基づいて予測する段階と;
ある第二の命令が前記第二のコアによって実行されるべきかどうかを前記第二の値に基づいて予測する段階とを有する、請求項11記載の方法。 - 前記不一致が検出される場合、前記第一の値および前記第二の値を再生成することをさらに含む、請求項11記載の方法。
- 前記第一の値を前記再生成された第一の値と比較し;
前記第二の値を前記再生成された第二の値と比較し;
前記第二の値が前記再生成された第二の値に一致する場合、前記第一のコアを前記第二のコアに同期させ;
前記第一の値が前記再生成された第一の値に一致する場合、前記第二のコアを前記第一のコアに同期させる、
ことを含む、請求項16記載の方法。 - 前記第一の構造が第一のキャッシュであり、前記第一の値が第一のキャッシュ項目であり、前記第二の構造が第二のキャッシュであり、前記第二の値が第二のキャッシュ項目であり、前記第一の値および前記第二の値を再生成する段階が、前記第一のキャッシュ項目および前記第二のキャッシュ項目を再ロードすることを含む、請求項16記載の方法。
- ダイナミック・ランダム・アクセス・メモリと;
第一の構造を含む第一のコアと;
第二の構造を含む第二のコアと;
第一の構造からの第一の値が第二の構造からの第二の値に一致するかどうかを検出するマイクロチェッカーと;
第一のコアと第二のコアの間のロックステップ障害を検出するグローバルチェッカーと;
グローバルチェッカーがロックステップ障害を検出し、かつマイクロチェッカーが第一の値と第二の値の間の不一致を検出する場合には、第一のコアと第二のコアを再同期させるフォールト論理とを有するシステム。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2023503990A (ja) * | 2019-11-26 | 2023-02-01 | シーメンス インダストリー ソフトウェア インコーポレイテッド | ロックステップで動作するプロセッサのモニタリング |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1807760B1 (de) * | 2004-10-25 | 2008-09-17 | Robert Bosch Gmbh | Datenverarbeitungssystem mit variabler taktrate |
US7581152B2 (en) * | 2004-12-22 | 2009-08-25 | Intel Corporation | Fault free store data path for software implementation of redundant multithreading environments |
US7743285B1 (en) * | 2007-04-17 | 2010-06-22 | Hewlett-Packard Development Company, L.P. | Chip multiprocessor with configurable fault isolation |
US8817597B2 (en) * | 2007-11-05 | 2014-08-26 | Honeywell International Inc. | Efficient triple modular redundancy on a braided ring |
US8117512B2 (en) * | 2008-02-06 | 2012-02-14 | Westinghouse Electric Company Llc | Failure detection and mitigation in logic circuits |
US8037350B1 (en) * | 2008-04-30 | 2011-10-11 | Hewlett-Packard Development Company, L.P. | Altering a degree of redundancy used during execution of an application |
US8171328B2 (en) * | 2008-12-31 | 2012-05-01 | Intel Corporation | State history storage for synchronizing redundant processors |
US8745440B1 (en) * | 2010-09-21 | 2014-06-03 | F5 Networks, Inc. | Computer-implemented system and method for providing software fault tolerance |
GB2507202B (en) | 2011-04-11 | 2014-11-19 | Bluecava Inc | Thick client and thin client integration |
EP2533154B1 (en) | 2011-06-09 | 2015-08-12 | Westinghouse Electric Company LLC | Failure detection and mitigation in logic circuits |
US9500705B2 (en) * | 2013-08-28 | 2016-11-22 | Wisconsin Alumni Research Foundation | Integrated circuit providing fault prediction |
CN104731666B (zh) * | 2013-12-23 | 2017-12-08 | 深圳市国微电子有限公司 | 一种抗单粒子翻转的自纠错集成电路及其纠错方法 |
US10761925B2 (en) * | 2015-03-24 | 2020-09-01 | Nxp Usa, Inc. | Multi-channel network-on-a-chip |
EP3085596B1 (en) * | 2015-04-20 | 2017-11-29 | Autoliv Development AB | A vehicle safety electronic control system |
FR3037158B1 (fr) * | 2015-06-05 | 2018-06-01 | Thales | Surveillance de trajectoire |
EP3118694A1 (de) * | 2015-07-13 | 2017-01-18 | Siemens Aktiengesellschaft | Verfahren zum betreiben eines redundanten automatisierungssystems und redundantes automatisierungssystem |
KR101651370B1 (ko) * | 2015-08-26 | 2016-08-26 | 한국항공우주연구원 | 추력기의 구동 제어방법 및 이를 실행하기 위한 프로그램을 기록한 컴퓨터 판독 가능 기록 매체 |
DE102015218898A1 (de) * | 2015-09-30 | 2017-03-30 | Robert Bosch Gmbh | Verfahren zur redundanten Verarbeitung von Daten |
CN105630732B (zh) * | 2015-12-17 | 2018-09-14 | 西北工业大学 | 一种双模冗余微处理器的热切换方法 |
US10089194B2 (en) * | 2016-06-08 | 2018-10-02 | Qualcomm Incorporated | System and method for false pass detection in lockstep dual core or triple modular redundancy (TMR) systems |
KR101923778B1 (ko) * | 2016-11-22 | 2018-11-29 | 연세대학교 산학협력단 | 듀얼 모듈러 리던던시 및 오류 예측을 이용한 고성능 컴퓨팅 장치 및 그 방법 |
US10740167B2 (en) * | 2016-12-07 | 2020-08-11 | Electronics And Telecommunications Research Institute | Multi-core processor and cache management method thereof |
KR102376396B1 (ko) * | 2016-12-07 | 2022-03-21 | 한국전자통신연구원 | 멀티 코어 프로세서 및 그것의 캐시 관리 방법 |
KR102377729B1 (ko) * | 2016-12-08 | 2022-03-24 | 한국전자통신연구원 | 멀티 코어 프로세서 및 그것의 동작 방법 |
US10429919B2 (en) | 2017-06-28 | 2019-10-01 | Intel Corporation | System, apparatus and method for loose lock-step redundancy power management |
US10303566B2 (en) * | 2017-07-10 | 2019-05-28 | Arm Limited | Apparatus and method for checking output data during redundant execution of instructions |
WO2020016964A1 (ja) * | 2018-07-18 | 2020-01-23 | サンケン電気株式会社 | マルチコアシステム |
US10831628B2 (en) | 2018-12-12 | 2020-11-10 | Intel Corporation | Hardware lockstep checking within a fault detection interval in a system on chip |
CN111104243B (zh) * | 2019-12-26 | 2021-05-28 | 江南大学 | 一种低延迟的双模lockstep容软错误处理器系统 |
EP3869338A1 (en) | 2020-02-18 | 2021-08-25 | Veoneer Sweden AB | A vehicle safety electronic control system |
US11733972B2 (en) | 2020-10-06 | 2023-08-22 | Ventana Micro Systems Inc. | Processor that mitigates side channel attacks by providing random load data as a result of execution of a load operation that does not have permission to access a load address |
US11797673B2 (en) | 2020-08-27 | 2023-10-24 | Ventana Micro Systems Inc. | Processor that mitigates side channel attacks by expeditiously initiating flushing of instructions dependent upon a load instruction that causes a need for an architectural exception |
US11868469B2 (en) * | 2020-08-27 | 2024-01-09 | Ventana Micro Systems Inc. | Processor that mitigates side channel attacks by preventing all dependent instructions from consuming architectural register result produced by instruction that causes a need for an architectural exception |
US11907369B2 (en) | 2020-08-27 | 2024-02-20 | Ventana Micro Systems Inc. | Processor that mitigates side channel attacks by preventing cache memory state from being affected by a missing load operation by inhibiting or canceling a fill request of the load operation if an older load generates a need for an architectural exception |
US11853424B2 (en) | 2020-10-06 | 2023-12-26 | Ventana Micro Systems Inc. | Processor that mitigates side channel attacks by refraining from allocating an entry in a data TLB for a missing load address when the load address misses both in a data cache memory and in the data TLB and the load address specifies a location without a valid address translation or without permission to read from the location |
US11734426B2 (en) | 2020-10-06 | 2023-08-22 | Ventana Micro Systems Inc. | Processor that mitigates side channel attacks by prevents cache line data implicated by a missing load address from being filled into a data cache memory when the load address specifies a location with no valid address translation or no permission to read from the location |
CA3136322A1 (en) | 2020-12-02 | 2022-06-02 | The Boeing Company | Debug trace streams for core synchronization |
US11892505B1 (en) | 2022-09-15 | 2024-02-06 | Stmicroelectronics International N.V. | Debug and trace circuit in lockstep architectures, associated method, processing system, and apparatus |
CN118035006B (zh) * | 2024-04-12 | 2024-06-18 | 西北工业大学 | 一种三核处理器独立和锁步运行可动态配置的控制系统 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5748873A (en) * | 1992-09-17 | 1998-05-05 | Hitachi,Ltd. | Fault recovering system provided in highly reliable computer system having duplicated processors |
JP3156429B2 (ja) * | 1993-03-17 | 2001-04-16 | 株式会社日立製作所 | 高信頼型計算機用システム制御lsi及びそれを用いたコンピュータシステム |
US5790776A (en) * | 1992-12-17 | 1998-08-04 | Tandem Computers Incorporated | Apparatus for detecting divergence between a pair of duplexed, synchronized processor elements |
US5604754A (en) * | 1995-02-27 | 1997-02-18 | International Business Machines Corporation | Validating the synchronization of lock step operated circuits |
CA2240932C (en) * | 1995-12-18 | 2002-03-26 | Elsag International N.V. | Processor independent error checking arrangement |
JPH10261762A (ja) * | 1997-03-19 | 1998-09-29 | Hitachi Ltd | メモリを内蔵した多重化マイクロコントローラ |
US6115365A (en) * | 1998-07-30 | 2000-09-05 | Motorola, Inc. | Method and apparatus for queuing and transmitting messages |
JP2000298594A (ja) * | 1999-04-13 | 2000-10-24 | Nec Corp | フォールトトレラント制御方法および冗長コンピュータシステム |
US6615366B1 (en) | 1999-12-21 | 2003-09-02 | Intel Corporation | Microprocessor with dual execution core operable in high reliability mode |
US6604177B1 (en) * | 2000-09-29 | 2003-08-05 | Hewlett-Packard Development Company, L.P. | Communication of dissimilar data between lock-stepped processors |
US6772368B2 (en) | 2000-12-11 | 2004-08-03 | International Business Machines Corporation | Multiprocessor with pair-wise high reliability mode, and method therefore |
US6938183B2 (en) * | 2001-09-21 | 2005-08-30 | The Boeing Company | Fault tolerant processing architecture |
JP2004046599A (ja) * | 2002-07-12 | 2004-02-12 | Nec Corp | フォルトトレラントコンピュータ装置、その再同期化方法及び再同期化プログラム |
US7055060B2 (en) | 2002-12-19 | 2006-05-30 | Intel Corporation | On-die mechanism for high-reliability processor |
-
2005
- 2005-06-30 US US11/173,835 patent/US7747932B2/en not_active Expired - Fee Related
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2023503990A (ja) * | 2019-11-26 | 2023-02-01 | シーメンス インダストリー ソフトウェア インコーポレイテッド | ロックステップで動作するプロセッサのモニタリング |
JP7381752B2 (ja) | 2019-11-26 | 2023-11-15 | シーメンス インダストリー ソフトウェア インコーポレイテッド | ロックステップで動作するプロセッサのモニタリング |
US11928007B2 (en) | 2019-11-26 | 2024-03-12 | Siemens Industry Software Inc. | Monitoring processors operating in lockstep |
Also Published As
Publication number | Publication date |
---|---|
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