JP2023503990A

JP2023503990A - ロックステップで動作するプロセッサのモニタリング

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Publication number: JP2023503990A
Application number: JP2022530803A
Authority: JP
Inventors: パネザーガジンダー; ロバートソンイアン; スチュワートキャラム; モラーハナン; チアメルヴィン
Original assignee: シーメンスインダストリーソフトウェアインコーポレイテッド
Priority date: 2019-11-26
Filing date: 2020-11-25
Publication date: 2023-02-01
Anticipated expiration: 2040-11-25
Also published as: US11928007B2; EP4066116A1; JP7381752B2; US20220398142A1; US11221901B2; WO2021105247A1; CN114730283A; US20210157667A1

Abstract

集積回路（ＩＣ）チップには、システムメモリならびにロックステップで動作するように構成されたマスタプロセッサおよびチェッカプロセッサを有するシステム回路と、内部ロックステップモニタならびにマスタトレーサおよびチェッカトレーサを有するモニタリング回路とが含まれている。内部ロックステップモニタは、マスタプロセッサおよびチェッカプロセッサの内部信号の状態を観察し、マスタプロセッサおよびチェッカプロセッサの対応する観察状態を比較し、対応する観察状態が異なる場合、マスタトレーサをトリガして、マスタプロセッサの出力から記録され格納されたマスタトレースデータを出力させ、チェッカトレーサをトリガして、チェッカプロセッサの出力から記録され格納されたチェッカトレースデータを出力させる、ように構成されている。

Description

本発明は、システムオンチップ（ＳｏＣ：System-on-Chip）またはマルチチップモジュール（ＭＣＭ：multi-chip module）上のプロセッサのモニタリングに関する。

背景技術
高信頼性システムでは、ＳｏＣ上で、ロックステップで動作する２つの中央処理ユニット（ＣＰＵ）を利用することが公知である。両方のＣＰＵは、冗長バックアップ構成において、同じ速度で同じコードを実行する。一方のＣＰＵはマスタとして機能し、他方のＣＰＵはチェッカとして機能する。マスタのメモリアクセス要求は、システムメモリに伝わるのに対し、チェッカのアクセス要求は伝わらないことがある。マスタおよびチェッカのメモリアクセス要求をクロスチェックするために、ロックステップモニタが設けられている。特に、ロックステップモニタは、同じメモリアドレスへのアクセスが、マスタとチェッカとにより、同じ順序で要求されているか否かを調べるためにチェックを行う。ロックステップモニタは、マスタおよびチェッカの両方により、同じ順序で、同じデータがメモリに書き込まれるように要求されているか否かもチェックする。マスタおよびチェッカの対応するメモリアクセス要求における不一致が、識別される。

一般にロックステップモニタは、オフチップで提供され、クロスチェック動作をリアルタイムで実行しない。したがって、結果的に２つのＣＰＵの大きく異なるメモリアクセス要求をもたらすエラーの発生と、ロックステップモニタによって検出されるそのエラーとの間に大きな遅延が生じてしまう。

望ましいと思われるのは、ロックステップで動作するＣＰＵのクロスチェックを高速化し、ロックステップモニタがＣＰＵの大きく異なる挙動を識別する速度を増大させることである。

本発明の概要
第１態様によると、次を有する集積回路（ＩＣ）チップが提供される。すなわち、システムメモリならびにロックステップで動作するように構成されたマスタプロセッサおよびチェッカプロセッサを有するシステム回路と、内部ロックステップモニタならびにマスタトレーサおよびチェッカトレーサを有するモニタリング回路とを有し、内部ロックステップモニタは、マスタプロセッサおよびチェッカプロセッサの内部信号の状態を観察し、マスタプロセッサおよびチェッカプロセッサの、対応する観察状態を比較し、対応する観察状態が異なる場合、マスタトレーサをトリガして、マスタプロセッサの出力から記録され格納されたマスタトレースデータを出力させ、チェッカトレーサをトリガして、チェッカプロセッサの出力から記録され格納されたチェッカトレースデータを出力させる、ように構成されている。

内部ロックステップモニタはさらに、対応する観察状態が異なる場合、対応する観察状態を出力するように構成可能である。

内部ロックステップモニタは、マスタプロセッサの観察状態を蓄積するように構成された内部マスタバッファと、チェッカプロセッサの観察状態を蓄積するように構成された内部チェッカバッファと、内部マスタバッファからのマスタプロセッサのそれぞれの観察状態と、内部チェッカバッファからのチェッカプロセッサの対応する観察状態とを比較するように構成された比較器と、を有していてよい。

内部ロックステップモニタはさらにタイマを有していてよく、このタイマは、内部マスタバッファに蓄積されているマスタプロセッサの観察状態と、内部チェッカバッファに蓄積されているチェッカプロセッサの観察状態との間の経過時間を計数し、経過時間がタイムアウト閾値を越える場合に、アラートを出力する、ように構成されている。

モニタリング回路はさらに、出力ロックステップモニタを有することができ、この出力ロックステップモニタは、マスタプロセッサおよびチェッカプロセッサによって要求されるメモリアクセスを観察し、マスタプロセッサおよびチェッカプロセッサの対応する要求メモリアクセスを比較し、対応する要求メモリアクセスが異なる場合、マスタトレーサをトリガして、マスタプロセッサの出力から記録され格納されたマスタトレースデータを出力させ、チェッカトレーサをトリガして、チェッカプロセッサの出力から記録され格納されたチェッカトレースデータを出力させ、内部ロックステップモニタをトリガして、マスタプロセッサおよびチェッカプロセッサの観察状態を出力させる、ように構成されている。

内部ロックステップモニタは、対応する観察状態が異なる場合、出力ロックステップモニタをトリガして、マスタプロセッサおよびチェッカプロセッサの要求メモリアクセスを出力させるように構成可能である。

モニタリング回路はさらに、ロックステップアクセスフィルタを有していてよく、このロックステップアクセスフィルタは、マスタプロセッサの出力を受け取り、チェッカプロセッサの出力を受け取り、チェッカプロセッサの要求メモリアクセスが、システムメモリに伝わるのを阻止し、マスタプロセッサを対象としているシステムメモリからのメッセージをチェッカプロセッサに送信する、ように構成されている。

内部ロックステップモニタは、対応する観察状態が異なる場合、ロックステップアクセスフィルタをトリガして、マスタプロセッサおよびチェッカプロセッサの要求メモリアクセスを出力するように構成可能である。

システム回路はさらに、ロックステップでマスタプロセッサおよびチェッカプロセッサと動作するように構成された別のチェッカプロセッサを有していてよく、内部ロックステップモニタは、別のチェッカプロセッサの内部信号の状態を観察し、別のチェッカプロセッサおよびマスタプロセッサおよびチェッカプロセッサの、対応する観察状態を比較し、対応する観察状態のいずれかが異なる場合、マスタトレーサをトリガして、マスタプロセッサの出力から記録され格納されたマスタトレースデータを出力させ、チェッカトレーサをトリガして、チェッカプロセッサの出力から記録され格納されたチェッカトレースデータを出力させるように構成可能である。

内部ロックステップモニタは、マスタプロセッサおよびチェッカプロセッサのランタイム時に観察、比較、およびトリガのステップを実行するように構成可能である。

第２態様によると、ＩＣチップが提供され、このＩＣチップは、システムメモリならびにロックステップで動作するように構成されたマスタプロセッサおよびチェッカプロセッサを有するシステム回路と、出力ロックステップモニタおよび解析回路を有するモニタリング回路とを有し、出力ロックステップモニタは、マスタプロセッサおよびチェッカプロセッサの要求メモリアクセスを観察し、マスタプロセッサおよびチェッカプロセッサの対応する要求メモリアクセスを比較し、対応する要求メモリアクセスが異なる場合、解析回路をトリガして、マスタプロセッサおよびチェッカプロセッサの内部信号の記録された観察状態を出力させる、ように構成されている。

モニタリング回路はさらに、マスタトレーサおよびチェッカトレーサを有していてよく、対応する要求メモリアクセスが異なる場合、出力ロックステップモニタは、マスタトレーサをトリガして、マスタプロセッサの出力から記録され格納されたマスタトレースデータを出力させ、チェッカトレーサをトリガして、チェッカプロセッサの出力から記録され格納されたチェッカトレースデータを出力させる、ように構成されていてよい。

解析回路は、マスタプロセッサの内部信号の状態を観察するように構成されたマスタ解析器と、チェッカプロセッサの内部信号の状態を観察するように構成されたチェッカ解析器とを有していてよい。

解析回路は、内部ロックステップモニタであってよく、この内部ロックステップモニタは、マスタプロセッサおよびチェッカプロセッサの内部信号の状態を観察し、マスタプロセッサおよびチェッカプロセッサの対応する観察状態を比較し、対応する観察状態が異なる場合、マスタトレーサをトリガして、マスタプロセッサの出力から記録され格納されたマスタトレースデータを出力させ、チェッカトレーサをトリガして、チェッカプロセッサの出力から記録され格納されたチェッカトレースデータを出力させる、ように構成されている。

対応する観察状態が異なる場合、内部ロックステップモニタは、出力ロックステップモニタをトリガして、マスタプロセッサおよびチェッカプロセッサの要求メモリアクセスを出力させるように構成可能である。

出力ロックステップモニタはさらに、対応する要求メモリアクセスが異なる場合、対応する要求メモリアクセスを出力するように構成可能である。

出力ロックステップモニタは、マスタプロセッサのメモリアクセス要求を蓄積するように構成された出力マスタバッファと、チェッカプロセッサのメモリアクセス要求を蓄積するように構成された出力チェッカバッファと、出力マスタバッファからの、マスタプロセッサのそれぞれのメモリアクセス要求と、出力チェッカバッファからの、チェッカプロセッサの対応するメモリアクセス要求とを比較するように構成された比較器と、を有していてよい。

出力ロックステップモニタはさらに、タイマを有していてよく、このタイマは、出力マスタバッファに蓄積されているマスタプロセッサのメモリアクセス要求と、出力チェッカバッファに蓄積されているチェッカプロセッサのメモリアクセス要求との間の経過時間を計数し、この経過時間がタイムアウト閾値を越える場合に、アラートを出力する、ように構成されている。

出力ロックステップモニタは、対応する要求メモリアクセスが異なる場合、ロックステップアクセスフィルタをトリガして、マスタプロセッサおよびチェッカプロセッサの要求メモリアクセスを出力するように構成可能である。

システム回路はさらに、ロックステップで、マスタプロセッサおよびチェッカプロセッサと動作するように構成された別のチェッカプロセッサを有していてよく、出力ロックステップモニタは、別のチェッカプロセッサの要求メモリアクセスを観察し、別のチェッカプロセッサおよびマスタプロセッサおよびチェッカプロセッサの、対応する要求メモリアクセスを比較し、対応する要求メモリアクセスが異なる場合、解析回路をトリガして、マスタプロセッサおよびチェッカプロセッサおよび別のチェッカプロセッサの内部信号の記録された観察状態を出力させる、ように構成されている。

出力ロックステップモニタは、マスタプロセッサおよびチェッカプロセッサのランタイム時に観察、比較、およびトリガのステップを実行するように構成可能である。

以下では、添付の図面を参照し、例示により、本発明を説明する。

例示的な集積回路チップデバイスの概略図である。集積回路チップデバイス上の例示的なモニタリングネットワークおよびシステム回路の概略図である。例示的な出力ロックステップモニタの概略図である。ロックステップで動作するプロセッサのシステムアクセスにおける大きな相違を検出して応答する方法のフローチャートである。集積回路チップデバイス上の例示的なモニタリングネットワークおよびシステム回路の概略図である。例示的な内部ロックステップモニタの概略図である。ロックステップで動作するプロセッサの内部信号の状態の大きな相違を検出して応答する方法のフローチャートである。

詳細な説明
以下の開示では、集積回路チップ上で実装するのに適したモニタリングアーキテクチャを説明する。集積回路チップは、ＳｏＣまたはマルチチップモジュール（ＭＣＭ：multi-chip module）であってよい。

図１、図２、図３、図５および図６は、例示的なシステムアーキテクチャおよびこのシステムアーキテクチャ内のコンポーネントの概略図である。これらの図は、機能ブロックにおいて構造を表している。当該技術分野でよく知られている機能を実行するためのいくつかの機能ブロックは、これらの図面から所々省略されている。図４および図７は、ロックステップで動作するプロセッサにおける大きく異なる挙動に応答する方法を示すフローチャートである。それぞれのフローチャートには、そのフローチャートの方法を実行することができる順序が示されている。しかしながら、これらのフローチャートは、説明する方法が、図示されている順序で実装されることに限定することを意図していない。方法のステップは、フローチャートに示されている順序とは択一的な順序で実行可能である。

図１には、ＳｏＣ１００についての例示的なモニタリングネットワークの一般的な構造が示されている。モニタリング回路１０１は、システム回路１０２をモニタリングするために構成されている。例えば、安全性またはセキュリティ上の関心事に関連する、システム回路のコアデバイスの不適切な動作を検出することが目的である。

図２には、モニタリング回路およびシステム回路を有する例示的な集積回路チップデバイスが示されている。図２では、システム回路は、マスタデバイス２０１およびチェッカデバイス２０２を有する。マスタデバイスは、プロセッサ２０３およびメモリ２０４を有する。チェッカは、プロセッサ２０５およびメモリ２０６を有する。チェッカデバイス２０２のプロセッサ２０５およびメモリ２０６は、マスタデバイス２０１のプロセッサ２０３およびメモリ２０４と機能的に同じである。チェッカデバイスのプロセッサ２０５は、ロックステップでマスタデバイスのプロセッサ２０３と一緒に動作するように構成されている。換言すると、プロセッサ２０５は、プロセッサ２０３と同じコードを実行する。好適にはプロセッサ２０５により、プロセッサ２０３と同じクロック速度でコードが実行される。プロセッサ２０３およびプロセッサ２０５は、それらが同じコードを同時に実行するように時刻同期されてもよい。択一的には、プロセッサ２０３とプロセッサ２０５とは、ｎクロックサイクルだけ時間的にオフセットされていてよい。例えば、０．５＜ｎ＜３２である。このことは、両方のプロセッサによるコードの実行において同じエラーを生じさせることになる、ＳｏＣにおける一時的なエラーの作用を軽減するのに役立つ。プロセッサ２０３とプロセッサ２０５とは、同じクロックによってクロック制御されてよい。プロセッサ２０３とプロセッサ２０５が両方とも、同じクロックから直接に同じクロック信号を受信する場合、これらは時刻同期される。択一的には、ｎサイクル時間のオフセットを実現するために、一方のプロセッサによって受信されるクロック信号に、他方のプロセッサに対して相対的な遅延を導入することができる。プロセッサは択一的には、異なるクロックによってクロック制御されてよい。これらの異なるクロックは、同じクロック周波数を有していてよい。この場合、プロセッサは、ｎクロックサイクルだけ時間的にオフセットされる。異なるクロックは、異なるクロック周波数を有していてよい。これにより、プロセッサは、それぞれ異なるクロック速度で動作することになる。

図２にはただ１つのチェッカデバイス２０２が示されているが、ＳｏＣ上には別の複数のチェッカデバイスが集積されていてもよい。それぞれの別のチェッカデバイスは、プロセッサおよびメモリを有し、これらはそれぞれ、マスタデバイス２０１のプロセッサ２０３およびメモリ２０４と機能的に同じであり、上述のようにロックステップで動作する。したがって、マスタデバイス２０１と、１つ以上のチェッカデバイス２０２とは、冗長バックアップ構成を形成する。

マスタデバイス２０１は、ネットワークにおける読み出し／書き込み要求などのトラフィックを開始するデバイスである。マスタデバイスの例は、ＤＳＰ（digital signal processor）、ビデオプロセッサ、アプリケーションプロセッサ、ＣＰＵ（central processor unit）、およびＧＰＵ（graphics processor unit）などのプロセッサである。プログラミング可能な任意のプロセッサが、マスタデバイスになり得る。マスタデバイスの別の例は、ＤＭＡ（direct memory access）機能を有するマスタデバイス、例えば、１つのロケーションから別のロケーションにデータを移動させるための従来のＤＭＡ、ＤＭＡ機能を備えた自律的なコプロセッサ（暗号化エンジンなど）、およびＤＭＡ機能を備えた周辺装置（イーサネットコントローラなど）である。

図２のシステム回路は、システムメモリ２０７も有する。システムメモリは、ＳｏＣ上のただ１つのメモリであってよい。択一的には、システムメモリは、ＳｏＣ間に分散されていてよい。以下で説明する方法の関連において、マスタデバイスは、システムメモリ２０７に読み出し／書き込み要求を発する。

図２のシステム回路は、別のコンポーネント２０８も有する。これらの別のコンポーネント２０８には、上で挙げたタイプの別のマスタデバイスが含まれていてよい。これらの別のコンポーネント２０８には、マスタデバイスのコマンドに応答するスレーブデバイスが含まれていてもよい。スレーブデバイスの例は、オンチップメモリ、オフチップメモリ（ＤＲＡＭなど）用のメモリコントローラ、および周辺ユニットである。

最後に、図２のシステム回路には、相互接続回路２０９も含まれている。この相互接続回路は、ＳｏＣ用の通信バックボーンを形成し、この通信バックボーンを介してシステム回路のコンポーネントが互いに通信する。これらの通信は双方向である。相互接続回路は、マスタデバイス２０１、チェッカデバイス２０２、システムメモリ２０７および別のコンポーネント２０８のそれぞれに通信接続されている。相互接続回路２０９のトポロジはＳｏＣに依存している。例えば、このトポロジには、システム回路周辺で通信を伝送する次のタイプのネットワーク、すなわち、バスネットワーク、リングネットワーク、ツリーネットワーク、またはメッシュネットワークのいずれか１つまたはこれらの組み合わせが含まれていてよい。

モニタリング回路は、いくつかのモニタリングコンポーネントを有し、これらはすべて、モニタリング相互接続回路２１１によってコミュニケータ２１０に接続されている。好適には、モニタリングコンポーネントとモニタリング相互接続回路２１１との間の接続は、双方向である。好適には、モニタリング相互接続回路２１１とコミュニケータ２１０との間の接続は、双方向である。コミュニケータ２１０は、オフチップのエンティティと通信するためのインタフェースであってよい。例えば、モニタリングコンポーネントは、コミュニケータ２１０を介してオフチップの解析器と通信可能である。コミュニケータ２１０は、付加的にまたは択一的に、オンチップの別のエンティティと通信するように構成されていてよい。例えば、モニタリングコンポーネントは、コミュニケータ２１０を介してオンチップの解析器と通信可能である。図２には１つのコミュニケータ２１０が示されているが、ＳｏＣ上には任意の個数のコミュニケータが集積可能である。実装されるコミュニケータは、確立されるべき接続のタイプに依存して選択される。例示的なコミュニケータには、ＪＴＡＧ、パラレルトレース入出力、およびＡｕｒｏｒａベースの高速シリアルインタフェース、ならびにＵＳＢ、イーサネット、ＲＳ２３２、ＰＣＩｅおよびＣＡＮなどのシステムインタフェースの再利用が含まれる。

モニタリング相互接続回路２１１のトポロジには、モニタリング回路周辺で通信を伝送する次のタイプのネットワーク、すなわち、バスネットワーク、リングネットワーク、ツリーネットワーク、またはメッシュネットワークのいずれか１つまたはこれらの組み合わせが含まれていてよい。モニタリングコンポーネントとコミュニケータ２１０との間の通信リンクは、双方向である。

モニタリング回路は、出力ロックステップモニタ２１２を有する。出力ロックステップモニタ２１２は、入力として、マスタデバイス２０１の出力およびチェッカデバイス２０２の出力の両方を受け取る。出力ロックステップモニタ２１２は、マスタデバイス２０１およびチェッカデバイス２０２の両方の受け取った出力を観察し、これらの出力を比較する。マスタプロセッサおよびチェッカプロセッサが同じ速度でクロック制御される場合、出力ロックステップモニタ２１２によって比較される対応するアイテムは、１つのビットからトランザクション全体までの任意の長さであってよい。マスタプロセッサとチェッカプロセッサとが異なる速度でクロック制御される場合、出力ロックステップモニタ２１２によって比較される対応するアイテムは、より長く、すなわちトランザクション全体になる。換言すると、マスタプロセッサとチェッカプロセッサとは、時刻同期されていないため、出力ロックステップモニタ２１２は、それらの出力を比較する前に、マスタプロセッサおよびチェッカプロセッサの両方が、トランザクション全体を完了するまで待機する（マスタプロセッサおよびチェッカプロセッサは、異なる時点でこのトランザクションを完了する）。出力ロックステップモニタ２１２の出力は、モニタリング相互接続回路２１１を介してコミュニケータ２１０に接続されている。

図３には、出力ロックステップモニタ２１２の例示的な内部構造が示されている。マスタプロセッサ２０３の出力は、出力マスタバッファ３０１に入力として供給される。チェッカプロセッサ２０５の出力は、出力チェッカバッファ３０２に入力として供給される。それぞれのバッファ３０１およびバッファ３０２に少なくとも１つのアイテムが存在する場合、それぞれのバッファにおける先頭のアイテムが、比較器３０３に出力される。比較器３０３により、先頭の２つのアイテムが比較される。比較器の出力により、アイテムが等しいかまたは異なるかが識別される。比較器の出力は、メッセージコンストラクタ３０５への入力である。メッセージコンストラクタ３０５は、メッセージを生成する。好適には、メッセージコンストラクタ３０５は、バッファ３０１およびバッファ３０２の先頭のアイテムが異なることが比較器によって識別されると、メッセージを生成する。そのメッセージにより、マスタプロセッサ２０３およびチェッカプロセッサ２０５の対応する出力が、異なることを識別することができる。このメッセージには付加的に、マスタプロセッサ２０３およびチェッカプロセッサ２０５の異なる出力が含まれていてよい。メッセージコンストラクタ３０５は次いで、出力ロックステップモニタからモニタリング相互接続回路２１１にこのメッセージを出力する。さらに以下で説明するように、このメッセージに応じて、種々の異なるアクションを取ることができる。

バッファ３０１およびバッファ３０２へのアイテム入力は、システムメモリ２０７にアクセスするために、マスタプロセッサ２０３およびチェッカプロセッサ２０５によって要求されてよい。この実施例では、出力ロックステップモニタ２１２によってチェックされるのは、マスタプロセッサ２０３によって命令されるのと同じメモリアクセスが、同じ順序でチェッカプロセッサ２０５によっても命令されているか否かである。例えば、マスタプロセッサ２０３の読み出し要求は、マスタデバイス出力から抽出されて、出力マスタバッファ３０１に入力されてよく、チェッカプロセッサ２０５の読み出し要求は、チェッカデバイス出力から抽出されて、出力チェッカバッファ３０２に入力されてよい。別の例として、マスタプロセッサ２０３の書き込み要求が、マスタデバイス出力から抽出されて、出力マスタバッファ３０１に入力されてよく、チェッカプロセッサ２０５の書き込み要求が、チェッカデバイス出力から抽出されて、出力チェッカバッファ３０２に入力されてよい。出力ロックステップモニタ２１２は、出力マスタバッファの集合を有することができ、それぞれ１つの出力マスタバッファは、マスタプロセッサ２０３の異なる出力を格納するためのものである。出力ロックステップモニタ２１２は、出力チェッカバッファの対応する集合を有することもでき、それぞれの１つの出力チェッカバッファは、マスタプロセッサ２０３の出力に対応する、チェッカプロセッサ２０５の異なる出力を格納するためのものである。出力ロックステップモニタ２１２は、対応する出力マスタバッファおよび出力チェッカバッファからの、対応するプロセッサ出力アイテムを比較する１つの比較器または比較器の集合を有していてよい。比較器は、メッセージコンストラクタ３０５に出力し、メッセージコンストラクタ３０５は、マスタプロセッサ２０３およびチェッカプロセッサ２０５の任意の対応する出力間の不一致を識別することに基づいてメッセージを組み立てる。

好適には、出力ロックステップモニタは、プロセッサ２０３およびプロセッサ２０５のランタイム時に動作する。したがって、異なる出力を生成するマスタプロセッサ２０３とチェッカプロセッサ２０５との間には最小遅延が存在し、その出力は、出力ロックステップモニタによって識別され、モニタリング相互接続回路２１１に伝達される。

出力ロックステップモニタはさらに、タイマ３０４を有していてよい。タイマ３０４は、出力マスタバッファ３０１に蓄積されている、マスタプロセッサ２０３の出力と、出力チェッカバッファ３０２に蓄積されている、チェッカプロセッサ２０５の対応する出力との間の経過時間を計数する。タイマ３０４は、タイムアウト閾値を有する。対応する両方の出力がバッファ３０１およびバッファ３０２に入る前に、計数値が、タイムアウト閾値の値に達すると、タイマは、このことの指示をメッセージコンストラクタ３０５に出力する。メッセージコンストラクタ３０５は、アラートメッセージを生成し、メッセージコンストラクタ３０５は、出力ロックステップモニタ２１２からモニタリング相互接続回路２１１にこのアラートメッセージを出力する。

図２に戻ると、モニタリング回路は、ロックステップアクセスフィルタ２１３も有する。ロックステップアクセスフィルタ２１３は、入力として、マスタデバイス２０１の出力およびチェッカデバイス２０２の出力を受け取る。ロックステップアクセスフィルタ２１３は、マスタデバイス２０１およびチェッカデバイス２０２の両方への双方向接続を有する。ロックステップアクセスフィルタ２１３は、相互接続回路２０９への双方向接続も有する。ロックステップアクセスフィルタ２１３は、モニタリング相互接続回路２１１にも出力し、このモニタリング相互接続回路２１１とロックステップアクセスフィルタ２１３は双方向接続を有する。ロックステップアクセスフィルタ２１３は、出力ロックステップモニタ２１２の内部にあってよい。択一的には、ロックステップアクセスフィルタは、図２に示したように、出力ロックステップモニタ２１２の外部にあってよい。ロックステップアクセスフィルタ２１３は、別のシステム回路へのルーティングのために、相互接続回路２０９に送られる、マスタデバイスおよびチェッカデバイスの出力をフィルタリングする。ロックステップアクセスフィルタ２１３は、マスタプロセッサ２０３およびチェッカプロセッサ２０５のランタイム時にこれを行う。

例えば、ロックステップアクセスフィルタ２１３は、マスタプロセッサ２０３およびチェッカプロセッサ２０５の両方のシステムメモリアクセス要求を受信することができる。ロックステップアクセスフィルタ２１３は、チェッカプロセッサによって要求されるシステムメモリアクセスが、システムメモリ２０７に伝わるのを阻止することができる。例えば、ロックステップアクセスフィルタ２１３は、マスタプロセッサ２０３およびチェッカプロセッサ２０５から、対応する読み出し要求を受信することができる。ロックステップアクセスフィルタ２１３は、相互接続回路２０９を介して、マスタプロセッサ２０３の読み出し要求をシステムメモリ２０７に転送する。ロックステップアクセスフィルタ２１３は、チェッカプロセッサ２０５の読み出し要求が、相互接続回路２０９を介して、システムメモリ２０７に伝わることを阻止する。次いで、ロックステップアクセスフィルタ２１３は、相互接続回路２０９を介して、マスタプロセッサ２０３の読み出し要求に対する、システムメモリ２０７からの読み出し応答を受信する。ロックステップアクセスフィルタ２１３は、マスタプロセッサ２０３およびチェッカプロセッサ２０５の両方に、システムメモリ２０７からの読み出し応答を転送する。複数の読み出し応答の場合、ロックステップアクセスフィルタ２１３は、マスタプロセッサ２０３およびチェッカプロセッサ２０５の両方に、同じ順序で読み出し応答を転送する。ロックステップアクセスフィルタ２１３は、チェッカプロセッサ２０５から受信される読み出し要求を計数するカウンタを有していてよい。カウンタが０より大きい場合にのみ、ロックステップアクセスフィルタ２１３は、チェッカプロセッサ２０５に次の読み出し応答を転送する。これによって保証されるのは、読み出し要求がチェッカプロセッサ２０５から送信される前に、読み出し応答がチェッカプロセッサ２０５に送信されないことである。

別の例として、ロックステップアクセスフィルタ２１３は、マスタプロセッサ２０３およびチェッカプロセッサ２０５からの、対応する書き込み要求を受信することができる。ロックステップアクセスフィルタ２１３は、相互接続回路２０９を介して、マスタプロセッサ２０３の書き込み要求をシステムメモリ２０７に転送する。ロックステップアクセスフィルタ２１３は、チェッカプロセッサ２０５の書き込み要求を終了させる。したがって、ロックステップアクセスフィルタ２１３は、チェッカプロセッサ２０５の読み出し要求が、相互接続回路２０９を介して、システムメモリ２０７に伝わることを阻止する。次いで、要求されたデータがシステムメモリ２０７に書き込まれると、ロックステップアクセスフィルタ２１３は、相互接続回路２０９を介し、システムメモリ２０７から書き込み応答を受信する。ロックステップアクセスフィルタ２１３は、マスタプロセッサ２０３およびチェッカプロセッサ２０５の両方に、システムメモリ２０７からの書き込み応答を転送する。複数の書き込み応答の場合、ロックステップアクセスフィルタ２１３は、マスタプロセッサ２０３およびチェッカプロセッサ２０５の両方に、同じ順序で書き込み応答を転送する。ロックステップアクセスフィルタ２１３は、チェッカプロセッサ２０５から受信される書き込み要求を計数するカウンタを有していてよい。カウンタが０より大きい場合にのみ、ロックステップアクセスフィルタ２１３は、チェッカプロセッサ２０５に次の書き込み応答を転送する。これによって保証されるのは、書き込み要求がチェッカプロセッサ２０５から送信される前に、書き込み応答がチェッカプロセッサ２０５に送信されないことである。

ロックステップアクセスフィルタ２１３は、上述のように、マスタプロセッサおよびチェッカプロセッサから受信される読み出し要求および書き込み要求の両方をフィルタリングすることができる。この場合、ロックステップアクセスフィルタ２１３は、チェッカプロセッサからの読み出し要求を計数する読み出しカウンタを有し、チェッカプロセッサからの書き込み要求を計数する書き込みカウンタを別に有する。

図２のモニタリング回路はさらに、マスタトレーサ２１４を有する。マスタトレーサ２１４は、マスタプロセッサ２０３の出力を受け取る。マスタトレーサ２１４は、バッファにマスタプロセッサ２０３の出力を記録する。例えば、マスタトレーサ２１４は、循環バッファを有していてよく、この循環バッファにマスタプロセッサ２０３の出力を記録する。このバッファは、その記憶容量に達すると、より旧い受信データを循環式に上書きするように構成されている。トリガされると、マスタトレーサ２１４は、そのバッファの内容をコミュニケータ２１０に、マスタトレースデータとして、モニタリング相互接続回路２１１を介して出力する。トリガされると、マスタトレーサ２１４は、別のマスタトレースデータがマスタトレーサ２１４のバッファに収集されるときに、コミュニケータ２１０にこの別のマスタトレースデータを出力することもできる。

図２のモニタリング回路はさらに、チェッカトレーサ２１５を有する。チェッカトレーサ２１５は、チェッカプロセッサ２０５の出力を受け取る。チェッカトレーサ２１５は、バッファにチェッカプロセッサ２０５の出力を記録する。例えば、チェッカトレーサ２１５は、循環バッファを有していてよく、この循環バッファにチェッカプロセッサ２０５の出力を記録する。このバッファは、その記憶容量に達すると、より旧い受信データを循環式に上書きするように構成されている。トリガされると、チェッカトレーサ２１５は、そのバッファの内容を、チェッカトレースデータとしてモニタリング相互接続回路２１１を介し、コミュニケータ２１０に出力する。トリガされると、チェッカトレーサ２１５は、別のチェッカトレースデータがチェッカトレーサ２１５のバッファに収集されるときに、コミュニケータ２１０にこの別のチェッカトレースデータを出力することもできる。

図２のモニタリング回路はさらに、マスタ解析器２１６およびチェッカ解析器２１７から成る解析回路も有する。マスタ解析器２１６は、マスタプロセッサ２０３に接続されている。マスタ解析器２１６は、モニタリング相互接続回路２１１に出力する。チェッカ解析器２１７は、チェッカプロセッサ２０５に接続されている。チェッカ解析器２１７は、モニタリング相互接続回路２１１に出力する。これらの解析器２１６および解析器２１７のそれぞれは、それに接続されているプロセッサの内部信号の状態を観察する。次いで解析器は、これらの観察状態を解析器内のバッファに記録することができる。バッファは、例えば、循環バッファであってよい。この循環バッファは、その記憶容量に達すると、より旧い観察状態を循環式に上書きするように構成されている。観察される内部信号は、次のうちの１つまたは複数、すなわち、プロセッサによって実行されている命令、プロセッサに接続されているメモリのレジスタ、例えば制御ステータスレジスタの状態、プロセッサに接続されているメモリのレジスタにおける特定のエントリの値、プログラムカウンタ割り込み状態、プロセッサのストール信号であってよい。トリガされると、それぞれの解析器２１６、解析器２１７は、モニタリング相互接続回路２１１を介し、そのバッファの内容をコミュニケータ２１０に出力する。トリガされると、それぞれの解析器２１６、解析器２１７は、別の観察状態が解析器のバッファに記録されるときに、これらの別の観察状態をコミュニケータ２１０に出力することもできる。

次に、図４を参照して、ロックステップで動作するプロセッサにより、大きく異なるメモリアクセスを検出して応答する方法を説明する。

ステップ４０１では、出力ロックステップモニタ２１２により、マスタプロセッサ２０３およびチェッカプロセッサ２０５からの、対応する要求メモリアクセスを受信する。これらの要求メモリアクセスは、例えば、バッファ３０１およびバッファ３０２に格納可能である。ステップ４０２では、マスタプロセッサおよびチェッカプロセッサの両方から、少なくとも１つの要求メモリアクセスが受信されている場合、マスタプロセッサによるメモリアクセスについて、チェッカプロセッサによる対応するメモリアクセスが異なっているか否かを決定する。ステップ４０２は、例えば、比較器３０３において実装可能である。答えがＮＯの場合、この方法は、ステップ４０２に戻り、マスタによる次のメモリアクセスについて質問を繰り返す。ステップ４０２についての答えがＹＥＳの場合、この方法は、ステップ４０３およびステップ４０４に進む。ステップ４０３では、出力ロックステップモニタ２１２により、異なる対応するメモリアクセスを出力する。

ステップ４０４では、トリガメッセージを生成してモニタリング相互接続回路２１１に送信する。例えば、メッセージコンストラクタ３０５により、トリガメッセージを生成して送信してよい。モニタリング相互接続回路２１１は、別のモニタリングコンポーネントにトリガメッセージをルーティングする。例えば、ステップ４０５では、モニタリング相互接続回路２１１により、マスタ解析器２１６およびチェッカ解析器２１７にトリガメッセージをルーティングしてよい。ステップ４０６では、マスタ解析器２１６により、モニタリング相互接続回路２１１を介し、そのバッファからコミュニケータ２１０に、マスタプロセッサの内部信号の記録された観察状態を出力することによってトリガの受信に応答する。マスタプロセッサからの内部信号の別の観察状態が、マスタ解析器２１６のバッファに収集されるときに、マスタ解析器２１６により、この別の観察状態を出力することによって、トリガの受信に応答してもよい。ステップ４０６では同様に、チェッカ解析器２１７により、そのバッファからコミュニケータ２１０に、モニタリング相互接続回路２１１を介し、チェッカプロセッサの内部信号の記録された観察状態を出力することによってトリガの受信に応答する。チェッカプロセッサからの内部信号の別の観察状態が、チェッカ解析器２１７のバッファに収集されるときに、チェッカ解析器２１７により、この別の観察状態を出力することによって、トリガの受信に応答してもよい。次いでコミュニケータ２１０により、後続の解析のために、オフチップの解析器またはオンチップの解析器に観察状態をルーティングすることができる。この後続の解析は、オフラインで実行可能である。換言すると、プロセッサ２０３およびプロセッサ２０５のランタイム時には実行されない。

ステップ４０７では、モニタリング相互接続回路２１１により、マスタトレーサ２１４およびチェッカトレーサ２１５にトリガメッセージをルーティングすることもできる。ステップ４０８では、マスタトレーサ２１４により、そのバッファからコミュニケータ２１０に、マスタトレースデータとして、モニタリング相互接続回路２１１を介し、マスタプロセッサ２０３の記録された出力を出力することによってトリガの受信に応答する。別のマスタトレースデータがマスタトレーサ２１４のバッファに収集されるときに、マスタトレーサ２１４により、この別のマスタトレースデータを出力することによってトリガの受信に応答してもよい。ステップ４０８では同様に、チェッカトレーサ２１５により、そのバッファからコミュニケータ２１０に、チェッカトレースデータとして、モニタリング相互接続回路２１１を介し、チェッカプロセッサ２０５の記録された出力を出力することによってトリガの受信に応答する。別のチェッカトレースデータがチェッカトレーサ２１５のバッファに収集されるときに、チェッカトレーサ２１５により、この別のチェッカトレースデータを出力することによってトリガの受信に応答してもよい。次いでコミュニケータ２１０により、後続の解析のために、オフチップの解析器またはオンチップの解析器にトレースデータをルーティングすることができる。この後続の解析は、オフラインで実行可能である。換言すると、プロセッサ２０３およびプロセッサ２０５のランタイム時には実行されない。

ステップ４０９では、モニタリング相互接続回路２１１により、ロックステップアクセスフィルタ２１３にトリガメッセージをルーティングすることもできる。ステップ４１０では、ロックステップアクセスフィルタ２１３により、モニタリング相互接続回路２１１を介し、コミュニケータ２１０に、マスタプロセッサおよびチェッカプロセッサの要求メモリアクセスを出力することによってトリガの受信に応答する。次いでコミュニケータ２１０により、後続の解析のために、オフチップの解析器またはオンチップの解析器に要求メモリアクセスをルーティングすることができる。この後続の解析は、オフラインで実行可能である。換言すると、プロセッサ２０３およびプロセッサ２０５のランタイム時には実行されない。

モニタリングコンポーネントをトリガすることに加えて、モニタリング相互接続回路は、アラートをコミュニケータ２１０に送信することもでき、このアラートは次いで、コミュニケータ２１０により、オフチップの解析器またはオンチップの解析器にルーティングされる。モニタリング相互接続回路は、マスタプロセッサ２０３およびチェッカプロセッサ２０５に処理を停止させることができる。モニタリング相互接続回路は、マスタプロセッサ２０３およびチェッカプロセッサ２０５（またはシステム回路全体）をリセットすることができる。

図５には、モニタリング回路およびシステム回路を有する別の例示的な集積回路チップデバイスが示されている。図５のデバイスは、別々のマスタ解析器２１６およびチェッカ解析器２１７を有しないという点が、図２のデバイスと異なる。その代わりに、図５のデバイスは、マスタプロセッサ２０３およびチェッカプロセッサ２０５の両方に接続された内部ロックステップモニタ５０１を有する。内部ロックステップモニタ５０１は、モニタリング相互接続回路２１１に出力する。内部ロックステップモニタ５０１は、マスタプロセッサ２０３およびチェッカプロセッサ２０５の両方の内部信号の状態を観察する。次いで内部ロックステップモニタ５０１は、これらの観察状態を解析器内のバッファに記録することができる。それぞれのバッファは、例えば、循環バッファであってよい。観察される内部信号は、以下のうちの１つまたは複数、すなわち、プロセッサによって実行されている命令、プロセッサに接続されているメモリのレジスタ、例えば制御ステータスレジスタの状態、プロセッサに接続されているメモリのレジスタにおける特定のエントリの値、プログラムカウンタ割り込み状態、プロセッサのストール信号であってよい。解析器は、モニタリング相互接続回路２１１に、記録された観察状態を出力することができる。図５のデバイスの別のコンポーネントは、図２のコンポーネントと同じであり、したがって、ここでは再度説明しない。

図６には、内部ロックステップモニタ５０１の例示的な内部構造が示されている。マスタプロセッサ２０３の内部信号の状態は、内部マスタバッファ６０１に入力として供給される。チェッカプロセッサ２０５の内部信号の状態は、内部チェッカバッファ６０２に入力として供給される。それぞれのバッファ６０１およびバッファ６０２に少なくとも１つのアイテムが存在する場合、それぞれのバッファにおける先頭のアイテムが、比較器６０３に出力される。比較器６０３により、先頭の２つのアイテムが比較される。比較器の出力により、アイテムが等しいかまたは異なるかが識別される。比較器の出力は、メッセージコンストラクタ６０５への入力である。メッセージコンストラクタ６０５は、メッセージを生成する。好適には、メッセージコンストラクタ６０５は、バッファ６０１およびバッファ６０２の先頭のアイテムが異なることが比較器によって識別されると、メッセージを生成する。そのメッセージにより、マスタプロセッサ２０３およびチェッカプロセッサ２０５の対応する内部信号の状態が異なることを識別することができる。このメッセージには付加的に、マスタプロセッサ２０３およびチェッカプロセッサ２０５からの内部信号の異なる状態が含まれていてよい。メッセージコンストラクタ６０５は次いで、内部ロックステップモニタからモニタリング相互接続回路２１１にこのメッセージを出力する。さらに以下で説明するように、このメッセージに応じて種々の異なるアクションを取ることができる。

好適には、内部ロックステップモニタ５０１は、プロセッサ２０３およびプロセッサ２０５のランタイム時に動作する。したがって、内部信号の異なる状態を有するマスタプロセッサ２０３とチェッカプロセッサ２０５との間には最小遅延が存在し、これらの異なる状態は、内部ロックステップモニタ５０１によって識別され、モニタリング相互接続回路２１１に伝達される。

内部ロックステップモニタはさらに、タイマ６０４を有していてよい。タイマ６０４は、内部マスタバッファ６０１に蓄積されている、マスタプロセッサ２０３の内部信号の状態と、内部チェッカバッファ６０２に蓄積されている、チェッカプロセッサ２０５の対応する内部信号の状態との間の経過時間を計数する。タイマ６０４は、タイムアウト閾値を有する。対応する両方の出力がバッファ６０１およびバッファ６０２に入る前に、計数値が、このタイムアウト閾値の値に達すると、タイマは、このことをメッセージコンストラクタ６０５に出力する。メッセージコンストラクタ６０５は、アラートメッセージを生成し、メッセージコンストラクタ６０５は、内部ロックステップモニタ５０１からモニタリング相互接続回路２１２に、このアラートメッセージを出力する。

図４の方法は、図５の集積回路チップデバイス上に実装可能である。ステップ４０５およびステップ４０６を除き、この方法のすべてのステップは、同じである。ステップ４０５の代わりに、トリガは、内部ロックステップモニタ５０１にルーティングされる。内部ロックステップモニタ５０１により、そのバッファからコミュニケータ２１０に、モニタリング相互接続回路２１１を介し、マスタプロセッサおよびチェッカプロセッサの対応する内部信号の記録された観察状態を出力することによって、トリガの受信に応答する。次いでコミュニケータ２１０により、後続の解析のために、オフチップの解析器またはオンチップの解析器に観察状態をルーティングすることができる。この後続の解析は、オフラインで実行可能である。換言すると、プロセッサ２０３およびプロセッサ２０５のランタイム時には実行されない。

次に、図７を参照して、ロックステップで動作するプロセッサの内部信号の大きく異なる状態を検出して応答する方法を説明する。

ステップ７０１では、内部ロックステップモニタ５０１により、マスタプロセッサ２０３およびチェッカプロセッサ２０５からの対応する内部信号の状態を観察する。内部信号のこれらの状態は、例えば、バッファ６０１およびバッファ６０２に格納可能である。ステップ７０２では、マスタプロセッサおよびチェッカプロセッサの両方から、内部信号の少なくとも１つの状態が受け取られている場合、マスタプロセッサの内部信号の状態について、チェッカプロセッサの対応する内部信号の状態が異なっているか否かを決定する。ステップ７０２は、例えば、比較器６０３において実装可能である。答えがＮＯの場合、この方法は、ステップ７０２に戻り、マスタプロセッサによる次の内部信号の状態について質問を繰り返す。ステップ７０２についての答えがＹＥＳの場合、この方法は、ステップ７０３およびステップ７０４に進む。ステップ７０３では、内部ロックステップモニタ５０１により、異なっていた対応する内部信号状態を出力する。

ステップ７０４では、トリガメッセージを生成してモニタリング相互接続回路２１１に送信する。例えば、メッセージコンストラクタ６０５により、トリガメッセージを生成して送信してよい。モニタリング相互接続回路２１１は、別のモニタリングコンポーネントにトリガメッセージをルーティングする。例えば、ステップ７０５では、モニタリング相互接続回路２１１により、マスタトレーサ２１４およびチェッカトレーサ２１５にトリガメッセージをルーティングしてよい。ステップ７０６では、マスタトレーサ２１４により、そのバッファからコミュニケータ２１０に、マスタトレースデータとして、モニタリング相互接続回路２１１を介し、マスタプロセッサ２０３の記録された出力を出力することによってトリガの受信に応答する。別のマスタトレースデータがマスタトレーサ２１４のバッファに収集されるときに、マスタトレーサ２１４により、この別のマスタトレースデータを出力することによってトリガの受信に応答してもよい。ステップ７０６では同様に、チェッカトレーサ２１５により、そのバッファからコミュニケータ２１０に、チェッカトレースデータとして、モニタリング相互接続回路２１１を介し、チェッカプロセッサ２０５の記録された出力を出力することによってトリガの受信に応答する。別のチェッカトレースデータがチェッカトレーサ２１５のバッファに収集されるときに、チェッカトレーサ２１５により、この別のマスタトレースデータを出力することによってトリガの受信に応答してもよい。次いでコミュニケータ２１０により、後続の解析のために、オフチップの解析器またはオンチップの解析器にトレースデータをルーティングすることができる。この後続の解析は、オフラインで実行可能である。換言すると、プロセッサ２０３およびプロセッサ２０５のランタイム時には実行されない。

ステップ７０７では、モニタリング相互接続回路２１１により、出力ロックステップモニタ２１２にトリガメッセージをルーティングすることもできる。ステップ７０８では、出力ロックステップモニタ２１２により、モニタリング相互接続回路２１１を介し、コミュニケータ２１０に、マスタプロセッサおよびチェッカプロセッサの要求メモリアクセスを出力することによってトリガの受信に応答する。次いでコミュニケータ２１０により、後続の解析のために、オフチップの解析器またはオンチップの解析器に要求メモリアクセスをルーティングすることができる。この後続の解析は、オフラインで実行可能である。換言すると、プロセッサ２０３およびプロセッサ２０５のランタイム時には実行されない。

ステップ７０９では、モニタリング相互接続回路２１１により、ロックステップアクセスフィルタ２１３にトリガメッセージをルーティングすることもできる。ステップ７１０では、ロックステップアクセスフィルタ２１３により、モニタリング相互接続回路２１１を介し、コミュニケータ２１０に、マスタプロセッサおよびチェッカプロセッサの要求メモリアクセスを出力することによってトリガの受信に応答する。次いでコミュニケータ２１０により、後続の解析のために、オフチップの解析器またはオンチップの解析器に要求メモリアクセスをルーティングすることができる。この後続の解析は、オフラインで実行可能である。換言すると、プロセッサ２０３およびプロセッサ２０５のランタイム時には実行されない。

図２のマスタ解析器２１６およびチェッカ解析器２１７は、それが観察する内部信号の状態をランタイムに変化させるように構成可能である。例えば、オンチップの解析器またはオフチップの解析器は、モニタリング相互接続回路２１１を介し、マスタ解析器およびチェッカ解析器に設定コマンドを送信して、マスタプロセッサ２０３およびチェッカプロセッサ２０５の特定の内部信号を観察するようにマスタ解析器およびチェッカ解析器に命令することができる。同様に、図５の内部ロックステップモニタ５０１は、それが観察する内部信号の状態をランタイムに変化させるように構成可能である。例えば、オンチップの解析器またはオフチップの解析器は、モニタリング相互接続回路２１１を介し、内部ロックステップモニタ５０１に設定コマンドを送信して、マスタプロセッサ２０３およびチェッカプロセッサ２０５の特定の内部信号を観察するように内部ロックステップモニタ５０１に命令することができる。トリガを検出すると、オンチップの解析器またはオフチップの解析器は、内部ロックステップモニタ５０１に設定コマンドを送信して、それが観察しているマスタプロセッサ２０３およびチェッカプロセッサ２０５の特定の内部信号を変更するように内部ロックステップモニタ５０１に命令することができる。

上述のように、（図２または図５の）集積回路チップデバイスは、２つ以上のチェッカデバイス２０２を有していてよい。それぞれの別のチェッカデバイスは、別のチェッカプロセッサおよび別のチェッカメモリを有する。それぞれの別のチェッカプロセッサは、マスタプロセッサおよびチェッカプロセッサとロックステップで動作する。出力ロックステップモニタ２１２は、それぞれの付加的な別のチェッカプロセッサについて、付加的な出力チェッカバッファを有していてよい。比較器３０３は、マスタプロセッサ、チェッカプロセッサおよびそれぞれの別のチェッカプロセッサのすべての対応する出力を比較するように構成可能である。対応する出力のいずれかが異なる場合、メッセージコンストラクタ３０５により、モニタリング相互接続回路に送信するためのトリガが生成される。モニタリング相互接続回路２１１は、上述のようにこのトリガに応答する。ロックステップアクセスフィルタ２１３は、それぞれの別のチェッカプロセッサについて、チェッカプロセッサについて行うのと同じアクションを実行する。

図２の集積回路チップデバイスの場合、別のチェッカ解析器および別のチェッカトレーサが、それぞれの別のチェッカデバイスついて設けられる。それぞれの別のチェッカ解析器および別のチェッカトレーサはそれぞれ、上述のようなチェッカ解析器およびチェッカトレーサとして動作する。それぞれの別のチェッカ解析器および別のチェッカトレーサは、図４のステップ４０５およびステップ４０７で、モニタリング相互接続回路からのトリガメッセージを受信し、チェッカ解析器およびチェッカトレーサと同じ仕方で応答する。

図５の集積回路チップデバイスの場合、内部ロックステップモニタ５０１は、それぞれの付加的な別のチェッカプロセッサについて、付加的な内部チェッカバッファを有していてよい。比較器６０３は、マスタプロセッサ、チェッカプロセッサおよびそれぞれの別のチェッカプロセッサのすべての対応する内部信号の状態を比較するように構成可能である。対応する内部信号の状態のいずれかが異なる場合、メッセージコンストラクタ６０５により、モニタリング相互接続回路に送信するためのトリガが生成される。モニタリング相互接続回路２１１は、上述のようにこのトリガに応答する。

すべてのチェッカプロセッサおよび別のチェッカプロセッサは、マスタプロセッサと同時に動作可能である。択一的には、チェッカプロセッサおよび別のチェッカプロセッサは、投票方式または別の冗長方式を使用することができる。投票システムでは、メッセージコンストラクタがモニタリング相互接続回路に送信するためのトリガを生成するためには、ｍを上回るチェッカデバイスが、マスタデバイスへの異なる対応する出力を有することが要求され得る。ただしｍ＞１である。例えば、ｍは２であってよい。チェッカプロセッサおよび別のチェッカプロセッサは、択一的に、分割／ロックモードで動作してもよく、この分割／ロックモードでは、それぞれのチェッカプロセッサのロックステップ機能が、動的にマスタプロセッサに結合されまたマスタプロセッサから切り離されてよい。これにより、プロセッサは、実行する能力がある場合には冗長モードで動作することができるが、また必要な場合にはＳｏＣのより高いパフォーマンスのために、異なるコードをそれぞれ実行することもできる。

本明細書で説明される装置および方法によって、マスタプロセッサが高い信頼性で、安全に、かつ確実に動作していることをチェックすることにより、ＳｏＣの機能安全性が支援される。

図１、図２、図３、図５および図６に示されているＳｏＣのそれぞれのコンポーネントは、専用のハードウェアで実装可能である。このようにすることで、本明細書に記載された方法は、ワイヤースピードで実装可能であり、その結果、ＳｏＣに実行オーバヘッドが負わされることがない。択一的には、図１、図２、図３、図５および図６に示されているＳｏＣのそれぞれのコンポーネントは、ソフトウェアで実装可能である。いくつかのコンポーネントはソフトウェアに実装されてよいのに対し、別のコンポーネントは専用のハードウェアに実装される。

説明したＳｏＣは好適には、コンピューティングベースのデバイス内に組み込まれる。コンピューティングベースデバイスは、電子デバイスであってよい。好適には、コンピューティングベースデバイスは、本明細書に記載された方法を実装することを目的として、デバイスの動作を制御するためにコンピュータ実行可能命令を処理する１つ以上のプロセッサを有する。コンピュータ実行可能命令は、メモリのような任意のコンピュータ可読媒体を使用して供給可能である。本明細書に記載された方法は、有形の記憶媒体上の機械可読形式のソフトウェアによって実行可能である。コンピューティングベースデバイスには、本明細書に記載された方法を実装するためにソフトウェアを供給することができる。

上述の説明に記載されているのは、システム回路およびモニタリング回路が、同じＳｏＣ上に含まれていることである。択一的な実装形態では、システム回路およびモニタリング回路は、１つのＭＣＭの２つ以上の集積回路チップにまたがって含まれている。ＭＣＭでは、集積回路チップは一般に、インターポーザ基板上で積層されるか、または隣接して配置される。ＭＣＭの１つの集積回路チップ上にいくつかのシステム回路を配置し、ＭＣＭの別の集積回路チップ上に別のシステム回路を配置することができる。同様に、モニタリング回路は、ＭＣＭの２つ以上の集積回路チップをまたいで分散可能である。したがって、ＳｏＣの関連において上述した方法および装置は、ＭＣＭの関連においても適用される。

上記によって本出願人により、本明細書に記載されたそれぞれ個別の特徴が単独で、また２つ以上のこのような特徴のあらゆる組み合わせが開示されており、しかも、このような特徴または特徴の組み合わせが、本明細書に開示された何らかの課題を解決するか否かにかかわらず、また特許請求の範囲に限定されることなく、当業者の共通の一般的な知識に照らし、全体として、そのような特徴または組み合わせが、本明細書に基づいて実行できる範囲において開示されている。出願人によって示されているのは、本発明の態様が、任意のこのような個別の特徴または特徴の組み合わせから構成され得ることである。上記の説明を考慮すれば、本発明の範囲内でさまざまな変更を行い得ることは、当業者には明らかであろう。

Claims

集積回路（ＩＣ）チップであって、前記集積回路（ＩＣ）チップは、
システムメモリと、ロックステップで動作するように構成されたマスタプロセッサおよびチェッカプロセッサとを有するシステム回路と、
内部ロックステップモニタと、マスタトレーサと、チェッカトレーサとを有するモニタリング回路と、
を有し、
前記内部ロックステップモニタは、
前記マスタプロセッサおよび前記チェッカプロセッサの内部信号の状態を観察し、
前記マスタプロセッサおよび前記チェッカプロセッサの対応する観察状態を比較し、
対応する前記観察状態が異なる場合、
前記マスタトレーサをトリガして、前記マスタプロセッサの出力から記録され格納されたマスタトレースデータを出力させ、
前記チェッカトレーサをトリガして、前記チェッカプロセッサの出力から記録され格納されたチェッカトレースデータを出力させる、
ように構成されている、
集積回路（ＩＣ）チップ。
前記内部ロックステップモニタはさらに、対応する前記観察状態が異なる場合、対応する前記観察状態を出力するように構成されている、請求項１記載のＩＣチップ。
前記内部ロックステップモニタは、
前記マスタプロセッサの観察状態を蓄積するように構成された内部マスタバッファと、
前記チェッカプロセッサの観察状態を蓄積するように構成された内部チェッカバッファと、
前記内部マスタバッファからの前記マスタプロセッサのそれぞれの観察状態と、前記内部チェッカバッファからの前記チェッカプロセッサの対応する前記観察状態とを比較するように構成された比較器と、
を有する、請求項１記載のＩＣチップ。
前記内部ロックステップモニタはさらにタイマを有し、
前記タイマは、
前記内部マスタバッファに蓄積されている前記マスタプロセッサの観察状態と、前記内部チェッカバッファに蓄積されている前記チェッカプロセッサの観察状態との間の経過時間を計数し、
前記経過時間がタイムアウト閾値を越える場合に、アラートを出力する、
ように構成されている、
請求項３記載のＩＣチップ。
前記モニタリング回路はさらに、出力ロックステップモニタを有し、
前記出力ロックステップモニタは、
前記マスタプロセッサおよび前記チェッカプロセッサによって要求されるメモリアクセスを観察し、
前記マスタプロセッサおよび前記チェッカプロセッサの対応する要求メモリアクセスを比較し、
対応する前記要求メモリアクセスが異なる場合、
前記マスタトレーサをトリガして、前記マスタプロセッサの前記出力から記録され格納されたマスタトレースデータを出力させ、
前記チェッカトレーサをトリガして、前記チェッカプロセッサの前記出力から記録され格納されたチェッカトレースデータを出力させ、
前記内部ロックステップモニタをトリガして、前記マスタプロセッサおよびチェッカプロセッサの観察状態を出力させる、
ように構成されている、
請求項１記載のＩＣチップ。
前記内部ロックステップモニタは、対応する前記観察状態が異なる場合、前記出力ロックステップモニタをトリガして、前記マスタプロセッサおよび前記チェッカプロセッサの要求メモリアクセスを出力させるように構成されている、請求項５記載のＩＣチップ。
前記モニタリング回路はさらに、ロックステップアクセスフィルタを有し、
前記ロックステップアクセスフィルタは、
前記マスタプロセッサの出力を受け取り、
前記チェッカプロセッサの出力を受け取り、
前記チェッカプロセッサの要求メモリアクセスが、前記システムメモリに伝わるのを阻止し、
前記マスタプロセッサを対象としている前記システムメモリからのメッセージを前記チェッカプロセッサに送信する、
ように構成されている、
請求項１記載のＩＣチップ。
前記内部ロックステップモニタは、対応する前記観察状態が異なる場合、前記ロックステップアクセスフィルタをトリガして、前記マスタプロセッサおよび前記チェッカプロセッサの要求メモリアクセスを出力させるように構成されている、請求項７記載のＩＣチップ。
前記システム回路はさらに、ロックステップで前記マスタプロセッサおよび前記チェッカプロセッサと動作するように構成された別のチェッカプロセッサを有し、
前記内部ロックステップモニタは、
前記別のチェッカプロセッサの内部信号の状態を観察し、
前記別のチェッカプロセッサおよびマスタプロセッサおよびチェッカプロセッサの、対応する観察状態を比較し、
対応する前記観察状態のいずれかが異なる場合、
前記マスタトレーサをトリガして、前記マスタプロセッサの前記出力から記録され格納されたマスタトレースデータを出力させ、
前記チェッカトレーサをトリガして、前記チェッカプロセッサの前記出力から記録され格納されたチェッカトレースデータを出力させる、
ように構成されている、
請求項１記載のＩＣチップ。
前記内部ロックステップモニタは、前記マスタプロセッサおよび前記チェッカプロセッサのランタイム時に請求項１記載の観察、比較、およびトリガのステップを実行するように構成されている、請求項１記載のＩＣチップ。
ＩＣチップであって、前記ＩＣチップは、
システムメモリと、ロックステップで動作するように構成されたマスタプロセッサおよびチェッカプロセッサとを有するシステム回路と、
出力ロックステップモニタおよび解析回路を有するモニタリング回路と、
を有し、
前記出力ロックステップモニタは、
前記マスタプロセッサおよび前記チェッカプロセッサの要求メモリアクセスを観察し、
前記マスタプロセッサおよび前記チェッカプロセッサの対応する要求メモリアクセスを比較し、
対応する前記要求メモリアクセスが異なる場合、前記解析回路をトリガして、前記マスタプロセッサおよびチェッカプロセッサの内部信号の記録された観察状態を出力させる、
ように構成されている、
ＩＣチップ。
前記モニタリング回路はさらに、マスタトレーサおよびチェッカトレーサを有し、
対応する前記要求メモリアクセスが異なる場合、前記出力ロックステップモニタは、
前記マスタトレーサをトリガして、前記マスタプロセッサの前記出力から記録され格納されたマスタトレースデータを出力させ、
前記チェッカトレーサをトリガして、前記チェッカプロセッサの前記出力から記録され格納されたチェッカトレースデータを出力させる、
ように構成されている、
請求項１１記載のＩＣチップ。
前記解析回路は、前記マスタプロセッサの内部信号の状態を観察するように構成されたマスタ解析器と、前記チェッカプロセッサの内部信号の状態を観察するように構成されたチェッカ解析器とを有する、請求項１１記載のＩＣチップ。
前記解析回路は、内部ロックステップモニタであり、
前記内部ロックステップモニタは、
前記マスタプロセッサおよび前記チェッカプロセッサの内部信号の状態を観察し、
前記マスタプロセッサおよび前記チェッカプロセッサの対応する観察状態を比較し、
対応する前記観察状態が異なる場合、
前記マスタトレーサをトリガして、前記マスタプロセッサの前記出力から記録され格納されたマスタトレースデータを出力させ、
前記チェッカトレーサをトリガして、前記チェッカプロセッサの前記出力から記録され格納されたチェッカトレースデータを出力させる、
ように構成されている、
請求項１１記載のＩＣチップ。
対応する前記観察状態が異なる場合、前記内部ロックステップモニタは、前記出力ロックステップモニタをトリガして、前記マスタプロセッサおよび前記チェッカプロセッサの要求メモリアクセスを出力させるように構成されている、請求項１４記載のＩＣチップ。
前記出力ロックステップモニタはさらに、対応する前記要求メモリアクセスが異なる場合、対応する前記要求メモリアクセスを出力するように構成されている、請求項１１記載のＩＣチップ。
前記出力ロックステップモニタは、
前記マスタプロセッサのメモリアクセス要求を蓄積するように構成された出力マスタバッファと、
前記チェッカプロセッサのメモリアクセス要求を蓄積するように構成された出力チェッカバッファと、
前記出力マスタバッファからの前記マスタプロセッサのそれぞれのメモリアクセス要求と、前記出力チェッカバッファからの前記チェッカプロセッサの対応する前記メモリアクセス要求とを比較するように構成された比較器と、
を有する、請求項１１記載のＩＣチップ。
前記出力ロックステップモニタはさらに、タイマを有し、
前記タイマは、
前記出力マスタバッファに蓄積されている前記マスタプロセッサのメモリアクセス要求と、前記出力チェッカバッファに蓄積されている前記チェッカプロセッサのメモリアクセス要求との間の経過時間を計数し、
前記経過時間がタイムアウト閾値を越える場合に、アラートを出力する、
ように構成されている、
請求項１７記載のＩＣチップ。
前記モニタリング回路はさらに、ロックステップアクセスフィルタを有し、
前記ロックステップアクセスフィルタは、
前記マスタプロセッサの前記出力を受け取り、
前記チェッカプロセッサの前記出力を受け取り、
前記チェッカプロセッサの要求メモリアクセスが、前記システムメモリに伝わるのを阻止し、
前記マスタプロセッサを対象としている前記システムメモリからのメッセージを前記チェッカプロセッサに送信する、
ように構成されている、
請求項１１記載のＩＣチップ。
前記出力ロックステップモニタは、対応する前記要求メモリアクセスが異なる場合、前記ロックステップアクセスフィルタをトリガして、前記マスタプロセッサおよび前記チェッカプロセッサの要求メモリアクセスを出力するように構成されている、請求項１９記載のＩＣチップ。
前記システム回路はさらに、ロックステップで、前記マスタプロセッサおよび前記チェッカプロセッサと動作するように構成された別のチェッカプロセッサを有し、
前記出力ロックステップモニタは、
前記別のチェッカプロセッサの要求メモリアクセスを観察し、
前記別のチェッカプロセッサおよびマスタプロセッサおよびチェッカプロセッサの、対応する要求メモリアクセスを比較し、
対応する前記要求メモリアクセスが異なる場合、前記解析回路をトリガして、前記マスタプロセッサおよびチェッカプロセッサおよび別のチェッカプロセッサの内部信号の記録された観察状態を出力させる、
ように構成されている、
請求項１１記載のＩＣチップ。
前記出力ロックステップモニタは、前記マスタプロセッサおよび前記チェッカプロセッサのランタイム時に請求項１１の観察、比較、およびトリガのステップを実行するように構成されている、請求項１１記載のＩＣチップ。