JP3156429B2

JP3156429B2 - 高信頼型計算機用システム制御ｌｓｉ及びそれを用いたコンピュータシステム

Info

Publication number: JP3156429B2
Application number: JP05677793A
Authority: JP
Inventors: 憲一黒澤; 博志岩本; 浩大黒; 哲明中三川; 道雄森岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-03-17
Filing date: 1993-03-17
Publication date: 2001-04-16
Anticipated expiration: 2016-04-16
Also published as: JPH06266574A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高信頼コンピュータシ
ステム装置に関し、特にプロセッサの２重化によるデー
タの誤り検出率向上ばかりでなく、プロセッサの障害レ
ベルを決め細かく分類し、出来るだけ処理の継続を可能
とする方法に関する。

【０００２】

【従来の技術】プロセッサの２重化によりプロセッサの
障害検出率を向上させる方法については、当麻善弘編著
‘フォールトトレラントシステム論’（電子情報通信学
会）に記載されている。この方式では、２重化されたプ
ロセッサの出力を比較器により比較することにより、エ
ラーの発生を検出するものである。

【０００３】一方、ｎ重化（ｎ＝２ｍ＋１，ｍ＝１，
２，．．．）されたプロセッサを用いるものについて
は、当麻善弘編著‘フォールトトレラントシステム論’
（電子情報通信学会）に記載されている。この方式で
は、ｎ重化されたプロセッサの障害検出率向上ばかりで
なく、検出時点のプロセッサの出力データを互いに比較
して、多数決論理により正しいプロセッサを判断し、出
来るだけ処理を継続させるものである。

【０００４】

【発明が解決しようとする課題】上記前者の従来技術で
は、エラー発生の検出はできるが、どちらのプロセッサ
が正しいか判断できないため、処理の継続を図ることが
できないという問題があった。更に、上記後者の従来技
術では、高価なプロセッサを多数使用するため、プロセ
ッサの２重化方式に比較してコストパフォーマンスが悪
いという問題があった。

【０００５】本発明の第１の目的は、２重化されたプロ
セッサを用いて、出来るだけ処理の継続を行い得る高信
頼計算システムを提供することにある。

【０００６】更に本発明の第２の目的は、２重化された
プロセッサに接続され、出来るだけ処理の継続を行い得
るよう制御する高信頼計算機用システム制御ＬＳＩを提
供することにある。

【０００７】

【課題を解決するための手段】本発明では、主メモリ中
のデータの一部を記憶するキャッシュメモリとアドレス
変換バッファを有するプロセッサを２組設け２重化構成
とし、これら２組のプロセッサとバスを介して接続さ
れ、プロセッサの出力を比較する比較手段を内蔵するシ
ステム制御ＬＳＩを有するシステム構成のものにおい
て、比較手段により２組のプロセッサの出力データに不
一致が検出された場合に、これら２組のプロセッサ内で
発生した障害の要因を判定する障害要因判定手段と、こ
の障害要因判定手段の判定結果に基づいて２組のプロセ
ッサのうちいずれか一方の処理の継続を実行させる処理
継続手段を設けたことを特徴とする。また、上記のシス
テム構成のものにおいて、比較手段により２組のプロセ
ッサの出力データに不一致が検出された場合に、これら
２組のプロセッサ内で発生した障害の要因を判定する障
害要因判定手段と、この障害要因判定手段の判定結果に
基づいて２組のプロセッサによる処理の継続を実行すべ
きか否かを判定する処理継続判定手段を設けたことを特
徴とする。

【０００８】尚、具体的には、障害要因判定手段はプロ
セッサ内の障害要因レジスタに保持された各プロセッサ
の障害要因、即ち、アドレス変換バッファに障害が発生
しているか、命令キャッシュメモリに障害が発生してい
るか又はデータキャッシュメモリに障害が発生している
かを表すビットを参照し、各プロセッサに生じている障
害を判定するものである。また、処理継続手段は、上記
の障害要因の判定結果により、一方のプロセッサのみに
アドレス変換バッファ，命令キャッシュまたはデータキ
ャッシュの障害が発生しており、他方のプロセッサには
何ら障害が発生していない場合には、障害の発生してい
ないプロセッサの出力を選択して、処理を継続させるも
のである。また、処理継続判定手段は、上記の障害要因
の判定結果により、一方のプロセッサのみにあるいは両
方のプロセッサにアドレス変換バッファまたは命令キャ
ッシュの障害が発生している場合、キャッシュを主メモ
リに書き込み、両方のプロセッサのキャッシュとアドレ
ス変換バッファを無効化し、これら両プロセッサを同期
して処理を再実行させるものである。

【０００９】また更に本発明では、２重化された２組の
プロセッサからの出力を比較し、その出力の一致又は不
一致を検出する比較回路を有する高信頼計算機用システ
ム制御ＬＳＩにおいて、比較回路により２つの出力デー
タに不一致が検出された場合に、これら２組のプロセッ
サから発生した障害の要因を示す情報を取り込み、この
取り込んだ障害要因情報に基づいて２組のプロセッサの
うちいずれか一方の処理の継続を実行させる処理継続手
段を設けたことを特徴とする。また、上記のシステム制
御ＬＳＩにおいて、比較回路により２つの出力データに
不一致が検出された場合、これら２組のプロセッサから
発生した障害の要因を示す情報を取り込み、この取り込
んだ情報に基づいて２組のプロセッサによる処理の継続
を実行すべきか否かを判定する処理継続判定手段を設け
たことを特徴とする。

【００１０】

【作用】本発明によれば、２組のプロセッサからの出力
データに不一致が生じた場合、障害要因判定手段により
２組のプロセッサ内で発生した障害の内容、即ち、主メ
モリにそのコピーが存在するような軽度の障害であるア
ドレス変換バッファまたは命令キャッシュの障害か、又
は主メモリにそのコピーが無くシステム内からデータが
消滅してしまうような重度の障害であるデータキャッシ
ュの障害が発生しているのかが判定されることになり、
この判定結果に基づいて処理継続手段により、一方のプ
ロセッサのみにアドレス変換バッファ，命令キャッシュ
またはデータキャッシュの障害が発生し、他方のプロセ
ッサには何ら障害が発生していない場合には、障害の発
生していないプロセッサの出力が選択されて処理が継続
されることになる。また、処理継続判定手段により、一
方のプロセッサのみにあるいは両方のプロセッサにアド
レス変換バッファまたは命令キャッシュの障害が発生し
ている場合、キャッシュが主メモリに書き込まれ、両方
のプロセッサのキャッシュとアドレス変換バッファが無
効化され、同期してこれら両プロセッサが処理を再実行
されることとなるので、プロセッサが２重化された高信
頼コンピュータシステムにおいて、２重化されたプロセ
ッサの出力に不一致が生じた場合であっても、システム
ダウンさせること無く、出来るだけ処理の継続を確保す
ることが可能となる。

【００１１】また更に本発明では、比較回路により２つ
の出力データに不一致が検出された場合に、これら２組
のプロセッサから発生した障害の要因を示す情報、即
ち、主メモリにそのコピーが存在するような軽度の障害
であるアドレス変換バッファまたは命令キャッシュに障
害が発生しいているのか、又は主メモリにそのコピーが
無くシステム内からデータが消滅してしまうような重度
の障害であるデータキャッシュに障害が発生しているの
かが入力され、この入力された情報から一方のプロセッ
サのみにアドレス変換バッファ，命令キャッシュまたは
データキャッシュの障害が発生し、他方のプロセッサに
は何ら障害が発生していない場合には、障害の発生して
いないプロセッサの出力が選択されて処理が継続される
ことになる。また、処理継続判定手段により、一方のプ
ロセッサのみにあるいは両方のプロセッサにアドレス変
換バッファまたは命令キャッシュの障害が発生している
場合、キャッシュが主メモリに書き込まれ、両方のプロ
セッサのキャッシュとアドレス変換バッファが無効化さ
れ、これら両プロセッサの処理を再実行させるための同
期化処理が実行されることとなる。これにより、プロセ
ッサが２重化された高信頼コンピュータシステムにおい
て、システム全体の処理を出来るだけ継続させるのに好
適なシステム制御ＬＳＩの提供が可能となる。

【００１２】

【実施例】本発明の第１の実施例を示す。図１は、一実
施例の全体構成を示したものである。まず最初に、全体
構成について述べ、次にその動作について説明する。

【００１３】ここで、Ｃ０とＣ１はキャッシュであり、
Ｐ０とＰ１はプロセッサ、ＣＢ０はＣ０とＰ０を結ぶキ
ャッシュバス、ＣＢ１はＣ１とＰ１を結ぶキャッシュバ
スである。Ｔ０とＴ１は各々プロセッサＰ０とＰ１のＴ
ＬＢであり、論理アドレスと物理アドレス対で構成され
ている。ＥＲ０とＥＲ１はキャッシュやＴＬＢ障害要因
を示す障害要因レジスタ、ＰＳＷ０とＰＳＷ１はプロセ
ッサ状態レジスタである。ＳＣはシステム制御ＬＳＩで
あり、ＭＭは主メモリ、ＩＯＡはＩＯアダプタ、ＲＳＴ
Ｃはリセット制御ＬＳＩである。ＰＢ０はプロセッサＰ
０とＳＣを接続するプロセッサバスであり、ＰＢ１はプ
ロセッサＰ１とＳＣを接続するプロセッサバスである。
プロセッサはこのプロセッサバスを介してシステム制御
ＬＳＩ（ＳＣ）とデータ転送を行うことができる。ＭＣ
Ｋ０はＳＣ内のマシンチェック報告回路ＭＣＫＣとプロ
セッサＰ０を接続するためのマシンチェック信号線であ
り、ＭＣＫ１もＳＣ内のＭＣＫＣとプロセッサＰ１を接
続するためのマシンチェック信号線である。ＷＳＥＬは
プロセッサバスＰＢ０とＰＢ１のいずれか一方を選択す
るセレクタ回路であり、ＭＣＣはその選択を指示するプ
ロセッサ選択レジスタである。マスタチェッカ制御回路
は、このＷＳＥＬとＭＣＣで構成される。ＣＭＰはＰＢ
０とＰＢ１のデータを比較して不一致検出を行うコンペ
ア回路であり、ＣＬは不一致検出時にセットされるチェ
ックラッチである。ＭＷＢは主メモリへのライトデータ
を保持するメモリライトバッファであり、メモリアドレ
スとメモリライトデータから構成されている。ＩＯＷＢ
はＩＯアダプタへのライトデータを保持するＩＯライト
バッファであり、ＩＯアドレスとＩＯライトデータから
構成されている。ＭＢはシステム制御ＬＳＩ（ＳＣ）と
主メモリＭＭを接続するメモリバスであり、ＩＯＢもＳ
ＣとＩＯアダプタＩＯＡを接続するＩＯバスである。Ｒ
ＳＥＬは主メモリからのリードデータとＩＯアダプタか
らのリードデータとチェックラッチのリードデータを選
択してリードデータバッファＲＢへ格納するためのセレ
クタ回路である。ここで、主メモリＭＭからのリードデ
ータはメモリリードバスＭＲＢを介してセレクタＲＳＥ
Ｌと接続され、ＩＯアダプタIOAからのリードデータは
ＩＯリードバスＩＯＲＢを介してセレクタＲＳＥＬと接
続され、チェックラッチＣＬからのリードデータはチェ
ックラッチリードバスCLRBを介してセレクタＲＳＥＬと
接続されている。また、リードデータバッファＲＢは、
プロセッサバスＰＢ０とＰＢ１の両方のバスと接続され
ており、リードデータはプロセッサＰ０とプロセッサＰ
１へ転送することができる。すなわち、ライトデータは
プロセッサＰ０またはＰ１のいずれかが選択されて主メ
モリやＩＯアダプタへ転送されるが、リードデータはプ
ロセッサＰ０とＰ１の両方へ転送される。また、ＩＯラ
イトバッファＩＯＷＢとチェックラッチＣＬを結ぶ信号
線CLCは、チェックラッチＣＬをリセットするための制
御信号線である。同様に、ＩＯライトバッファＩＯＷＢ
とマシンチェック報告回路ＭＣＫＣを結ぶ信号線MCKCC
は、マシンチェック報告回路ＭＣＫＣをリセットする制
御信号線である。すなわち、チェックラッチＣＬやマシ
ンチェック報告回路ＭＣＫＣは、ＩＯ空間にマップされ
ており、そのＩＯアドレスへライトすることによってク
リアすることができる。また、プロセッサ選択レジスタ
ＭＣＣは、データ線ＭＣＷＢを介してＩＯライトバッフ
ァＩＯＷＢと接続されており、ＭＣＣレジスタへデータ
‘０’をライトすることによりプロセッサＰ０を選択
し、逆にデータ‘１’をライトすることによりプロセッ
サＰ１を選択することができる。これにより、マスタプ
ロセッサとチェッカプロセッサを自由に選択することが
>可能となる。

【００１４】一方、ＰＲＳＴはプロセッサリセットレジ
スタであり、信号線ＰＲＳＴＳを介してリセット制御Ｌ
ＳＩ（ＲＳＴＣ）と接続している。また、ＳＲＳＴはシ
ステムリセットレジスタであり、信号線ＳＲＳＴＳを介
してリセット制御ＬＳＩ（ＲＳＴＣ）と接続している。
この２つのリセットレジスタもＩＯ空間にマップされて
おり、そのＩＯアドレスへライトすることによりＩＯラ
イトバッファIOWBを経由してプロセッサリセットレジス
タＰＲＳＴやシステムリセットレジスタＳＲＳＴへデー
タをライトすることができる。この結果、プロセッサリ
セットレジスタＰＲＳＴへリセット指示データがライト
されると、リセット制御ＬＳＩ（ＲＳＴＣ）内部のＯＲ
回路ＯＲとプロセッサリセット信号線ＲＳＴＰを経由し
てプロセッサＰ０のリセット入力端子ＲＳＴＰ０とプロ
セッサＰ１のリセット端子入力ＲＳＴＰ１へリセット信
号が入力される。この結果プロセッサ状態（障害要因レ
ジスや汎用レジスタ，プログラムカウンタ等）が主メモ
リへ退避され、プロセッサ初期化プログラムを強制的に
起動することができる。また、システムリセットレジス
タＳＲＳＴへリセット指示データがライトされると、リ
セット制御ＬＳＩ（ＲＳＴＣ）を介してプロセッサＰ０
のリセット端子入力ＲＳＴＰ０とプロセッサＰ１のリセ
ット入力端子ＲＳＴＰ１へリセット信号が入力され、か
つシステム制御ＬＳＩ（ＳＣ）のリセット入力端子ＲＳ
ＴＳとＩＯアタプタのリセット入力端子ＲＳＴＩＯへも
入力される。この結果、システム全体がリセットされ、
前述したごとく、プロセッサ初期化プログラムが起動さ
れる。

【００１５】図２は、障害要因レジスタＥＲ０とＥＲ１
の構成図を示したものである。

【００１６】ビット０はＴＬＢ障害が発生したことを示
すＴＬＢＤビットであり、ビット１はデータキャッシュ
障害が発生したことを示すＣＡＣＨＥＤビットである。
また、ビット２は命令キャッシュ障害が発生したことを
示すＣＡＣＨＥＩビットである。これらのビットは、プ
ロセッサがＴＬＢやキャッシュをアクセスした時に、障
害を検出した時プロセッサ自身によってセットされる。

【００１７】図１３は、プロセッサＰ０内部のＴＬＢや
キャッシュ障害を検出する回路である。ここでＣ０はキ
ャッシュ、Ｃ０Ｉは命令キャッシュ、Ｃ０Ｄはデータキ
ャッシュ、ＣＢ０はキャッシュバスである。またプロセ
ッサＰ０内部のＰＣはパリティチェック回路であり、Ｔ
０はＴＬＢである。ここでパリティチェック回路は偶数
パリティ回路とする。すなわち、読みだしたデータの各
ビットを加算して‘０’であれば正しく、‘１’であれ
ば障害発生を意味する。各々のＰＣ回路は、その出力を
障害要因レジスタＥＲ０の各ビットへセットしているた
め、ＥＲ０にてプロセッサ内部障害発生の有無を判断す
ることができる。

【００１８】一般に、プロセッサの障害には、プロセッ
サバス障害や誤演算障害等、他にもいろいろな障害があ
るが、ＴＬＢとキャッシュの障害が最も多いため、特に
重要である。

【００１９】次に図３から図６を用いて、障害発生時の
動作の説明をする。

【００２０】説明を簡単にするため、以降プロセッサＰ
０をマスタプロセッサ，Ｐ１をチェッカプロセッサと仮
定して説明する。この仮定は、本発明にとって本質的な
ものではない。

【００２１】まず２組のプロセッサＰ０とＰ１の各々の
出力データＰＢ０とＰＢ１に不一致が発生すると、コン
ペア回路ＣＭＰが不一致を検出してチェックラッチＣＬ
が‘１’にセットされる。さらに、マシンチェック報告
回路ＭＣＫＣにも‘１’がセットされるため、マシンチ
ェック信号線ＭＣＫ０とＭＣＫ１を介して接続されたプ
ロセッサＰ０とＰ１へマシンチェック信号が入力され
る。

【００２２】図３は、マシンチェックがプロセッサＰ０
とＰ１へ報告された時に最初に行われる処理を示したも
ので、ハードウェア（プロセッサ）が自動的に行う処理
である。Ａ１０は、その時点のプロセッサ状態をプロセ
ッサ状態レジスタＰＳＷへ退避する処理を示している。
ただし実際に格納されるのは、マスタプロセッサＰ０の
プログラムカウンタである。Ａ２０は、マシンチェック
処理プログラムへ分岐する処理である。ただし、分岐ア
ドレスは予め主メモリに設定されているものとする。こ
の結果、プロセッサＰ０とＰ１は、共に図４，図９，図
１１に示すマシンチェック処理プログラムを実行するこ
とができる。

【００２３】ここで図４はマシンチェック処理プログラ
ムの処理フローであり、本処理フローは、マスタプロセ
ッサとしてプロセッサＰ０を固定した場合のものであ
る。また、図９は、データキャッシュの障害レベルを極
め細かく判定できるように、キャッシュ状態レジスタを
用いた場合のマシンチェック処理プログラムの処理フロ
ーである。最後の図１１は、プロセッサＰ０をマスタプ
ロセッサとして固定せずに、障害レベルに応じてマスタ
プロセッサＰ０をＰ１へ切り替えるマシンチェック処理
プログラムの処理フローである。尚、この処理プログラ
ムでは、マスタプロセッサばかりでなくチェッカプロセ
ッサも実行できる。以下、それぞれのマシンチェック処
理プログラムについて詳しく説明する。

【００２４】図４は、プロセッサＰ０をマスタプロセッ
サとして固定した場合のマシンチェック処理プログラム
である。尚、本マシンチェック処理プログラム中、Ｂ３
０にてチェックラッチＣＬのビットが“０”か“１”か
をチェックしているのは、本来プロセッサＰ０，Ｐ１の
出力が一致しているにもかかわらず、マシンチェック報
告回路ＭＣＫＣ自体にハードウェア障害が発生し、マシ
ンチェック信号を誤って出力している場合もあり得るか
らである。Ｂ１０は、主メモリアドレスＴ００へプロセ
ッサ状態（ＰＳＷ，汎用レジスタ）を退避する処理であ
る。これは、処理を継続する際に必要となる。Ｂ２０
は、マシンチェック報告をプロセッサが受け付けたた
め、マシンチェック報告信号ＭＣＫ０とＭＣＫ１を
“０”にセットするための処理である。すなわち、マシ
ンチェック報告回路ＭＣＫＣへ“０”をライトすると、
図１のＩＯライトデータバッファＩＯＷＢにそのアドレ
スとデータが格納され、その後に信号線ＭＣＫＣＣを介
してマシンチェック報告回路MCKCがリセットされる。こ
の結果、マシンチェック信号線ＭＣＫ０とＭＣＫ１の信
号レベルは、“０”となる。ただし、ここで実際にＭＣ
ＫＣへライトされたのは、マスタプロセッサＰ０の出力
データである。Ｂ３０は、ＣＬビットが“０”であるか
判定することにより、２組のプロセッサの出力データ不
一致が原因で当該マシンチェック処理プログラムが起動
されたことを確認する処理である。ＣＬが“１”の時、
データ不一致障害が発生したことを意味する。もしデー
タ不一致障害が発生した場合は、Ｂ４０のマシンチェッ
ク報告抑止処理を実行する。この処理はチェックラッチ
ＣＬの状態をそのまま保持し、かつマシンチェック報告
回路ＭＣＫＣを常にリセットする処理である。この処理
は、図１のＣＬＣ信号とＭＣＫＣＣ信号を介して行うこ
とができる。これは、マスタプロセッサとチェッカプロ
セッサの障害要因が異なるとプロセッサの出力データに
不一致が発生し、マシンチェック処理プログラム実行途
中にマシンチェックが強制的に報告されることになり、
その終了まで抑止しておく必要がある。Ｂ５０は、シス
テム制御ＬＳＩ内部のリード／ライト可能なレジスタＲ
ＥＧへ“０”をライトする処理である。これは、以降の
処理でその障害要因判定に使用する。Ｂ６０は、プロセ
ッサ内部の障害要因レジスタＥＲｉ（ｉ＝０または１）
のＴＬＢＤビットが“１”またはＣＡＣＨＥＩビットが
“１”であるか判定する処理である。この障害は、処理
の継続が可能な軽度障害である。Ｂ７０では、軽度障害
を示すため、ＲＥＧに“１”を加算している。Ｂ８０で
は、ＣＡＣＨＥＤビットが“１”であるか判定する処理
で、“１”の時、重度の障害である。Ｂ９０では、重度
障害を示すため、ＲＥＧに“２”を加算している。以上
の処理からＲＥＧの値により、その障害レベルを判定し
処理の継続または処理の中断を決定する。Ｂ１００は、
ＲＥＧが“０”であるか判定する処理で、“０”の時少
なくともマスタプロセッサには障害が検出されなかった
ことを意味する。もし、チェッカプロセッサに障害が発
生していれば、マシンチェック報告要因が明確になるた
め、マスタプロセッサは、処理を継続できる。しかし、
本マシンチェック処理プログラムでは、チェッカプロセ
ッサの障害状況を知る手段が無いため、もしかしたらチ
ェッカプロセッサの障害要因レジスタにも障害検出がさ
れていないかもしれぬ。この場合、原因不明のマシンチ
ェック報告となり、未検出の誤演算障害等がその原因で
ある。このため、ＲＥＧが“０”の時は、誤りデータの
書き込み防止を実現するためにB110からＢ１５０を実行
しシステムリセットしている。Ｂ１１０は、チェックラ
ッチＣＬをクリアする処理で、Ｂ１２０はプロセッサの
キャッシュを全てフラッシュしている。フラッシュと
は、キャッシュ内容を主メモリへ書き戻した後にそのキ
ャッシュを無効化する処理である。Ｂ１３０は、ＴＬＢ
を全てパージする処理である。ＴＬＢパージとは、ＴＬ
Ｂを無効化する処理である。Ｂ１４０はマシンチェック
報告解除を行っている。これは、この処理は保持状態の
チェックラッチＣＬを解除し、かつマシンチェック報告
回路ＭＣＫＣのリセット状態を解除する処理である。こ
の処理は、図１のＣＬＣ信号とＭＣＫＣＣ信号を介して
行うことができる。Ｂ１５０は、システムリセットレジ
スタＳＲＳＴへリセットコマンドＲＥＳＥＴをライトし
ている。この結果、図５のプロセッサリセット処理プロ
グラムを経由して図６のシステムリセット処理プログラ
ムが起動されることになる。次にＢ１６０では、ＲＥＧ
が“１”か判定している。“１”の時、軽度の障害と判
断してＢ１７０からＢ２００を実行する。まず、Ｂ１７
０では、キャッシュを全てフラッシュし、Ｂ１８０で
は、ＴＬＢを全てパージし、１９０ではマシンチェック
報告解除を行っている。このように、障害が起きてもそ
のコピーが主メモリに存在する軽度なものは、マスタプ
ロセッサとチェッカプロセッサのキャッシュとＴＬＢの
内容を同じ状態にセットした後に、Ｂ２００ではプロセ
ッサリセットレジスタＰＲＳＴへリセットコマンドＲＥ
ＳＥＴをライトしている。この結果、図５のプロセッサ
リセット処理プログラムを実行できる。Ｂ２１０では、
ＲＥＧが“２”または“３”か判定している。もしイエ
スであれば、マスタプロセッサにキャッシュ障害が検出
されたことを意味するため、重度障害である。なぜな
ら、キャッシュにしか存在しない最新データが破壊され
た可能性があるためである。このため、Ｂ２２０では、
マスタプロセッサの障害要因レジスタとその障害アドレ
スを主メモリへ退避した後に、Ｂ１１０からＢ１５０を
実行している（システムリセット）。

【００２５】以上で、マシンチェック処理プログラムの
詳細な説明を終了する。

【００２６】次に、図５のプロセッサリセット処理プロ
グラムを説明する。

【００２７】Ｃ１０は、チェックラッチＣＬの値が
“１”かどうか判定する処理である。

【００２８】“１”の時、図４のマシンチェック処理プ
ログラムから明らかなように、プロセッサリセット処理
により処理継続が可能なケースであり、Ｃ２０からＣ５
０を実行する。一方、‘０’の時、重度障害を意味し、
処理を中断すべきケースであるため、Ｃ６０においてシ
ステムリセット処理（図６）をおこなう。次に、Ｃ２０
では、チェックラッチＣＬをクリアし、Ｃ３０では、プ
ロセッサの初期化処理，Ｃ４０でキャシュ，ＴＬＢの無
効化を行い、プロセッサＰ０とＰ１を完全に初期化して
いる。この初期化処理は、プロセッサ自身がプロセッサ
とそのキャッシュとＴＬＢをクリアすることで実現して
いる。次に、Ｃ５０でメモリアドレスＴ00に格納されて
いたプロセッサ状態を読みだして、汎用レジスタとプロ
グラムカウンタへセットすることにより処理の継続を実
現している。

【００２９】以上、述べたごとく、プロセッサリセット
手段により、プロセッサＰ０とＰ１を同期化することが
可能となり、その結果処理の継続が可能となった。

【００３０】一方、図６は、システムリセット処理プロ
グラムのフローチャートである。

【００３１】Ｄ１０ではプロセッサの初期化、Ｄ２０で
はキャッシュの初期化、Ｄ３０ではシステム制御ＬＳＩ
の初期化、Ｄ４０では主メモリの初期化、Ｄ５０ではＩ
Ｏアダプタの初期化を行い、ハードウェアの初期化を完
了している。次にＤ６０では、ＯＳの立ち上げ処理を行
うことでシステムリセット処理を完了している。以上
が、本実施例は、マスタプロセッサをＰ０に固定した場
合の障害処理動作を実行する本発明の第１の実施例であ
る。表１に本実施例における障害処理動作をまとめる。

【００３２】

【表１】

【００３３】次に、本発明の第２の実施例について説明
する。

【００３４】本実施例では、まず、ＴＬＢ，キャッシュ
の構成について簡単に説明し、次にキャッシュ状態レジ
スタＤＲＥＧについて説明し、最後にマシンチェック処
理プログラムを説明する。

【００３５】図７は、ＴＬＢ，キャッシュの構成例を示
したもので、命令キャッシュとデ−タキャッシュは共に
同一構成である。ここで、ＶＡＤＲは仮想アドレス（３
２ビット長）である。ＶＰＮは、仮想ページ番号（０ー
１９ビット）であり、２０から３１ビットは、物理アド
レスと一致する。Ｔ０，１はＴＬＢであり、Ｃ０，１は
キャッシュである。ＴＬＢは、仮想ページ部ｖｐｎと物
理ページ部ｐｐｎの対で構成されており、キャッシュ
は、物理ページ部ＰＰＮ部とキャッシュの各ラインごと
の状態を示すＤビット部とキャッシュの各ラインごとの
有効／無効を示すＶビット部と各キャッシュラインから
成るＤＡＴＡ部から構成されている。

【００３６】次にＶＡＤＲを用いてデータｄａｔａをキ
ャッシュへライトする手順を説明する。

【００３７】ＴＬＢのアクセスは、ＶＡＤＲの１０から
１９ビットを用いて行う。１０ビット長であるため、Ｔ
ＬＢのエントリ数は、１０２４エントリとする。この結
果、ＴＬＢから唯一つのエントリを選択して、ｖｐｎと
ｐｐｎを読出してそれぞれデータ線ＶＰＮＴとＰＰＮＴ
へ出力する。コンペア回路ＣＭＰＴＬＢでは、VADRのＶ
ＰＮのアドレス線ＶＰＮＡＤＲとＶＰＮＴを比較して、
その結果をＡＮＤ回路ＨＡＮＤへ出力する。また、ＶＡ
ＤＲの１８から２６ビットに対応したアドレス線ＣＡＤ
Ｒを用いてキャッシュＣ０，１の唯一のエントリを選択
して、そのPPNとデ−タＤＡＴＡをそれぞれデータ線Ｐ
ＰＮＣとＣＢ０，１へ出力する。コンペア回路ＣＭＰＣ
ＡＣＨＥは、データ線ＰＰＮＴとＰＰＮＣを比較して、
その結果をＡＮＤ回路ＨＡＮＤへ出力する。ＡＮＤ回路
ＨＡＮＤの出力が“１”であれば、キャッシュにヒット
したことを意味する。ＨＩＴ信号とデータＤＡＴＡは、
プロセッサへ転送される。プロセッサは、ＨＩＴ信号が
“１”の時、ＤＡＴＡとｄａｔａをマージして再びキャ
ッシュＣ０，１へライトするとともに、当該キャッシュ
ラインを書き替えたことを示すために当該Ｄビットを
“１”にセットする。以上で、キャッシュへのｄａｔａ
書き込みが終了した。このように、キャッシュと主メモ
リ間のデータ不一致が発生したことを示すため、キャッ
シュ内部にＤビットをもっている。

【００３８】しかし、前述したように、キャッシュやＴ
ＬＢ等のメモリ部は、障害が発生しやすい部位である。
このため、図８に示すキャッシュ状態レジスタＤＲＥＧ
をプロセッサ内部に２重化してもつことにより、信頼性
と処理の継続を出来るだけ可能とすることができる。こ
こで、ＤＥＣはキャッシュアクセスのためのアドレス線
ＣＡＤＲをデコードするデコータ回路、Ｄ０からＤｎは
データキャッシュの各エントリに対応するＤビット情報
である。ただし、この例では、キャッシュのエントリと
一対一の関係でＤＲＥＧの各ビットを対応させたが、キ
ャッシュ状態レジスタＤＲＥＧが大きくなるため、キャ
ッシュの複数エントリに対応してDREGの１ビットを対応
させるＤＲＥＧ構成も考えられる。この時、複数エント
リの一つでもＤビットが“１”であれば、ＤＲＥＧの対
応するＤビットは“１”に設定する必要がある。

【００３９】以上述べたキャッシュ状態レジスタＤＲＥ
Ｇを用いたマシンチェック報告プログラムを図９に示
す。処理フローの詳細は、図４と類似しているため、簡
単に説明する。ここで、Ｅ１０は主メモリアドレスＴ０
０へＰＳＷと汎用レジスタを退避する。これは、処理が
継続可能である場合に参照される。Ｅ２０はマシンチェ
ック報告回路ＭＣＫＣのクリアをしている。Ｅ３０はチ
ェックラッチＣＬが“０”か判定し、もし、ＹＥＳであ
ればＥ１４０からＥ１８０を実行してシステムリセット
する。もし、ＮＯであればＥ４０にてマシンチェック報
告抑止を行い、Ｅ５０にてＲＥＧをクリアする。次にＥ
６０にてプロセッサの障害要因レジスタＥＲｉ（ｉ＝０
または１）のＴＬＢＤビットが“１”またはＣＡＣＨＥ
Ｉビットが“１”であればＥ７０にてＲＥＧに“１”を
加算し、次にＥ８０を実行する。Ｅ８０ではＥＲｉのＣ
ＡＣＨＥＤビットが“１”か判定し、ＹＥＳであればＥ
９０にてＮへ障害アドレスの１８から２６ビットをセッ
トし、Ｅ１００を実行する。Ｅ１００では、ＤＲＥＧの
Ｎビットが“０”か判定する。もし、ＹＥＳであればＲ
ＥＧに“２”を加算してＥ１３０を実行し、ＮＯであれ
ばＲＥＧに“４”を加算してＥ１３０を実行する。Ｅ１
３０では、ＲＥＧが“０”か判定する。もし、ＹＥＳで
あれば、Ｅ１４０にてＣＬをクリアし、Ｅ１５０にてキ
ャッシュを全てフラッシュし、Ｅ１６０にてＴＬＢを全
てパージし、Ｅ１７０にてマシンチェック報告解除を行
い、Ｅ１８０にてシステムリセットレジスタＳＲＳＴへ
リセットコマンドＲＥＳＥＴをライトしている。一方、
ＮＯであれば、Ｅ190にてＲＥＧが“１”または“２”
または“３”か判定する。もし、ＹＥＳであれば、軽度
の障害ケースであるため、Ｅ２００にてキャッシュを全
てフラッシュし、Ｅ２１０にてＴＬＢを全てパージし、
Ｅ２２０にてマシンチェック報告解除を行い、Ｅ２３０
にてプロセッサリセットレジスタＰＲＳＴへリセットコ
マンドＲＥＳＥＴをライトしている。一方、もしＮＯで
あれば、Ｅ２４０にてＲＥＧが“４”または“５”か判
定している。もし、ＹＥＳであればＥ２５０にて主メモ
リＭＭへ障害要因レジスタＥＲｉとキャッシュ状態レジ
スタＤＲＥＧ、および障害アドレスをライトした後に、
Ｅ１４０からＥ１８０を実行する。一方、もしＮＯなら
ばＥ１４０からＥ１８０を実行する。

【００４０】以上で、キャッシュ状態レジスタＤＲＥＧ
に基づくマスタプロセッサＰ０固定方式の障害処理動作
の説明を終了する。本実施例における障害処理動作を表
２にまとめる。

【００４１】

【表２】

【００４２】尚、上記表２中、ＣＡＣＨＥ（ｃ）は、キ
ャッシュライン状態が主メモリと一致したクリーン状態
を示し、ＣＡＣＨＥ（ｄ）は、キャッシュライン状態が
主メモリと一致しないダーティ状態を示す。

【００４３】このように、キャッシュ状態レジスタＤＲ
ＥＧを参照することにより、例えデータキャッシュ中に
障害が発生した場合であっても、それがクリーン状態の
ものであれば、プロセッサをリセットするのみで処理を
継続することが可能となり、処理を継続できるケースが
増える。

【００４４】次に、本発明の第３の実施例を示す。

【００４５】本実施例は、マスタプロセッサを障害レベ
ルに応じて、Ｐ０からＰ１へ切り替える方式である。図
１０にそのハードウェア構成と、図１１にその中心の処
理を行うマシンチェック処理プログラムの処理フローを
示す。

【００４６】図１０のハードウェア構成は、システム制
御ＬＳＩ（ＳＣ）内部に２組のバッファＢＵＦ０とＢＵ
Ｆ１が追加されたものである。このバッファへ２組のプ
ロセッサの出力データをそれぞれ保持することにより、
マスタプロセッサをＰ０からＰ１へ切り替えても出力デ
ータの喪失を防ぐことができる。これは、キャッシュの
フラッシュによりデータが出力されると、当該キャッシ
ュラインは無効化されるため、どうしても当該キャッシ
ュラインのデータをＢＵＦ０，ＢＵＦ１に保持する必要
があるためである。他の部位は、図１と同様なので、説
明を省略する。図１１は、マスタプロセッサをＰ０から
Ｐ１へ切り替え可能なマシンチェック処理プログラムで
ある。

【００４７】Ｆ１０では変数Ｔで指示されたメモリアド
レスへＰＳＷと汎用レジスタを退避する。尚、ここで変
数Ｔには予めマスタプロセッサＰ０のプロセッサ状態を
退避するメモリアドレスＴ００がセットされているもの
とする。一方、チェッカプロセッサＰ１のプロセッサ状
態を退避するメモリアドレスはＴ０１として以下処理フ
ローを説明する。メモリアドレスＴへプロセッサ状態
(ＰＳＷ，汎用レジスタ)を格納し、Ｆ２０ではマシンチ
ェック報告回路ＭＣＫＣをクリアしている。次に、Ｆ３
０でチェックラッチＣＬが“０”か判定している。も
し、ＹＥＳであればＧ１０からＧ６０を実行してシステ
ムリセットを行う。また、もしＮＯであればＦ４０のマ
シンチェック報告抑止を行った後に、Ｆ５０にて障害要
因レジスタＥＲｉ（ｉ＝０または１）のＴＬＢＤビット
が“１”か、またはＣＡＣＨＥＩビットが“１”か判定
している。もし、ＹＥＳであればＲＥＧに“１”を加算
（Ｆ６０）してＦ７０を実行する。また、もしＮＯであ
ればＦ７０を実行する。Ｆ７０では、ＣＡＣＨＥＤビッ
トが“１”か判定している。もし、ＹＥＳであればＲＥ
Ｇに“２”を加算（Ｆ８０）してＦ９０を実行する。ま
た、もしＮＯであればＦ９０を実行する。次に、障害要
因の判定処理が行われる。まずＦ９０では、ＲＥＧが
“０”か判定している。もし、ＹＥＳであればＲＥＧに
“１０”をセット（Ｆ１００）し、変数Ｔにチェッカプ
ロセッサＰ１のプロセッサ状態を退避するメモリアドレ
スＴ０１をセットした（Ｆ１１０）後にＨ１０とＨ２０
を実行する。Ｈ１０はマシンチェック報告解除で、Ｈ２
０はマシンチェック報告を強制的に発生させ、かつマス
タチェッカ制御回路に対してセレクタＷＳＥＬを切り替
える処理をしている。この結果、プロセッサＰ０とＰ１
は再度図３の処理を実行した後に、再度図１１のマシン
チェック処理プログラムを実行することになる。ここ
で、マシンチェック処理プログラムが実行されるプロセ
ッサはセレクタWSELにて切り替られたチェッカプロセッ
サＰ１である。このように、障害要因が未検出であると
き、チェッカプロセッサＰ１に障害要因がロギングされ
ているか判定することが可能である点が特徴である。ま
た、もしＦ９０の判定にて、ＮＯであればＦ１２０を実
行する。Ｆ１２０では、ＲＥＧが“１”か判定してい
る。もし、ＹＥＳであれば、Ｉ１０からＩ５０を実行し
て、プロセッサリセットを行っている。また、もしＮＯ
であればＦ１４０を実行する。Ｆ１４０では、ＲＥＧの
値が“２”または“３”か判定している。もし、ＹＥＳ
であればＲＥＧに“100”をセット（Ｆ１５０）し、変
数ＴにチェッカプロセッサＰ１のプロセッサ状態を退避
するメモリアドレスＴ０１をセットした（Ｆ１６０）後
にＨ１０とＨ２０を実行して、セレクタＷＳＥＬにより
チェッカプロセッサに切り替えた上で、再度本マシンチ
ェック処理プログラムを実行する。また、もしＮＯであ
ればＦ１７０を実行する。Ｆ１７０では、ＲＥＧが“１
０”を判定する。もし、ＹＥＳであれば、２組のプロセ
ッサＰ０，Ｐ１ともに障害未検出であるため、誤りデー
タの書き込みを防止するためシステムリセット（Ｇ１０
からＧ６０）する。また、もしＮＯであればＦ１８０を
実行する。Ｆ１８０では、ＲＥＧが“１１”または“１
２”または“１３”であるか判定している。もし、ＹＥ
Ｓであれば、マスタチェッカ制御回路ＭＣＣへ“０”を
セットしてセレクタ回路ＷＳＥＬを切り替え、再びマス
タプロセッサＰ０へ変更（Ｆ１９０）した後に、Ｉ１０
からＩ５０を実行することによりプロセッサリセットす
る。また、ＮＯであればＦ２００を実行する。Ｆ２００
では、ＲＥＧが“１００”または“１０１”か判定して
いる。もし、ＹＥＳであれば、チェック対象のプロセッ
サをチェッカプロセッサＰ１にした状態のままＩ１０か
らＩ５０を実行することにより、プロセッサリセットす
る。また、もしＮＯであれば、Ｆ２１０を実行する。Ｆ
２１０では、ＲＥＧが“１０２”または“１０３”か判
定している。もし、ＹＥＳであればプロセッサＰ０とＰ
１共に重度の障害が発生していることを意味するため、
Ｆ２２０にて主メモリＭＭへＥＲｉ（ｉ＝０または
１）、障害アドレスを格納した後に、Ｇ１０からＧ６０
を実行することにより、システムリセットする。一方、
もし、ＮＯであれば、Ｇ１０からＧ６０を実行すること
により、システムリセットする。プロセッサリセット処
理とシステムリセット処理は、それぞれ図５と図６に示
したとおりである。表３にプロセッサ切り替え方式の障
害処理動作をまとめて示す。

【００４８】

【表３】

【００４９】プロセッサ切り替え方式は、チェッカプロ
セッサの障害要因判定ができるため、他方式と異なり、
Ｐ０が障害未検出のケースでも、Ｐ１に軽度の障害要因
が検出されていれば、プロセッサリセット可能（処理継
続可能）となっている。

【００５０】なお、本第３の実施例では、マスタとチェ
ッカの両方のプロセッサの障害要因を判定した上で、プ
ロセッサリセット又はシステムリセットを行う例を説明
したが、図１１において、例えば、Ｆ２００でＲＥＧが
“１００”の場合には、マスタプロセッサに重度の障害
が発生し、チェッカプロセッサには何ら障害が発生して
いない場合を示すものであるから、マスタプロセッサを
切り離し、チェッカプロセッサのみの単一プロセッサと
して処理を継続させてもよい。具体的には図１０におい
て、ＢＵＦ１を選択しチェッカプロセッサの出力データ
を選択するようにすることにより、単一プロセッサとし
て処理を継続することが出来る。同様に、図１１のＦ１
２０において、チェッカプロセッサに切り替えられた後
に再度、ＲＥＧが１の場合には、マスタプロセッサに軽
度の障害が発生しており、チェッカプロセッサには何ら
障害が発生してないことを示すものであるから、上記同
様チェッカプロセッサのみの単一プロセッサ処理を行う
ことが出来る。

【００５１】以上でマスタプロセッサＰ０切り替え方式
の障害処理動作の説明を終了する。最後にキャッシュ状
態レジスタとマスタプロセッサ切り替え方式を組み合わ
せた場合の障害処理動作を表４に示す。

【００５２】

【表４】

【００５３】このように表４からわかるように、キャッ
シュ状態レジスタとプロセッサ切り替えの２方式を組み
合わせることにより、処理継続が可能なケースが増えて
いることがわかる。

【００５４】図１２に、システム制御ＬＳＩが３差路構
成である場合のハードウェア構成を示す。図１と異なる
点は、２つのライトデータバッファＭＷＢとＩＯＷＢが
一つのバッファＷＢで構成され、システムバスＳＢと接
続されている。主メモリＭＭは、システムバスＳＢに接
続されている。また、リードデータセレクタ回路はチェ
ックラッチＣＬの出力データとシステムバスのデータを
選択する２対１セレクタ回路である。その他の部分につ
いては図１と同一構成なので、説明は省略する。

【００５５】

【発明の効果】本発明によれば、プロセッサの２重化に
よりデータの誤り検出率向上ばかりでなく、プロセッサ
の障害レベルを極め細かく分類することにより、処理の
継続を可能とすることができる。また、プロセッサをｎ
重化（ｎ＝２ｍ＋１，ｍ＝１，２，．．）に比較してコ
ストパフォーマンスが良いという効果がある。

【００５６】障害発生によりマスタプロセッサとチェッ
カプロセッサの同期実行がズレてしまった場合でも、２
組のキャッシュ，ＴＬＢ，プロセッサを全てリセットす
る手段により、同一状態に設定することが可能となり、
かつ２組のプロセッサを完全に同期して処理の継続実行
ができる。また、データ不一致検出かつ２組のプロセッ
サに障害要因が検出されていない場合には、誤りデータ
書き込み防止を実現できる。

【００５７】キャッシュ状態レジスタをプロセッサに内
蔵することにより、キャッシュ障害が発生しても、軽度
障害か重度障害か判定し、軽度障害の場合には処理を継
続することができる。

【００５８】２組のバッファをシステム制御ＬＳＩ内部
に用意することにより、プロセッサの出力データを喪失
することがないため、マスタプロセッサを他プロセッサ
へ切り替えても、処理を継続することが可能となった。

【図面の簡単な説明】

【図１】本発明の一実施例のハードウェア全体構成図で
ある。

【図２】本発明の一実施例のプロセッサの障害要因レジ
スタ構成図である。

【図３】プロセッサへマシンチェック信号が入力された
時に、プロセッサが最初に行う処理を示した処理フロー
である。

【図４】本発明の一実施例の請求項１から４に関わるマ
シンチェック処理プログラムの処理フローである。

【図５】本発明の一実施例のプロセッサリセット処理プ
ログラムの処理フローである。

【図６】本発明の一実施例のシステムリセット処理プロ
グラムの処理フローである。

【図７】本発明の一実施例のキャッシュとＴＬＢ構成図
である。

【図８】本発明の一実施例のキャッシュ状態レジスタ構
成図である。

【図９】本発明の一実施例の請求項５から６に関わるマ
シンチェック処理プログラムの処理フローである。

【図１０】本発明の一実施例の請求項７から８に関わる
ハードウェア全体構成図である。

【図１１】本発明の一実施例の請求項７から８に関わる
マシンチェック処理プログラムの処理フローである。

【図１２】本発明の一実施例の請求項２，４，６，８に
関わるハードウェア全体構成図である。

【図１３】プロセッサ内部の障害要因を検出する回路構
成図である。

【符号の説明】

ＥＲ０，１…障害要因レジスタ、ＭＣＣ…プロセッサ選
択レジスタ、ＷＳＥＬ…プロセッサバス選択セレクタ回
路、ＣＭＰ…データ不一致検出コンペア回路、ＣＬ…チ
ェックラッチ、ＭＣＫＣ…マシンチェック報告回路、Ｐ
ＲＳＴ…プロセッサリセットレジスタ、ＳＲＳＴ…シス
テムリセットレジスタ、ＢＵＦ０，１…バッファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者大黒浩神奈川県海老市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者中三川哲明茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者森岡道雄茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (56)参考文献特開昭49−55248（ＪＰ，Ａ) 特開平２−202638（ＪＰ，Ａ) 特開平１−318129（ＪＰ，Ａ) 特開昭62−296239（ＪＰ，Ａ) 実開平２−2748（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/16 - 11/20 G06F 12/08 - 12/10 G06F 15/16 - 15/177

Claims

(57)【特許請求の範囲】

【請求項１】主メモリ中のデータの一部を記憶するキャ
ッシュメモリを有するプロセッサを２組設け２重化構成
とし、前記２組のプロセッサとバスを介して接続され、
当該２組のプロセッサの出力を比較する比較手段を有す
るシステム制御ＬＳＩを有するコンピュータシステムで
あって、前記比較手段による出力の不一致検出に応じて、前記２
組のプロセッサのうちいずれか一方又は両方のプロセッ
サ内で発生した障害が、前記キャッシュメモリにしか存
在しない最新データが破壊された可能性の有る重度障害
か、最新データが破壊された可能性の無い軽度障害かを
判定する障害要因判定手段と、前記障害要因判定手段の判定結果に基づいて前記２組の
プロセッサのうちいずれか一方または両方による処理の
継続が可能であるか否か判定し、前記処理の継続が可能
な場合は障害から復旧する処理継続判定復旧手段を設け
たことを特徴とするコンピュータシステム。
【請求項２】請求項１記載のコンピュータシステムにお
いて、前記障害要因判定手段により、一方のプロセッサに発生
する障害が重度障害と判定され、他方のプロセッサに発
生する障害が重度障害と判定されなかった場合、前記処
理継続判定復旧手段によって、前記他方のプロセッサの
みにて処理を継続させることを特徴とするコンピュータ
システム。
【請求項３】請求項１記載のコンピュータシステムにお
いて、前記システム制御ＬＳＩは前記２組のプロセッサを同時
にリセットするプロセッサリセット手段を有し、前記処
理継続判定復旧手段により、前記２組のプロセッサのう
ち両方による処理の継続が可能と判定された場合、主メ
モリを含むシステム全体を初期化することなく、前記プ
ロセッサリセット手段により２組のプロセッサのみを初
期化して処理を継続させることを特徴とするコンピュー
タシステム。
【請求項４】請求項１記載のコンピュータシステムにお
いて、前記キャッシュメモリは命令キャッシュメモリ及びデー
タキャッシュメモリを有し、前記プロセッサはデータキャッシュ障害の発生を示す障
害要因レジスタを有し、前記障害要因判定手段は前記比較手段による出力の不一
致検出後、前記障害要因レジスタがデータキャッシュ障
害を示している場合に重度障害であると判定することを
特徴とするコンピュータシステム。
【請求項５】請求項４記載のコンピュータシステムにお
いて、前記プロセッサはデータキャッシュに含まれる最新デー
タが主メモリと不一致な状態になっていることを示すキ
ャッシュ状態レジスタを有し、前記障害要因判定手段は前記比較手段による出力の不一
致検出後、前記障害要因レジスタがデータキャッシュ障
害を示している場合、且つ前記キャッシュ状態レジスタ
が主メモリと不一致な状態を示している場合に重度障害
であると判定することを特徴とするコンピュータシステ
ム。