RU2764839C1 - Адаптивный мажоритарный блок элементов "3 из 5" - Google Patents

Адаптивный мажоритарный блок элементов "3 из 5" Download PDF

Info

Publication number
RU2764839C1
RU2764839C1 RU2021110413A RU2021110413A RU2764839C1 RU 2764839 C1 RU2764839 C1 RU 2764839C1 RU 2021110413 A RU2021110413 A RU 2021110413A RU 2021110413 A RU2021110413 A RU 2021110413A RU 2764839 C1 RU2764839 C1 RU 2764839C1
Authority
RU
Russia
Prior art keywords
input
output
elements
inputs
mod
Prior art date
Application number
RU2021110413A
Other languages
English (en)
Inventor
Николай Федорович Сыцевич
Дмитрий Владимирович Крахмалев
Виктор Алексеевич Титов
Original Assignee
ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ filed Critical ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ КАЗЕННОЕ ВОЕННОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МИНИСТЕРСТВА ОБОРОНЫ РОССИЙСКОЙ ФЕДЕРАЦИИ
Priority to RU2021110413A priority Critical patent/RU2764839C1/ru
Application granted granted Critical
Publication of RU2764839C1 publication Critical patent/RU2764839C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Hardware Redundancy (AREA)

Abstract

Изобретение относится к автоматике и вычислительной техники и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности. Техническим результатом является повышение достоверности обрабатываемой информации за счет переключения на режим реализации функции «2 из 3» при отказах в системе. Устройство содержит шесть элементов ИЛИ, пять элементов И, три группы элементов И, группу элементов ИЛИ, группу элементов сложения по mod 2, две группы схем сравнения, группу счетчиков, регистр, триггер, группу триггеров, элемент задержки. 1 ил., 1 табл.

Description

Изобретение относится к автоматике и вычислительной техники и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности.
Наиболее близким по технической сущности является мажоритарный блок элементов «3 из 5» [1], при этом вариант реализации им мажоритарной функции «3 из 5» содержит первый элемент первый элемент ИЛИ (14), первый элемент И (15), второй элемент ИЛИ (16), второй элемент И (17), третий элемент И (18), третий элемент ИЛИ (19), четвертый элемент ИЛИ (20), четвертый элемент И (21), пятый элемент ИЛИ (22), пятый элемент И (23), выход первого элемента ИЛИ (14) подсоединен к первому входу третьего элемента И (18), выход первого элемента И (15) подсоединен к первому входу третьего элемента ИЛИ (19), выход второго элемента ИЛИ (16) подсоединен к второму входу третьего элемента И (18), выход второго элемента И (17) подсоединен к второму входу третьего элемента ИЛИ (19), выход которого подсоединен к первому входу четвертого элемента И (21) и к первому входу четвертого элемента ИЛИ (20), выход третьего элемента И (18) подсоединен к второму входу четвертого элемента И (21) и к второму входу четвертого элемента ИЛИ (20), выход которого подсоединен к первому входу пятого элемента И (23), выход четвертого элемента И (21) подсоединен к первому входу пятого элемента ИЛИ (22), выход которого подсоединен к второму входу пятого элемента И (23), выход которого является выходом 24 устройства.
Недостатком данного устройства является невозможность переключения на режимы реализации им мажоритарной функции «2 из 3» при функционировании адаптивных вычислительных систем.
Задача изобретения - создать устройство, обеспечивающее при отказах в системе переключение блока элементов «3 из 5» на режим реализации им мажоритарной функции «2 из 3» при функционировании адаптивных вычислительных систем.
Это решение достигается тем, что в адаптивный мажоритарный блок элементов «3 из 5», содержащий первый элемент ИЛИ (14), первый элемент И (15), второй элемент ИЛИ (16), второй элемент И (17), третий элемент И (18), третий элемент ИЛИ (19), четвертый элемент ИЛИ (20), четвертый элемент И (21), пятый элемент ИЛИ (22), пятый элемент И (23), выход первого элемента ИЛИ (14) подсоединен к первому входу третьего элемента И (18), выход первого элемента И (15) подсоединен к первому входу третьего элемента ИЛИ (19), выход второго элемента ИЛИ (16) подсоединен к второму входу третьего элемента И (18), выход второго элемента И (17) подсоединен к второму входу третьего элемента ИЛИ (19), выход которого подсоединен к первому входу четвертого элемента И (21) и к первому входу четвертого элемента ИЛИ (20), выход третьего элемента И (18) подсоединен к второму входу четвертого элемента И (21) и к второму входу четвертого элемента ИЛИ (20), выход которого подсоединен к первому входу пятого элемента И (23), выход четвертого элемента И (21) подсоединен к первому входу пятого элемента ИЛИ (22), выход которого подсоединен к второму входу пятого элемента И (23), выход которого является выходом 24 устройства, введены группа шестых элементов И (11, … 15), группа элементов сложения по mod 2 (21, … 25) группа седьмых элементов И (31, … 35), группа шестых элементов ИЛИ (41, … 45), элемент задержки (5), группа первых схем сравнения (61, … 65), группа счетчиков (71, … 75), регистр (8), группа вторых схем сравнения (91, … 95) седьмой элемент ИЛИ (10), первый триггер (11), группа восьмых элементов И (121, … 125), группа вторых триггеров (131, … 135), входы (271, … 275) устройства подсоединены к одноименным первым входам шестых элементов И (11, … 15), выходы которых подсоединены к одноименным первым входам шестых элементов ИЛИ (41, … 45), выходы седьмых элементов И (31, … 35), подсоединены к одноименным вторым входам шестых элементов ИЛИ (41, … 45), выход шестого элемента ИЛИ (41) подсоединен к первым входам первого элемента ИЛИ (14), первого элемента И (15) и к первому входу первой схемы сравнения (61), выход шестого элемента ИЛИ (42) подсоединен к вторым входам первого элемента ИЛИ (14), первого элемента И (15) и к первому входу первой схемы сравнения (62), выход шестого элемента ИЛИ (43) подсоединен к первым входам второго элемента ИЛИ (16), второго элемента И (17) и к первому входу первой схемы сравнения (63), выход шестого элемента ИЛИ (44) подсоединен к вторым входам второго элемента ИЛИ (16), второго элемента И (17) и к первому входу первой схемы сравнения (64), выход шестого элемента ИЛИ (45) подсоединен к второму входу пятого элемента ИЛИ (22) и к первому входу первой схемы сравнения (65), вход (28) устройства подсоединен к вторым входам элементов И (11, … 15) и к входу элемента задержки (5), выход которого подсоединен к вторым входам элементов первых схем сравнения (61, … 65), третьи входы которых подсоединены к выходу пятого элемента И (23), выходы первых схем сравнения (61, … 65) подсоединены к одноименным первым входам счетчиков (71, … 75), выходы которых подсоединены к одноименным первым входам вторых схем сравнения (91, … 95), вторые входы которых подсоединены к выходу регистра (8), выходы вторых схем сравнения (91, … 95) подсоединены к одноименным входам седьмого элемента ИЛИ (10), к входам вторых триггеров (131, … 135) и к первым входам восьмых элементов И (121, … 125), выходы вторых триггеров (131, … 135) подсоединены к одноименным третьим входам шестых элементов И (11, … 15), к первым входам элементов сложения по mod 2 (21, … 25) и седьмых элементов И (31, … 35), выход седьмого элемента ИЛИ (10) подсоединен к входу первого триггера (11), выход которого является выходом (25) устройства и подсоединен к вторым входам восьмых элементов И (121, … 125), выходы которых подсоединены к одноименным вторым входам счетчиков (71, … 75), вход 26 устройства подсоединен к второму входу элемента сложения по mod 2 (21), выход которого подсоединен к второму входу седьмого элемента И (31) и к второму входу элемента сложения по mod 2 (22), выход которого подсоединен к второму входу седьмого элемента И (32) и к второму входу элемента сложения по mod 2 (23), выход которого подсоединен к второму входу седьмого элемента И (33) и к второму входу элемента сложения по mod 2 (24), выход которого подсоединен к второму входу седьмого элемента И (34) и к второму входу элемента сложения по mod 2 (25), выход которого подсоединен к второму входу седьмого элемента И (35).
Проведенный поиск в известной научно-технической литературе не выявил наличие подобных технических решений.
Сущность изобретения поясняется чертежом. На фиг. 1 представлено схематичное изображение адаптивного мажоритарного блока элементов «3 из 5».
Сущность изобретения поясняется чертежом. Адаптивный мажоритарный блок элементов «3 из 5» (фиг. 1) содержит: группа элементов И (11, … 15), группа элементов сложения по mod 2 (21, … 25), группа элементов И (31 … 35), группа элементов ИЛИ (41, … 45), элемент задержки (5), группа схем сравнения (61, … 65), группа счетчиков (71, … 75), регистр 8, группа схем сравнения (91, … 95), элемент ИЛИ (10), триггер (11), группа элементов И (121, … 125), группа триггеров (131, … 135), элемент ИЛИ (14), элемент И (15), элемент ИЛИ (16), элемент И (17), элемент И (18), элемент ИЛИ (19), элемент ИЛИ (20), элемент И (21), элемент ИЛИ (22), элемент И (23).
Устройство работает следующим образом. В исходном состоянии все триггеры (131, … 135), триггер (11), счетчики (71, … 75) находятся в нулевом состоянии. На регистре 8 хранится код допустимого числа сбоев в работе любого канала в мажоритируемой системе.
Во время работы устройства на его входы (271-275) поступает произвольная последовательность двоичных символов «1» и «0» значений x1, x2, х3, x4 и x5 соответственно, а на вход (28) устройства поступает последовательность тактирующих импульсов.
При отсутствии устойчивого отказа в каналах устройства нулевой сигнал с выхода триггера (11) подается на вторые входы группы элементов И (121, … 125). Нулевые сигналы с выходов триггеров (131, … 135) подаются на третьи инверсные входы группы элементов И (11, … 15).
Адаптивный мажоритарный блок элементов «3 из 5» может работать в двух режимах. При наличии единичного сигнала на входе 26 устройство работает в дублированном режиме по схеме И. При наличии нулевого сигнала на входе 26 устройство работает в режиме по схеме ИЛИ двух оставшихся исправных каналов.
1). При наличии единичного сигнала на входе 26 устройства на втором входе элемента сложения по mod 2 (21) будет единичный сигнал, а на всех первых входах элементов сложения по mod 2 (21, … 25) при отсутствии неисправностей в системе будут нулевые сигналы с выходов триггеров (131, … 135). Поэтому на выходе элемента сложения по mod 2 (21) будет единичный сигнал, который подается на вторые входы элемента сложения по mod 2 (22) и элемента И (31). Аналогично далее с выхода элементов сложения по mod 2 (22, … 24) единичные сигналы подаются на вторые входы элементов сложения по mod 2 (23, … 25) и элементов И (32, … 35). На первом входе элементов И (31, … 35) будет нулевой сигнал с выхода одноименного триггера (131, … 135). Поэтому на выходе элемента И (31, … 35) будет нулевой сигнал, который подается на первый вход элемента ИЛИ (41, … 45), с выхода которого сигнал подается на первые входы одноименных элементов сравнения (61, … 65) и соответствующие входы мажоритарного блока элементов (14)-(23).
При наличии сигнала на тактирующем входе 28 устройства сигналы с входов (271, … 215) устройства поступают на первые входы элементов И (11, … 15), с выходов которых сигнал подается на первые входы одноименных элементов ИЛИ (41, … 45), с выходов которых сигналы подаются на первые входы одноименных схем сравнения (61, … 65) и входы мажоритарного блока элементов «3 из 5», выполненного на группе элементов (14)-(23).
Элементы (14)-(23) реализуют функцию F мажоритарного органа «три из пяти» в соответствии с таблицей 1.
Figure 00000001
Элемент задержки 5 задерживает сигнал на время надежного срабатывания элементов И (11-15), И (31-35), ИЛИ (41-45), элементов сложения по mod 2 (21, … 25), после чего он подается на вторые входы схем сравнения (61-63).
При выходе из строя одного из пяти каналов (например, первого, то есть x1=0, а x2=х3=x4=x5=1) на выходе мажоритарного блока (24) будет единичный сигнал, который подается на третьи входы всех схем сравнения (61, … 65). Единичный сигнал с выхода соответствующей схемы сравнения (61) поступает на счетный вход одноименного счетчика (71).
При достижении счетчиком (71) порогового значения, хранящимся на регистре 8, на выходе соответствующей схемы сравнения (91) появляется единичный сигнал, который устанавливает в единичное состояние одноименный триггер (131), подается на одноименный вход элемента ИЛИ 10 и на первый вход одноименного элемента И (121). С выхода элемента ИЛИ 10 единичный сигнал устанавливает триггер (И) в единичное состояние. Единичный сигнал с выхода триггера (11) поступает на вторые входы элементов И (121-125).
При появлении единичного сигнала на выходе триггера (131) он подается на инверсный вход элемента И (11), на первый вход элемента сложения по mod 2 (21) и на первый вход одноименного элемента И (31), на другой вход которого подается нулевой сигнал с выхода элемента сложения по mod 2 (21). Поэтому на выходе элемента И (31) будет нулевой сигнал, который подается на второй вход элемента ИЛИ (41). На первом входе элемента ИЛИ (41) с выхода элемента И (11) будет нулевой сигнал, поэтому на выходе элемента ИЛИ (41) будет нулевой сигнал.
Нулевой сигнал с выхода элемента сложения по mod 2 (21) подается на второй вход элемента сложения по mod 2 (22), затем нулевой сигнал с выхода элемента сложения по mod 2 (22) подается на второй вход элемента сложения по mod 2 (23) и далее по цепочке до элемента сложения по mod 2 (25).
Единичный сигнал с выхода элемента И (121) сбрасывает счетчик (71) в нулевое состояние.
При выходе из строя еще одного из пяти каналов (например, второго, то есть x1=x2=0, а х3=x4=x5=1) на выходе мажоритарного блока (24) будет единичный сигнал, который подается на третьи входы всех схем сравнения (61, … 65). Единичный сигнал с выхода соответствующей схемы сравнения (62) поступает на счетный вход одноименного счетчика (72).
При достижении счетчиком (72) порогового значения, хранящимся на регистре 8, на выходе соответствующей схемы сравнения (92) появляется единичный сигнал, который устанавливает в единичное состояние одноименный триггер (132), подается на одноименный вход элемента ИЛИ 10 и на второй вход одноименного элемента И (122).
При появлении единичного сигнала на выходе триггера (132) он подается на инверсный вход элемента И (12), на первый вход элемента сложения по mod 2 (22) и на первый вход одноименного элемента И (32), на второй вход которого подается единичный сигнал с выхода элемента сложения по mod 2 (22). Поэтому на выходе элемента И (32) будет единичный сигнал, который подается на второй вход элемента ИЛИ (42). На первом входе элемента ИЛИ (42) с выхода элемента И (b) будет нулевой сигнал, поэтому на выходе элемента ИЛИ 42 будет единичный сигнал, который подается на соответствующий вход мажоритарного блока элементов «3 из 5», выполненного на группе элементов (14)-(23).
Единичный сигнал с выхода элемента сложения по mod 2 (22) подается на второй вход элемента сложения по mod 2 (23) и далее по цепочке до элемента сложения по mod 2 (25). Единичный сигнал с выхода элемента И (122) сбрасывает счетчик (72) в нулевое состояние.
Таким образом, при последовательном выходе из строя двух из пяти каналов мажоритарный блок элементов «3 из 5» будет работать исправно. Однако, на один неисправный вход мажоритарного блока «3 из 5» будет подаваться нулевой сигнал, а на второй вход - единичный сигнал, исходная система мажоритарный блок элементов «3 из 5» автоматически перестраивается в систему мажоритарный блок элементов «2 из 3», что существенно повышает достоверность обрабатываемой мажоритарном блоком информации.
2). При наличии нулевого сигнала на входе 26 устройства на втором входе элемента сложения по mod 2 (21) будет нулевой сигнал, и на всех первых входах элементов сложения по mod 2 (21, … 25) при отсутствии неисправностей в системе будут нулевые сигналы с входов триггеров (131, … 135). Поэтому на выходе элемента сложения по mod 2 (21) будет нулевой сигнал, который подается на вторые входы элемента сложения по mod 2 (22) и элемента И (31). Аналогично далее с выхода элементов сложения по mod 2 (22, … 24) нулевые сигналы подаются на вторые входы элементов сложения по mod 2 (23, … 25) и элементов И (32, … 35).
При наличии сигнала на тактирующем входе 28 устройства сигналы с входов (271, … 275) поступают на первые входы элементов И (11 … 15), с выходов которых сигнал подается на первые входы одноименных элементов ИЛИ (41, … 45), с выходов которых сигналы подаются на первые входы одноименных схем сравнения (61, … 65) и мажоритарного блока элементов «3 из 5» выполненного на группе элементов (14)-(23). Элементы (14)-(23) реализуют функцию F мажоритарного органа «три из пяти» в соответствии с таблицей 1.
При выходе из строя одного из пяти каналов (например, первого, то есть x1=0, а x2=х3=x4=x5=1) на выходе мажоритарного блока (24) будет единичный сигнал, который подается на третьи входы всех схем сравнения (61, … 65). Единичный сигнал с выхода соответствующей схемы сравнения (61) поступает на счетный вход одноименного счетчика (71).
При достижении счетчиком (71) порогового значения, хранящимся на регистре 8, на выходе соответствующей схемы сравнения (91) появляется единичный сигнал, который устанавливает в единичное состояние одноименный триггер (131), подается на одноименный вход элемента ИЛИ (10) и на первый вход одноименного элемента И (121). С выхода элемента ИЛИ (10) единичный сигнал устанавливает триггер (11) в единичное состояние. Единичный сигнал с выхода триггера (11) поступает на вторые входы элементов И (121-125).
При появлении единичного сигнала на выходе триггера (131) он подается на инверсный вход элемента И (11), на первый вход элемента сложения по mod 2 (21) и на первый вход одноименного элемента И (31), на второй вход которого подается единичный сигнал с выхода элемента сложения по mod 2 (21). Поэтому на выходе элемента И (31) будет единичный сигнал, который подается на второй вход элемента ИЛИ (41). На первом входе элемента ИЛИ (41) с выхода элемента И (11) будет нулевой сигнал, поэтому на выходе элемента ИЛИ (41) будет единичный сигнал, который подается на соответствующий вход мажоритарного блока элементов «3 из 5» выполненного на группе элементов (14)-(23).
Единичный сигнал с выхода элемента сложения по mod 2 (21) подается на второй вход элемента сложения по mod 2 (22), затем единичный сигнал с выхода элемента сложения по mod 2 (22) подается на второй вход элемента сложения по mod 2 (23) и далее по цепочке до элемента сложения по mod 2 (25).
Единичный сигнал с выхода элемента И (121) сбрасывает счетчик (71) в нулевое состояние.
При выходе из строя еще одного из пяти каналов (например, второго, то есть x1=х2=0, а х3=x4=x5=1) на выходе мажоритарного блока (24) будет единичный сигнал, который подается на третьи входы всех схем сравнения (61, … 65). Единичный сигнал с выхода соответствующей схемы сравнения (62) поступает на счетный вход одноименного счетчика (72).
При достижении счетчиком (72) порогового значения, хранящимся на регистре 8, на выходе соответствующей схемы сравнения (92) появляется единичный сигнал, который устанавливает в единичное состояние одноименный триггер (132), подается на одноименный вход элемента ИЛИ (10) и на первый вход одноименного элемента И (122).
При появлении единичного сигнала на выходе триггера (132) он подается на инверсный вход элемента И (12), на первый вход элемента сложения по mod 2 (22) и на первый вход одноименного элемента И (32), на второй вход которого подается нулевой сигнал с выхода элемента сложения по mod 2 (22). Поэтому на выходе элемента И (32) будет нулевой сигнал, который подается на второй вход элемента ИЛИ (42). На первом входе элемента ИЛИ (42) с выхода элемента И (12) будет нулевой сигнал, поэтому на выходе элемента ИЛИ (42) будет нулевой сигнал, который подается на соответствующий вход мажоритарного блока элементов «3 из 5» выполненного на группе элементов (14)-(23).
Единичный сигнал с выхода элемента сложения по mod 2 (21) подается на второй вход элемента сложения по mod 2 (22), затем нулевой сигнал с выхода элемента сложения по mod 2 (22) подается на второй вход элемента сложения по mod 2 (23) и далее по цепочке до элемента сложения по mod 2 (25).
Единичный сигнал с выхода элемента И (122) сбрасывает счетчик (72) в нулевое состояние.
Таким образом, при последовательном выходе из строя двух из пяти каналов мажоритарный блок элементов «3 из 5» будет работать исправно. Однако, на один неисправный вход мажоритарного блока будет подаваться единичный сигнал, а на второй вход - нулевой сигнал, исходная система мажоритарный блок элементов «3 из 5» автоматически перестраивается в систему мажоритарный блок элементов «2 из 3», что существенно повышает достоверность обрабатываемой мажоритарным блоком информации.
1. АС №2701461, кл. G06F 12/14, 2017.

Claims (1)

  1. Адаптивный мажоритарный блок элементов «3 из 5», содержащий первый элемент ИЛИ (14), первый элемент И (15), второй элемент ИЛИ (16), второй элемент И (17), третий элемент И (18), третий элемент ИЛИ (19), четвертый элемент ИЛИ (20), четвертый элемент И (21), пятый элемент ИЛИ (22), пятый элемент И (23), выход первого элемента ИЛИ (14) подсоединен к первому входу третьего элемента И (18), выход первого элемента И (15) подсоединен к первому входу третьего элемента ИЛИ (19), выход второго элемента ИЛИ (16) подсоединен к второму входу третьего элемента И (18), выход второго элемента И (17) подсоединен к второму входу третьего элемента ИЛИ (19), выход которого подсоединен к первому входу четвертого элемента И (21) и к первому входу четвертого элемента ИЛИ (20), выход третьего элемента И (18) подсоединен к второму входу четвертого элемента И (21) и к второму входу четвертого элемента ИЛИ (20), выход которого подсоединен к первому входу пятого элемента И (23), выход четвертого элемента И (21) подсоединен к первому входу пятого элемента ИЛИ (22), выход которого подсоединен к второму входу пятого элемента И (23), выход которого является выходом 24 устройства, отличающийся тем, что в него введены группа шестых элементов И (11, … 15), группа элементов сложения по mod 2 (21, … 25), группа седьмых элементов И (31, … 35), группа шестых элементов ИЛИ (41, … 45), элемент задержки (5), группа первых схем сравнения (61, … 65), группа счетчиков (71, … 75), регистр (8), группа вторых схем сравнения (91, … 95) седьмой элемент ИЛИ (10), первый триггер (11), группа восьмых элементов И (121, … 125), группа вторых триггеров (131, … 135), входы (271, … 275) устройства подсоединены к одноименным первым входам шестых элементов И (11, … 15), выходы которых подсоединены к одноименным первым входам шестых элементов ИЛИ (41, … 4s), выходы седьмых элементов И (31, … 35), подсоединены к одноименным вторым входам шестых элементов ИЛИ (41, … 45), выход шестого элемента ИЛИ (41) подсоединен к первым входам первого элемента ИЛИ (14), первого элемента И (15) и к первому входу первой схемы сравнения (61), выход шестого элемента ИЛИ (42) подсоединен к вторым входам первого элемента ИЛИ (14), первого элемента И (15) и к первому входу первой схемы сравнения (62), выход шестого элемента ИЛИ (43) подсоединен к первым входам второго элемента ИЛИ (16), второго элемента И (17) и к первому входу первой схемы сравнения (63), выход шестого элемента ИЛИ (44) подсоединен к вторым входам второго элемента ИЛИ (16), второго элемента И (17) и к первому входу первой схемы сравнения (64), выход шестого элемента ИЛИ (45) подсоединен к второму входу пятого элемента ИЛИ (22) и к первому входу первой схемы сравнения (65), вход (28) устройства подсоединен к вторым входам элементов И (11, … 15) и к входу элемента задержки (5), выход которого подсоединен к вторым входам элементов первых схем сравнения (61, … 65), третьи входы которых подсоединены к выходу пятого элемента И (23), выходы первых схем сравнения (61, … 65) подсоединены к одноименным первым входам счетчиков (71, … 75), выходы которых подсоединены к одноименным первым входам вторых схем сравнения (91, … 95), вторые входы которых подсоединены к выходу регистра (8), выходы вторых схем сравнения (91, … 95) подсоединены к одноименным входам седьмого элемента ИЛИ (10), к входам вторых триггеров (131, … 135) и к первым входам восьмых элементов И (121, … 125), выходы вторых триггеров (131, … 135) подсоединены к одноименным третьим входам шестых элементов И (11, … 15), к первым входам элементов сложения по mod 2 (21, … 25) и седьмых элементов И (31, … 35), выход седьмого элемента ИЛИ (10) подсоединен к входу первого триггера (11), выход которого является выходом (25) устройства и подсоединен к вторым входам восьмых элементов И (121, … 125), выходы которых подсоединены к одноименным вторым входам счетчиков (71, … 75), вход 26 устройства подсоединен к второму входу элемента сложения по mod 2 (21), выход которого подсоединен к второму входу седьмого элемента И (31) и к второму входу элемента сложения по mod 2 (22), выход которого подсоединен к второму входу седьмого элемента И (32) и к второму входу элемента сложения по mod 2 (23), выход которого подсоединен к второму входу седьмого элемента И (33) и к второму входу элемента сложения по mod 2 (24), выход которого подсоединен к второму входу седьмого элемента И (34) и к второму входу элемента сложения по mod 2 (25), выход которого подсоединен к второму входу седьмого элемента И (35).
RU2021110413A 2021-04-14 2021-04-14 Адаптивный мажоритарный блок элементов "3 из 5" RU2764839C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2021110413A RU2764839C1 (ru) 2021-04-14 2021-04-14 Адаптивный мажоритарный блок элементов "3 из 5"

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2021110413A RU2764839C1 (ru) 2021-04-14 2021-04-14 Адаптивный мажоритарный блок элементов "3 из 5"

Publications (1)

Publication Number Publication Date
RU2764839C1 true RU2764839C1 (ru) 2022-01-21

Family

ID=80445297

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2021110413A RU2764839C1 (ru) 2021-04-14 2021-04-14 Адаптивный мажоритарный блок элементов "3 из 5"

Country Status (1)

Country Link
RU (1) RU2764839C1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2789213C1 (ru) * 2022-06-09 2023-01-31 Федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МО РФ Способ мажоритирования сигналов "2 из 3"

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1032600A1 (ru) * 1980-03-12 1983-07-30 Предприятие П/Я В-8751 Мажоритарно-резервированное устройство
JPH06342381A (ja) * 1993-06-01 1994-12-13 Mitsubishi Electric Corp 多数決回路及び制御ユニット及び多数決用半導体集積回路
US5680408A (en) * 1994-12-28 1997-10-21 Intel Corporation Method and apparatus for determining a value of a majority of operands
RU2628117C1 (ru) * 2016-05-18 2017-08-15 Олег Александрович Козелков Мажоритарный модуль "три из пяти"
JP6342381B2 (ja) * 2015-12-14 2018-06-13 エスペック株式会社 試験装置
RU2701461C1 (ru) * 2018-09-20 2019-09-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Мажоритарный модуль
RU2711726C1 (ru) * 2019-03-12 2020-01-21 Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций" Мажоритарный блок элементов "два из трех"

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1032600A1 (ru) * 1980-03-12 1983-07-30 Предприятие П/Я В-8751 Мажоритарно-резервированное устройство
JPH06342381A (ja) * 1993-06-01 1994-12-13 Mitsubishi Electric Corp 多数決回路及び制御ユニット及び多数決用半導体集積回路
US5680408A (en) * 1994-12-28 1997-10-21 Intel Corporation Method and apparatus for determining a value of a majority of operands
JP6342381B2 (ja) * 2015-12-14 2018-06-13 エスペック株式会社 試験装置
RU2628117C1 (ru) * 2016-05-18 2017-08-15 Олег Александрович Козелков Мажоритарный модуль "три из пяти"
RU2701461C1 (ru) * 2018-09-20 2019-09-26 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Мажоритарный модуль
RU2711726C1 (ru) * 2019-03-12 2020-01-21 Негосударственная автономная некоммерческая организация высшего образования "Институт мировых цивилизаций" Мажоритарный блок элементов "два из трех"

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2789213C1 (ru) * 2022-06-09 2023-01-31 Федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" МО РФ Способ мажоритирования сигналов "2 из 3"
RU2818031C1 (ru) * 2023-08-09 2024-04-23 Федеральное государственное бюджетное образовательное учреждение высшего образования "Российский экономический университет имени Г.В. Плеханова" Адаптивный мажоритарный блок элементов "n и более из (2n-1)"

Similar Documents

Publication Publication Date Title
US2536808A (en) Fast impulse circuits
US4323982A (en) Logic circuit arrangement in the integrated MOS-circuitry technique
US4665522A (en) Multi-channel redundant processing systems
US11531048B2 (en) Voltage diagnostic circuit
SU1686449A2 (ru) Устройство дл адресации
RU2764839C1 (ru) Адаптивный мажоритарный блок элементов "3 из 5"
RU2711726C1 (ru) Мажоритарный блок элементов "два из трех"
US2858429A (en) Gated-delay counter
RU2726646C1 (ru) Устройство мажоритирования с заменой
US3708791A (en) Sequential monitor
RU2460121C1 (ru) Резервированная двухпроцессорная вычислительная система
US2845220A (en) Electronic comparator device
US3056108A (en) Error check circuit
US3155939A (en) Counter checking circuit
RU2818031C1 (ru) Адаптивный мажоритарный блок элементов "n и более из (2n-1)"
US3256513A (en) Method and circuit arrangement for improving the operating reliability of electronically controlled telecom-munication switching systems
US3278852A (en) Redundant clock pulse source utilizing majority logic
US3965432A (en) High reliability pulse source
JPS62293441A (ja) デ−タ出力方式
RU2342773C1 (ru) Многоканальный коммутатор напряжения
SU1520501A1 (ru) Устройство дл ввода аналоговой информации
Schneider et al. Error detection in redundant systems
SU1608667A1 (ru) Трехканальное резервированное устройство
CN114740702A (zh) 基于三冗余架构处理机的高可靠表决电路及三余度控制系统
RU2022472C1 (ru) Устройство для контроля и исправления ошибок в избыточном модуляторном коде