CN114740702A - 基于三冗余架构处理机的高可靠表决电路及三余度控制系统 - Google Patents

基于三冗余架构处理机的高可靠表决电路及三余度控制系统 Download PDF

Info

Publication number
CN114740702A
CN114740702A CN202210253508.7A CN202210253508A CN114740702A CN 114740702 A CN114740702 A CN 114740702A CN 202210253508 A CN202210253508 A CN 202210253508A CN 114740702 A CN114740702 A CN 114740702A
Authority
CN
China
Prior art keywords
switch
path
processor
voting
kth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210253508.7A
Other languages
English (en)
Inventor
肖国尧
解喆翔
全英汇
任爱锋
赵佳琪
陈洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN202210253508.7A priority Critical patent/CN114740702A/zh
Publication of CN114740702A publication Critical patent/CN114740702A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B9/00—Safety arrangements
    • G05B9/02—Safety arrangements electric
    • G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Hardware Redundancy (AREA)

Abstract

本发明公开了一种基于三冗余架构处理机的高可靠表决电路及三余度控制系统，高可靠表决电路包括：三取二表决输出电路，用于接收第一处理机、第二处理机和第三处理机的控制信号，以根据控制信号确定三取二表决输出电路的通路和断路，其中，第一处理机、第二处理机和第三处理机用于通过数据总线接收上级控制系统下发的控制指令，同步进行控制指令的解算处理，解算处理的结果为时序控制的输出，第一处理机、第二处理机和第三处理机的3路输出均传送至三取二表决输出电路进行表决。本发明可有效实现对三余度处理机输出结果的三取二表决功能，不通过处理机进行表决处理，减少了软件设计的复杂程度，同时提高整体控制系统的可靠性。

Description

基于三冗余架构处理机的高可靠表决电路及三余度控制系统
技术领域
本发明属于箭载计算机技术领域，本发明涉及一种基于三冗余架构处理机的高可靠表决电路及三余度控制系统。
背景技术
箭载计算机是运载火箭的核心之一，综合控制整体火箭的飞行和状态监测，需要通过对计算机硬件结构的冗余设计，达到运载火箭控制的高可靠性要求；目前我国运载火箭大量采用冗余设计技术，主要体现在处理机的三冗余架构，通过将三个完全相同的处理机单机同步输入信号，对三个处理结果进行三取二表决后再输出的方式实现系统的高可靠性指标。
实现三取二表决的需求有多种，其中一种是通过外部电路的设计实现高低电平的输出，根据高低电平控制后级器件的工作，现有的技术已经可以实现三取二的表决功能。
但是，在可靠性的考虑上仍有欠缺，因此，如何提高整体电路的可靠性成为了亟待解决的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于三冗余架构处理机的高可靠表决电路及三余度控制系统。本发明要解决的技术问题通过以下技术方案实现：
一种基于三冗余架构处理机的高可靠表决电路，所述高可靠表决电路包括：
三取二表决输出电路，用于接收第一处理机、第二处理机和第三处理机的控制信号，以根据所述控制信号确定所述三取二表决输出电路的通路和断路，其中，所述第一处理机、所述第二处理机和所述第三处理机用于通过数据总线接收上级控制系统下发的控制指令，同步进行所述控制指令的解算处理，解算处理的结果为时序控制的输出，所述第一处理机、所述第二处理机和所述第三处理机的3路输出均传送至所述三取二表决输出电路进行表决。
在本发明的一个实施例中，所述三取二表决输出电路包括n路开关A1、n路开关A2、n路开关B1、n路开关B2、n路开关C1和n路开关C2，其中，
第k路的所述开关B1和第k路的所述开关C1串联后、与第k路的所述开关A1和第k路的所述开关A2并联连接，第k路的所述开关B2和第k路的所述开关C2并联连接，第k路的所述开关A1、第k路的所述开关A2和第k路的所述开关B1的第一端连接输入端，第k路的所述开关B1的第二端连接第k路的所述开关C1的第一端，第k路的所述开关A1、第k路的所述开关A2和第k路的所述开关C1的第二端连接第k路的所述开关B2和第k路的所述开关C2的第一端，第k路的所述开关B2和第k路的所述开关C2的第二端连接输出端，其中，1≤k≤n；
第k路的所述开关A1、第k路的所述开关A2、第k路的所述开关B1、第k路的所述开关B2、第k路的所述开关C1和第k路的所述开关C2均处于不同的芯片上；
所述开关A1和所述开关A2由所述第一处理机控制，所述开关B1和所述开关B2由所述第二处理机控制，所述开关C1和所述开关C2由所述第三处理机控制。
在本发明的一个实施例中，所述开关A1、所述开关A2、所述开关B1、所述开关B2、所述开关C1和所述开关C2均为MOS开关。
在本发明的一个实施例中，所述三取二表决输出电路还包括n路开关B3、n路开关B4、n路开关C3和n路开关C4，其中，
第k路的所述开关B3与第k路的所述开关B1并联之后连接于第k路的所述开关C3与第k路的所述开关C1并联的端点；
第k路的所述开关B2、第k路的所述开关B4、第k路的所述开关C2和第k路的所述开关C4并联连接；
第k路的所述开关A1、第k路的所述开关A2、第k路的所述开关B1、第k路的所述开关B2、第k路的所述开关C1、第k路的所述开关C2、第k路的所述开关B3、第k路的所述开关B4、第k路的所述开关C3和第k路的所述开关C4均处于不同的芯片上；
所述开关B3、所述开关B4由所述第二处理机控制，所述开关C3和所述开关C4由所述第三处理机控制。
在本发明的一个实施例中，所述开关B3、所述开关B4、所述开关C3和所述开关C4均为MOS开关。
本发明实施例还提供一种三余度控制系统，所述三余度控制系统包括第一处理机、第二处理机和第三处理机以及上述任一项实施例所述的高可靠表决电路。
在本发明的一个实施例中，所述第一处理机、所述第二处理机和所述第三处理机均为CPU。
在本发明的一个实施例中，所述高可靠表决电路还包括连接器，所述第一处理机、所述第二处理机和所述第三处理机分别连接至所述连接器的输入端，所述三取二表决输出电路连接所述连接器的输出端。
在本发明的一个实施例中，所述连接器包括VPX连接器。
本发明的有益效果：
1.本发明可有效实现对三余度处理机输出结果的三取二表决功能，不通过处理机进行表决处理，减少了软件设计的复杂程度。
2.本发明综合考虑了三余度处理机的可靠性、MOS继电器的可靠性以及实际应用中生产成本、占用空间等，给出了两种设计，第一种三取二表决输出电路设计主要考虑了成本和实际应用中的体积需求，具有高性价比，同时兼顾整体设计具有高可靠性；第二种三取二表决输出电路设计主要考虑的是整体系统的可靠性要求，成本和体积的开销相对较高，但具有很高的可靠性。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1为本发明实施例提供的一种基于三冗余架构处理机的高可靠表决电路的原理结构图；
图2为本发明实施例提供的一种光MOS开关控制时序图；
图3为本发明实施例提供的第一种三取二表决输出电路的原理结构图；
图4为本发明实施例提供的第一种三取二表决输出电路的电路故障情况图；
图5a为本发明实施例提供的第一种20路的三取二表决输出电路中第1-4路的结构示意图；
图5b为本发明实施例提供的第一种20路的三取二表决输出电路中第5-8路的结构示意图；
图5c为本发明实施例提供的第一种20路的三取二表决输出电路中第9-12路的结构示意图；
图5d为本发明实施例提供的第一种20路的三取二表决输出电路中第13-16路的结构示意图；
图5e为本发明实施例提供的第一种20路的三取二表决输出电路中第17-20路的结构示意图；
图6为本发明实施例提供的第二种三取二表决输出电路的原理结构图；
图7为本发明实施例提供的第二种三取二表决输出电路的电路故障情况图；
图8a为本发明实施例提供的第二种20路的三取二表决输出电路中第1-4路的结构示意图；
图8b为本发明实施例提供的第二种20路的三取二表决输出电路中第5-8路的结构示意图；
图8c为本发明实施例提供的第二种20路的三取二表决输出电路中第9-12路的结构示意图；
图8d为本发明实施例提供的第二种20路的三取二表决输出电路中第13-16路的结构示意图；
图8e为本发明实施例提供的第二种20路的三取二表决输出电路中第17-20路的结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
随着我国航天事业的发展，航天任务的复杂性不断增加，长征系列运载火箭对箭载计算机的性能和可靠性要求不断提升，其中主要提升整体系统可靠性的关键技术之一为三模冗余技术，通过三个完全相同的处理机进行同步处理飞行中的某些数据，采用三取二表决的方式输出，当仅通过处理机内部进行表决处理的时候需要额外考虑某处理机单机故障的情况，对软件设计复杂度要求高，且容错性会降低，因此某些要求实时性和准确性特别高的功能需要通过独立的外部电路实现，针对这种情况，本发明提出一种基于三冗余架构处理机的高可靠表决电路。
请参见图1，图1为本发明实施例提供的一种基于三冗余架构处理机的表决电路的原理结构图。本实施例提供一种基于三冗余架构处理机的表决电路，该基于三冗余架构处理机的高可靠表决电路包括：
三取二表决输出电路，用于接收第一处理机、第二处理机和第三处理机的控制信号，以根据控制信号确定三取二表决输出电路的通路和断路，其中，第一处理机、第二处理机和第三处理机用于通过数据总线接收上级控制系统下发的控制指令，同步进行控制指令的解算处理，解算处理的结果为时序控制的输出，第一处理机、第二处理机和第三处理机的3路输出均传送至三取二表决输出电路进行表决。
进一步地，第一处理机、第二处理机和第三处理机均为CPU(Central ProcessingUnit，中央处理机)。
在本实施例中，图1中三个CPU通过数据总线接收上级控制系统下发的控制指令，同步进行指令解算处理，其处理结果为时序控制输出，3路输出均送到三取二表决输出电路进行表决后再输出。
在一个具体实施例中，该基于三冗余架构处理机的高可靠表决电路通过连接器连接第一处理机、第二处理机和第三处理机，其中，第一处理机、第二处理机和第三处理机分别连接至连接器的输入端，三取二表决输出电路连接连接器的输出端。
进一步地，连接器包括VPX(VME International Trade Association)连接器。
本发明实施例共设计了两种三取二表决输出电路。两种三取二表决输出电路的具体结构请参见下述内容。
请参见图3，图3为本发明实施例提供的第一种三取二表决输出电路的原理结构图。对于第一种三取二表决输出电路，n路开关A1、n路开关A2、n路开关B1、n路开关B2、n路开关C1和n路开关C2，n为大于0的整数，其中，
第k路的开关B1和第k路的开关C1串联后、与第k路的开关A1和第k路的开关A2并联连接，第k路的开关B2和第k路的开关C2并联连接，第k路的开关A1、第k路的开关A2和第k路的开关B1的第一端连接输入端，第k路的开关B1的第二端连接第k路的开关C1的第一端，第k路的开关A1、第k路的开关A2和第k路的开关C1的第二端连接第k路的开关B2和第k路的开关C2的第一端，第k路的开关B2和第k路的开关C2的第二端连接输出端，其中，1≤k≤n；
第k路的开关A1、第k路的开关A2、第k路的开关B1、第k路的开关B2、第k路的开关C1和第k路的开关C2均处于不同的芯片上；
开关A1和开关A2由第一处理机控制，开关B1和开关B2由第二处理机控制，开关C1和开关C2由所述第三处理机控制。
也就是说，处于同一路的开关A1、开关A2、开关B1、开关B2、开关C1和开关C2均需设置在不同的芯片上，且位于不同路的同一种开关A1可以设置于同一芯片上。
进一步地，开关A1、开关A2、开关B1、开关B2、开关C1和开关C2均为MOS开关。
请参见图2，为本发明实施例的光MOS开关控制时序图，本实施例通过前一级控制信号的高低电平控制MOS开关的闭合与断开；在实际应用中，控制信号为一段高脉冲信号，在t1时刻脉冲信号达到，MOS开关接收到高脉冲信号后闭合，t2时刻脉冲信号结束，MOS开关检测到信号电平为低，开关断开，在未收到控制信号的情况下，MOS开关处于常断开状态。
在本实施例中，请参见图3，其为本发明的三取二表决输出电路的第一种设计，该三取二表决输出电路的每一路均包含6个开关，即开关A1、开关A2、开关B1、开关B2、开关C1和开关C2，开关A1、开关A2由第一处理机控制，开关B1、开关B2由第二处理机控制，开关C1和开关C2由第三处理机控制；其中每个开关均为图2所示的MOS开关，当图1所示的第一处理机、第二处理机、第三处理机同时输出一定时间的高脉冲信号时，开关A1、开关A2、开关B1、开关B2、开关C1和开关C2同时闭合，三取二表决电路为通路状态，可输出高电平到下级，驱动下级电路工作；当图1所示的三个处理机有一个不能正常工作时，例如当第一处理机、第二处理机同时输出一定时间的高脉冲信号、第三处理机未能正确输出脉冲信号时，开关A1、开关A2、开关B1、开关B2闭合，开关C1、开关C2断开，电路仍为通路状态，可输出高电平驱动下级电路工作，其余两种情况类似；当图1所示的三个处理机有二个不能正常工作时，例如当第一处理机输出一定时间的高脉冲信号、第二处理机和第三处理机未能正确输出脉冲信号时，开关A1、开关A2闭合，开关B1、开关B2、开关C1、开关C2断开，电路不通，无法驱动下级电路工作，其余两种情况类似。
本发明在有效实现三取二表决功能的基础上，除了考虑处理机的异常情况，还考虑了光MOS开关故障的情况，如图3所示，当开关A1在物理上发生故障处于常断开的状态下，仍有开关A2可以正常工作，与其余4个开关构成一个完整的三取二表决电路，实现三取二表决的功能；但是仍存在缺陷，例如当开关B2出现故障时，需要保证第三处理机能正常运行，若第三处理机同时出现故障，则整体电路无法导通，电路失效；相同情况还有3种，请参见图4，图4共有4种电路失效的情况，但是考虑到处理机发生故障且开关同时故障的概率很小，因此本发明可以在有效实现三取二表决功能的基础上，保证电路处在较高的可靠性的状态下，同时占用的资源数量比较少，适用于在相对节约成本且可靠性要求较高的应用中。
为了更好的理解本实施例第一种三取二表决输出电路，本实施例提供了一种20路的第一种三取二表决输出电路，考虑到实际应用中对表决电路的数量需求比较多，例如可以选用DuDSX-SiP芯片实现此功能，每一片DuDSX-SiP芯片中可以继承16个MOS开关，开关之间可以自由组合，满足在实际应用中灵活配置的需求。
本实施例以20路表决电路为例，需要的MOS开关数量：20*6＝120，因此需要8片DuDSX-SiP芯片进行组合设计，其互连拓扑设计如图5a至图5e所示，图中将表决电路分为2部分，第一部分为开关A1、开关A2、开关B1、开关C1，主要分配在5片DuDSX-SiP芯片中，第二部分为开关B2、开关C2，分配在3片DuDSX-SiP芯片中，且为了保证电路的可靠性，按照如下思路进行电路连接：
进行电路设计时主要考虑DuDSX-SiP芯片整体发生物理故障的情况。开关A1、开关A2、开关B1、开关C1四个开关整体为并联结构，为了保证各开关之间完全独立，其中某一个开关的故障不会影响其余开关的正常工作，则尽可能让这4个开关分布在不同的DuDSX-SiP芯片中；开关B2、开关C2的并联结构的分配，与开关A1、开关A2、开关B1、开关C1的方法相同，同一路的开关B2、开关C2分配在不同的芯片中即可，按照此思路分配结果如下：
(1)5片DuDSX-SiP芯片实现20路开关A1、开关A2、开关B1、开关C1的电路。
#1芯片中为1～4路的开关A1、9～12路的开关A1、13～16路的开关A1、17～20路开关A1。
#2芯片中为1～4路的开关A2、5～8路的开关A1、13～16路的开关A2、17～20路的开关A2。
#3芯片中为1～4路的开关B1、5～8路的开关A2、9～12路的开关A2、17～20路的开关B1。
#4芯片中为1～4路的开关C1、5～8路的开关B1、9-12路开关B1、13～16路的开关B1。
#5芯片中为5～8路的开关C1、9-12路的开关C1、13～16路的开关C1、17～20路的开关C1。
(2)3片DuDSX-SiP芯片实现20路的开关B2、开关C2的电路。
#6芯片中为1～8路的开关B2、9～16路开关C2。
#7芯片中为9～16路的开关B2、17～20路的开关C2。
#8芯片中为17～20路的开关B2、1～8路的开关C2。
根据图5a至图5e采用了可靠性较高的连接方式，在此设计下，可以保证在处理机模块的3个处理机的控制命令均正确传输的条件下，任何1片DuDSX-SiP芯片失效后不影响整体20路电路运行结果，2片DuDSX-SiP芯片失效则会导致部分电路无法运行。
通过三取二表决电路的高可靠性设计和多片DuDSX-SiP芯片的互连关系，可以使整体电路达到很高的可靠性指标要求。
请参见图6，图6为本发明实施例提供的第二种三取二表决输出电路的原理结构图。对于第二种三取二表决输出电路，其除了包括第一种三取二表决输出电路的n路开关A1、n路开关A2、n路开关B1、n路开关B2、n路开关C1和n路开关C2，还包括n路开关B3、n路开关B4、n路开关C3和n路开关C4，其中，第二种三取二表决输出电路在第一种三取二表决输出电路的连接结构的基础上，第k路的开关B3与第k路的开关B1并联之后连接于第k路的开关C3与第k路的开关C1并联的端点；
第k路的开关B2、第k路的开关B4、第k路的开关C2和第k路的开关C4并联连接；
第k路的开关A1、第k路的开关A2、第k路的开关B1、第k路的开关B2、第k路的开关C1、第k路的开关C2、第k路的开关B3、第k路的开关B4、第k路的开关C3和第k路的开关C4均处于不同的芯片上；开关B3、开关B4由第二处理机控制，开关C3和开关C4由第三处理机控制。
进一步地，开关B3、开关B4、开关C3和开关C4均为MOS开关。
在本实施例中，请参见图6，图6为本发明的三取二表决输出电路的第二种设计，该电路每一路包含10个开关，即开关A1、开关A2、开关B1、开关B2、开关B3、开关B4、开关C1、开关C2、开关C3和开关C4，开关A1、开关A2由第一处理机控制，开关B1、开关B2、开关B3、开关B4由第二处理机控制，开关C1、开关C2、开关C3、开关C4由第三处理机控制；其中每个开关均为图2所示的MOS开关，当图1所示的第一处理机、第二处理机、第三处理机同时输出一定时间的高脉冲信号时，开关A1、开关A2、开关B1、开关B2、开关B3、开关B4、开关C1、开关C2、开关C3和开关C4同时闭合，三取二表决电路为通路状态，可输出高电平到下级，驱动下级电路工作；与第一种三取二表决输出电路相同，在不考虑MOS开关故障的情况下，如果第一处理机、第二处理机、第三处理机有至少两个处理机可以正常工作，输出控制信号到表决电路，电路即可正常输出高电平，实现三取二的表决功能。
在能够实现三取二表决功能的基础上，本发明更多的考虑了电路可靠性的问题，第二种三取二表决输出电路在第一种三取二表决输出电路的基础上增加了4个MOS开关，如图6所示，每个开关均为双冗余备份，保证在一个开关出现故障的情况下，另一个开关仍可以正常接收控制时序；以开关B1为例，当开关B1出现故障时，与开关B1并联的开关B3仍可以正常工作，形成完整的电路回路，且当处理机任意一机故障的情况下，电路依旧可以导通，实现三取二的表决功能；具体情况请参见图7，当任意一个开关故障且任意一个处理机故障的情况下，整体电路没有任何影响，因此本发明在有效实现三取二表决功能的基础上，保证了整体电路很高的可靠性，但是资源使用方面在第一种三取二表决输出电路的基础上增加了67％，适用于对可靠性要求特别高的应用中。
为了更好的理解本实施例第二种三取二表决输出电路，本实施例提供了一种20路的第二种三取二表决输出电路，采用DuDSX-SiP芯片实现20路高可靠表决电路的互连，每一路需要10个MOS开关，20*10＝200，因此需要13片DuDSX-SiP芯片进行组合设计，其互连拓扑设计如图8a至图8e。
与第一种三取二表决输出电路相同，进行电路设计时主要考虑DuDSX-SiP芯片整体发生物理故障的情况，将表决电路分为两部分考虑，第一部分为开关A1、开关A2、开关B1、开关C1、开关B3、开关C4，第二部分为开关B2、开关C2、开关B4、开关C4，在进行互连时，需要将彼此并联的开关分布在不同的DuDSX-SiP芯片中，即可达到在处理机模块3个处理机的控制命令均正确传输的条件下，任何一片芯片出现故障时不影响整体电路运行结果的效果，因此此电路具有很高的可靠性。按照此思路分配结果如下：
(1)8片DuDSX-SiP芯片实现20路的开关A1、开关A2、开关B1、开关B3、开关C1、开关C3的电路：
#1芯片中为1～4路的开关A1、13～16路的开关A1、17～20路的开关A1。
#2芯片中为1～4路的开关A2、5～8路的开关A1、13～16路的开关A2、17～20路的开关A2。
#3芯片中为1～4路的开关B1、5～8路的开关A2、9～12路的开关A1、13～16路的开关B1。
#4芯片中为1～4路的开关B3、5～8路的开关B1、9～12路的开关A2、13～16路的开关B3。
#5芯片中为1～4路的开关C1、5～8路的开关B3、9～12路的开关B1、17～20路的开关B1。
#6芯片中为1～4路的开关C3、5～8路的开关C1、9～12路的开关B3、17～20路的开关B3。
#7芯片中为5～8路的开关C3、9～12路的开关C1、13～16路的开关C1、17～20路的开关C1。
#8芯片中为9～12路的开关C3、13～16路的开关C3、17～20路的开关C3。
(2)5片DuDSX-SiP芯片实现20路的开关B2、开关B4、开关C2、开关C4的电路。
#9芯片中为1～4路的开关B2、9～12路的开关C4、13～16路的开关B2、17～20路的开关B2。
#10芯片中为1～4路的开关B4、5～8路的开关B2、13～16路的开关B4、17～20路的开关B4。
#11芯片中为1～4路的开关C2、5～8路的开关B4、9～12路的开关B2、17～20路的开关C2。
#12芯片中为1～4路的开关C4、5～8路的开关C2、9～12路的开关B4、13～16路的开关C2。
#13芯片中为5～8路的开关C4、9～12路的开关C2、13～16路的开关C4、17～20路的开关C4。
通过三取二表决电路中多冗余的基本设计结合多片DuDSX-SiP芯片互连关系，使整体电路达到更高的可靠性指标要求。
本发明实施例采用光MOS开关接收上级的控制信号，根据控制信号的高低电平触发对应的开关。
本发明实施例通过多个光MOS开关的组合，使用多触点方式构成一个三取二表决时序输出电路。
本发明实施例的三取二表决输出电路中有多个光MOS开关接收三冗余处理机的控制信号，根据控制信号决定整体电路的通路和断路。
1.本发明可有效实现对三余度处理机输出结果的三取二表决功能，不通过处理机进行表决处理，减少了软件设计的复杂程度。
2.本发明综合考虑了三余度处理机的可靠性、MOS继电器的可靠性以及实际应用中生产成本、占用空间等，给出了两种设计，第一种三取二表决输出电路设计主要考虑了成本和实际应用中的体积需求，具有高性价比，同时兼顾整体设计具有高可靠性；第二种三取二表决输出电路设计主要考虑的是整体系统的可靠性要求，成本和体积的开销相对较高，但具有很高的可靠性。
实施例二
请参见图1，本发明在实施例一的基础上还提供了一种三余度控制系统，该三余度控制系统包括第一处理机、第二处理机和第三处理机以及实施例一所述的高可靠表决电路。
本实施例提供的三余度控制系统，其实现原理和技术效果与实施例一类似，在此不再赘述。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种基于三冗余架构处理机的高可靠表决电路，其特征在于，所述高可靠表决电路包括：
三取二表决输出电路，用于接收第一处理机、第二处理机和第三处理机的控制信号，以根据所述控制信号确定所述三取二表决输出电路的通路和断路，其中，所述第一处理机、所述第二处理机和所述第三处理机用于通过数据总线接收上级控制系统下发的控制指令，同步进行所述控制指令的解算处理，解算处理的结果为时序控制的输出，所述第一处理机、所述第二处理机和所述第三处理机的3路输出均传送至所述三取二表决输出电路进行表决。
2.根据权利要求1所述的基于三冗余架构处理机的高可靠表决电路，其特征在于，所述三取二表决输出电路包括n路开关A1、n路开关A2、n路开关B1、n路开关B2、n路开关C1和n路开关C2，其中，
第k路的所述开关B1和第k路的所述开关C1串联后、与第k路的所述开关A1和第k路的所述开关A2并联连接，第k路的所述开关B2和第k路的所述开关C2并联连接，第k路的所述开关A1、第k路的所述开关A2和第k路的所述开关B1的第一端连接输入端，第k路的所述开关B1的第二端连接第k路的所述开关C1的第一端，第k路的所述开关A1、第k路的所述开关A2和第k路的所述开关C1的第二端连接第k路的所述开关B2和第k路的所述开关C2的第一端，第k路的所述开关B2和第k路的所述开关C2的第二端连接输出端，其中，1≤k≤n；
第k路的所述开关A1、第k路的所述开关A2、第k路的所述开关B1、第k路的所述开关B2、第k路的所述开关C1和第k路的所述开关C2均处于不同的芯片上；
所述开关A1和所述开关A2由所述第一处理机控制，所述开关B1和所述开关B2由所述第二处理机控制，所述开关C1和所述开关C2由所述第三处理机控制。
3.根据权利要求2所述的基于三冗余架构处理机的高可靠表决电路，其特征在于，所述开关A1、所述开关A2、所述开关B1、所述开关B2、所述开关C1和所述开关C2均为MOS开关。
4.根据权利要求2或3所述的基于三冗余架构处理机的高可靠表决电路，其特征在于，所述三取二表决输出电路还包括n路开关B3、n路开关B4、n路开关C3和n路开关C4，其中，
第k路的所述开关B3与第k路的所述开关B1并联之后连接于第k路的所述开关C3与第k路的所述开关C1并联的端点；
第k路的所述开关B2、第k路的所述开关B4、第k路的所述开关C2和第k路的所述开关C4并联连接；
第k路的所述开关A1、第k路的所述开关A2、第k路的所述开关B1、第k路的所述开关B2、第k路的所述开关C1、第k路的所述开关C2、第k路的所述开关B3、第k路的所述开关B4、第k路的所述开关C3和第k路的所述开关C4均处于不同的芯片上；
所述开关B3、所述开关B4由所述第二处理机控制，所述开关C3和所述开关C4由所述第三处理机控制。
5.根据权利要求4所述的基于三冗余架构处理机的高可靠表决电路，其特征在于，所述开关B3、所述开关B4、所述开关C3和所述开关C4均为MOS开关。
6.一种三余度控制系统，其特征在于，所述三余度控制系统包括第一处理机、第二处理机和第三处理机以及权利要求1至5任一项所述的高可靠表决电路。
7.根据权利要求6所述的三余度控制系统，其特征在于，所述第一处理机、所述第二处理机和所述第三处理机均为CPU。
8.根据权利要求1所述的三余度控制系统，其特征在于，所述三余度控制系统还包括连接器，所述第一处理机、所述第二处理机和所述第三处理机分别连接至所述连接器的输入端，所述三取二表决输出电路连接所述连接器的输出端。
9.根据权利要求8所述的三余度控制系统，其特征在于，所述连接器包括VPX连接器。
CN202210253508.7A 2022-03-15 2022-03-15 基于三冗余架构处理机的高可靠表决电路及三余度控制系统 Pending CN114740702A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210253508.7A CN114740702A (zh) 2022-03-15 2022-03-15 基于三冗余架构处理机的高可靠表决电路及三余度控制系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210253508.7A CN114740702A (zh) 2022-03-15 2022-03-15 基于三冗余架构处理机的高可靠表决电路及三余度控制系统

Publications (1)

Publication Number Publication Date
CN114740702A true CN114740702A (zh) 2022-07-12

Family

ID=82276638

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210253508.7A Pending CN114740702A (zh) 2022-03-15 2022-03-15 基于三冗余架构处理机的高可靠表决电路及三余度控制系统

Country Status (1)

Country Link
CN (1) CN114740702A (zh)

Similar Documents

Publication Publication Date Title
US5754804A (en) Method and system for managing system bus communications in a data processing system
US5841997A (en) Apparatus for effecting port switching of fibre channel loops
EP0273249A2 (en) Fault tolerant switch with selectable operating modes
CN107743621B (zh) 集成电路输入及输出
CN104881544A (zh) 一种基于fpga的多数据三模冗余判决模块
CN108885573B (zh) 安全装置
EP0299677B1 (en) Redundancy circuitry
Yunus et al. Shuffle Exchange Network in Multistage InterconnectionNetwork: A Review and Challenges
JPH03506089A (ja) 二進信号を多数決選択する論理回路網に潜在する誤りを除去する方法
US3665418A (en) Status switching in an automatically repaired computer
CN112069106B (zh) 一种基于fpga的多路服务器peci链路控制系统
US20040078093A1 (en) Array-type processor
CN114740702A (zh) 基于三冗余架构处理机的高可靠表决电路及三余度控制系统
Sadawarti et al. Fault tolerant irregular augmented shuffle network
CN114020669B (zh) 一种基于cpld的i2c链路系统及服务器
CN110968540A (zh) 一种基于vpx双星型冗余高速背板
CN112445657B (zh) 一种支持排除故障的电路切换方法及系统
KR20230064270A (ko) 직류 송배전망용 고속 제어 플랫폼 장치, 방법 및 시스템
CN113568847A (zh) 一种网卡与处理器的互联装置及服务器
CN106776463B (zh) 一种基于fpga的双余度计算机控制系统的设计方法
JPH0326936B2 (zh)
RU2584151C2 (ru) Множественный интерфейс
US4320512A (en) Monitored digital system
RU2764839C1 (ru) Адаптивный мажоритарный блок элементов "3 из 5"
US10108253B2 (en) Multiple compute nodes

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination