JPH03506089A - 二進信号を多数決選択する論理回路網に潜在する誤りを除去する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 二進信号を多数決選択する論理回路網に潜在する誤りを除去する方法 技術分野 本発明は三重装置における二進信号を多数決選択する論理回路網の潜在誤りを除 去する方法に関し、この論理回路網は論理処理、例えばＮ　Ａ、　Ｎ　Ｄ処理及 び／又はＮＯＲ処理を実行する複数の別個の論理装置を有し、かつ別個の各論理 装置はそれぞれ並列接続されて別個の論理的な入力信号を入力している半導体部 品と、更にそれぞれ直列接続されて別個の論理的な入力信号を入力している半導 体部品とが含まれている。

背景技術 ディジタル的な三重装置は、例えば安全性上の理由から通信装置に時々用いられ る。これに関連して、同一の処理を実行する並列な３つの分岐が用いられている 。前記分岐に関連した所与の機能ブロックの後段において、相互に対応する３つ の機能ブロックからの出力信号間の多数決選択が行なわれる。このため１．３つ の前記機能ブロックのうちの一つの動作異常が致命的なものとなることはない。

従って、三重装置は、時間及び空間において複数の単独誤りと、相互に重畳して いない多重誤りとに対して耐容性がある。

故障した即ち誤動作するシステム機能を発見するためには、問題の機能を用いる 必要がある。長期間にわたって使用されていないシステム機能は、発見も報告も されない１又はいくつかの潜在誤りによって厄介なものとなる。更に、多数決選 択機能は、一つの誤りが発生するまで試験されていないので、このような問題が 起き易い。

通常の場合、即ち機能ブロックに誤りがない場合は、相互に３つの分岐に対応す る機能ブロックからの出力信号は、同一である。従って、潜在誤りが多数決選択 を実行する装置に存在する可能性があり、これらの誤りは、機能ブロックが誤り のないものである限り、発見されないままとなり、互いに同一の出力信号を発生 する。

多数決選択を実行する装置は、例えばＮＡＮＤゲー）・及び／又はＮＯＲゲート のような別個の論理装置からなる論理回路網を有し、これらの論理装置は、なか んずく２個以上並列接続されたトランジスタ及び直列接続されたトランジスタを 有する。このようなトランジスタにおける故障は、通常、別個の機能ブロックで 特定型式の誤りが発生するまで、発見されないままである。このような誤りは、 かなり長期間にわたって発生しないことがあるので、システム誤動作を原因とし た多重の誤りが発生することがある。

発明の開示 多数決選択する論理回路網の別個の論理装置において、２以上並列接続又は直列 接続されたトランジスタのうちの一つの誤り即ち故障を原因とした潜在誤りの問 題は、前記各論理装置を反復的に切換えることにより防止される。切換えは、並 列接続されていたトランジスタを直列接続に、かつ直列接続されていたトランジ スタを並列接続にすることにより実行される。従っ“Ｃ１論理装置は、それぞれ 二重対応にある論理処理、例えばＮＡＮＤ処理及びＮＯＲ処理を共に同一トラン ジスタによって交互に実行することになる。このようにして、互いに二重対応に ある２つの論理回路網間で切換えを実行し、実質的に互いに異なる２つの論理回 路網により多数決選択を交互に実行する。並列接続されていたトランジスタを直 列接続に、かつ直列接続されていたトランジスタを並列接続にするので、複数の トランジスタのうちの一つ又はその制御線における切断または短絡は、そのトラ ンジスタが並列接続に代わって直列接続され、又はその逆となったときに、発見 される。

本発明は下記の請求の範囲に記載されている構成により特徴付けられる。

図面の簡単な説明 以下、添付する図面を参照して本発明の詳細な説明する。第１図は三重装置の一 部を示す。第２図及び第３図は第１図に示した三重装置に関連する多数決選択装 置の異なる２つの実施例を示す。第４図は第２図に示した多数決選択装置に含ま れるＮＡＮＤゲートの実施例を示す。第５図は第２図に示した多数決選択装置に 含まれるＮＯＲゲートの実施例を示す。第６図は多数決選択装置に備えることが できる制御可能な論理装置の実施例を示す。第７図〜第１０図は多数決選択装置 の第４の実施例を示す。

本発明を実施するための最良の形態 第１図は三重装置の一部を示す。参照番号１１ａ〜１１ｃは互いに同一の３つの 機能ブロックを識別するものであり、各機能ブロックは互いに同一の分岐に配置 されている。各機能ブロックは、例えば複数の部品を有する回路基板からなるも のでもよいが、機能ブロックは回路基板より大きいか、又は小さいユニットから なるものと理解すべきである。通常の状況では、各ブロック１１ａ〜ｌｌｃが互 いに同一の入力信号を入力し、それぞれ同一の出力信号ａ−ｃを発生している。

各出力信号ａ　−ｃは３つの多数決選択装置１２ａ〜１２ｃの各−人力に印加さ れる。これらの多数決選択装置はそれぞれ多数決、即ちブロックｌｌａ〜ｌｌｃ の出力のうちの少なくとも２つに発生する値に等しい出力信号を発生する。

従って、多数決選択装置１２ａ〜１２ｃの出力信号は、ブロックｌｌａ〜ｌｌｃ のうちの一つが異常であっても、互いに同一となる。多数決選択装置１２ａ〜１ ２ｃの出力信号は、新しい３つの機能ブロック１３ａ〜１３ｃの各−人力に印加 され、更にこれらの出力は新しい３つの多数決選択装置１４ａ〜１４ｃに印加さ れる。２つの多数決選択装置間の機能ブロック数が異なつてもよいことは、理解 されるべきである。

互いに対応する３つの機能ブロックからの各８力信号と信号間で多数決選択を取 った装置からの出力信号とを比較することにより、機能ブロックのうちの一つに 誤りが発生した結果に対する報告を自動的に直ちに実行可能であることは、指摘 しておく必要がある。この比較は、例えば排他的論理和ゲートにより実行されて もよい。しかし、誤りは、問題の多数決選択装置に発生することもある。

第２図は多数決選択装置を実現する第１の実施例を示す。この多数決選択装置は ３つのＮ　Ａ、　Ｎ　Ｄゲート２１〜２３からなり、それらの入力にそれぞれ入 力信号ａ及びｂと、ｂ及びＣと、ａ及びＣとを入力させている。従って、多数決 選択装置は、これらの参照番号により第１図における多数決選択装置１２ａ〜１ ２ｃのうちの一つに対応している。Ｎ　Ａ、　Ｎ　Ｄゲート２１〜２３は出力信 号ｄ〜ｆを発生してこれらをＮＡＮＤゲート２４に印加し、ＮＡＮＤゲート２４ は更に出力信号ｇを発生している。

第３図は多数決選択装置を実現する他の実施例を示す。

この場合に、第２図に示した多数決選択装置のＮＡＮＤゲートは、ＮＯＲゲート ３１〜３４により置換されている。前記ＮＯＲゲートが発生する８力信号には、 参照番号ｈ−ｋが付けられている。

第２図及び第３図に示した論理回路網は互いに二重対応にあると言うことができ る。

出力信号ｇ及びｋは、共に異なる値について入力信号ａ−ｃの多数決と一致する ことが次の真理値表から明ら０００　　１１１　　　θ　　１１１　０１０１　 　１．１０　　１　　０００　　１第４図はＮＡＮＤゲートの一実施例を示す。

このＮＡＮＤゲートは第２図のＮＡＮＤゲート２４に対応し、従って入力信号ｄ −ｆを入力した３人力を有する。このＮＡＮＤゲートは、並列接続された３つの Ｐ型ＣＭＯＳトランジスタ４１〜４３と、直列接続されたＮ型ＣＭＯＳトランジ スタ４４〜４６とを有する。高電源電圧及び低電源電圧はそれぞれ導体４７及び ４８にそれぞれ印加されている。ゲート出力は一本の導体からなる。各Ｐ型ＣＭ Ｏ８ｈランジスタ４１〜４３はロー制御電圧で即ち０でオンとなり、一方、各Ｎ 型トランジスタ４４〜４６はハイ制御電圧で即ち１でオンとなる。従って、全て の入力信号ｄ−ｆがハイのとき、即ち１のときにのみ、その出力信号がローとな る。その他のときは、出力信号がハイ即ち１となっている。これは、ＮＡＮＤの 論理条件に一致する。

更に、２人力のみを有する各ＮＡＮＤゲート２１〜２３は、２人力を共通接続す る変更があるが、第４図に示すゲートにより実現されてもよい。

前述のように、並列接続されたトランジスタのうちの一つ又は２つが故障し、か つ故障が発見されなかったために、前記型式の多数決選択装置に潜在誤りが存在 する可能性がある。入力信号が同一であるとすると、並列接続されたトランジス タのうちの一つ又は２つにおける永久的なブＩノーク・ダウンが発見されないま まとなる。直列接続されたトランジスタのうちの一つにおける永久的な短絡回路 として発生した誤り即ち故障も発見されないままとなる。多数決選択装置の入力 側に接続されて互いに対応する３つの機能ブロックが正常であるとき、及び最も 近い前段の多数決選択装置も正常なときは、多数決選択装置に対する入力信号は 互い同一となる。

以上から明らかとなるように、多数決選択装置も第３図のＮＯＲゲート回路網に より実現することができる。

第５図はＮＯＲゲートの一実施例を示す。このＮＯＲゲートは第３図に示す実施 例のゲート３４に対応しており、３人力を有する。このＮＯＲゲートは第４図の ＮＡＮＤゲー）・２４のトランジスタと同様のものから構築される。しかし、第 ４図の実施例で並列接続されていたトランジスタは、第５図では直列接続されて 参照番号５１〜５３が付けられており、一方策４図で直列接続されていたトラン ジスタは第５図では並列接続されて参照番号５４〜５６が付けられている。高電 源電圧、低電源電圧及びゲートの出力は導体５７〜５９に接続されている。

全ての入力信号ｈ−ｊの値が０であるときは、直列接続された各Ｐ型トランジス タ５１〜５３が導体状態となり、並列接続されたＮ型トランジスタ５４〜５６は 全て非導体状態にある。この他の場合は、出力信号がＯであり、ＮＯＲ論理条件 に一致する。

このゲートも、並列接続されたトランジシスタ又は直列接続されたトランジスタ のうちの一つ又は二つが故障しているために、入力信号が互いに同一である間は この故障が発見されることなく、潜在誤りを有する。

第６図は多数決選択装置に備えることができる制御可能な論理装置の一実施例を 示す。この論理装置は１０個のＣＭＯ８Ｉ−ランジスタを有する。そのうちの６ １〜６３及び６７〜６８の５個はＰ型トランジスタであり、また６４〜６６及び ６９〜７０の５個はＮ型トランジスタである。トランジスタ６１〜６３及び６４ 〜６６は第２図及び第４図のＮＡＮＤゲート２４における前記信号に対応した入 力信号ｄ−ｆを入力している。トランジスタ６７〜７０はＯと１との間で交播す る制御信号ｍを入力ｊ、ている。高電源電圧、低電源電圧及び論理装置の出力は 、導体７１．７２及７３にそれぞれ印加される。

トランジスタ６７〜６８は、制御信号ｍがＯのときに導通状態となる。この条件 では、トランジスタ６９〜７０が非導通状態となる。従って、高電源電圧と出カ フ３との間にトランジスタ６１〜６３が実質的に並列接続されることになる。同 時に、図の下半分は、実質的に出力と低電源電圧との間でトランジスタ６４〜６ ６を直列接続したものとなる。従って、この場合の論理装置は第４図に示すＮＡ ＮＤゲー）・に対応する。

これに代わって、制御信号ｍが１のときは、トランジスタ６７〜６８が非導通状 態となり、またトランジスタ６９〜７０が導通状態となる。このようにして、第 ６図の上半分はトランジスタ６１〜６３を直列接続したものとなり、一方トラン ジスタロ４〜６６は並列接続されたものとなる。従って、この場合の論理装置は 第５図に示すＮＯＲゲートに対応する。

第６図の制御論理装置は、制御信号ｍがＯ及び１の値を交互に取るようにさせる ことにより、ＮＡＮＤゲート及びＮＯＲゲートとして交互に機能する。この種の ４つの制御論理装置は、第２図及び第３図の多数決選択装置における別個のＮＡ ＮＤゲートとして用いられてもよい。

これによって、２人力のみを有するゲートは、３人力ゲートとして都合よく実現 されるが、２人力は共通接続される。第２図又は第３図の多数決選択装置として 示された種類の４つの制御論理装置を用いることによって、同時に４つのＮＡＮ Ｄゲートにより、また同時に４つのＮＯＲゲートにより、多数決選択が実行され る。従って、互いに異なり、それぞれ他方に対して二重対応にある２つの論理回 路網によって、実際に多数決選択が交互に実行される。同一トランジスタが両方 の場合で用いられるので、また、ある時点で並列接続されていたトランジスタが 他の時点で直列接続され、かつその逆にある時点で直列接続されていたトランジ スタが他の時点で並列接続されるので、複数のトランジスタ又は複数の接続のう ちの一つにおける故障が潜在することはなくなる。これは、複数のトランジスタ のうちの一つにおける切断が、そのトランジスタを直列接続に切換えたときに発 見され、かつ全ての短絡回路がそのトランジスタを直列接続に切換えたときに発 見されるということによって説明される。

当然、故障即ち誤りを自動的に報告するある形式の構成、例えば前述によりＥＸ ＯＲゲートを含む構成が必要である。

第６図の制御論理装置がＮＡＮＤゲートとして機能するときは、電流が各トラン ジスタ６２及び６５を介して第１の方向に流れる。一方、論理装置がＮＯＲゲー トとじて機能するときは、電流がその逆の方向に流れる。これは、ＣＭＯＳトラ ンジスタをこの種類の装置に備えるのに適したものにする。即ち、このようなト ランジスタは両方向に良好な導電性を示す。

多数決選択装置は、ＮＡＮＤゲートのみ又はＮＯＲゲートのみからなる必然性は ない。第２図に示した多数決選択装置を考察すると、出力信号ｇは論理代数によ りｇ＝（（ａｘｂ）’ｙ（ｂｘｃ）’ｘ（ａｘｅ）’）’　と表わされる。ただ し、ダッシュは反転を表わす。この式は、モルガンの定理によりｇ＝ａＸｂ＋ｂ ｘｃ＋ａｙｃに変換することができ、第７図に示ｒ種類の論理回路網に対応して いる。この論理回路網は３つのＡＮＤゲート７１〜７３及び一つのＯＲゲート７ ４からなる。

実際では、ＮＡＮＤケート及びＮＯＲゲートはそれぞれＡＮＤ−ＯＲゲートが好 ましい。従って、実際には第８図の回路網の代わりにしばしば第７図の回路網が 実現される。この回路網において、第７図の実施例のＡＮＤゲート７１〜７３は それぞれインバータ８５〜８７を有し、またＯＲゲート７４はインバータ８８を 有するＮＯＲゲート８４により置換された。各ゲート８１〜８４は第６図の制御 可能な論理装置からなる。この場合に、ＮＡＮＤゲートとして機能することを意 図して論理装置に印加された制御信号ｍは、０となるべきものである。一方、Ｎ ＯＲゲートとして機能することを意図して論理装置に印加された制御信号は、１ となるべきである。

複数の制御信号を同時にＯから１に、及びその逆に切換えることにより、第８図 に示す回路網の二重対応となる論理回路網が得られる。このような二重回路網の 一つを第９図に示す。従って、第８図の実施例と比較すると、ＮＡＮＤ’ｙ’− １８１〜８３１ｔＮＯＲゲート９１〜９３により置換され、ＮＯＲゲート８４は ＮＯＲゲート９４と置換されている。回路網の出力信号は参照番号ｎにより示さ れている。インバータ、例えば８５を有する各ＮＯＲゲート、例えば９１がＯＲ ゲートにより置換され、インバータ８８を有するＮＡＮＤゲート９４がＡ、　Ｎ 　Ｄゲートにより置換されてもよいことは、明らかである。

これは、第１０図に示す論理回路網に対応し、ゲー）・が参照番号１０１〜１０ ４により表わされている。出力信号は、ｎ□　（ａ＋ｂ）　Ｘ　（ｂ＋ｃ）　Ｘ 　（ａ十ｃ）　　と表わされ、モルガンの定理を適用すると、ｒ＋＝（（ｌｌ＋ ｂ）　’＋　（ｂ＋ｅ’ｌ　’＋（ａ＋ｅ）　’）　’　に変換される。この式 は、第３図の４つのＮＯＲゲートを有する論理回路網により得た式と一致し、第 ２図の論理回路網と同一の機能を有する。従って、多数決選択機能も第８図及び 第９図の論理回路網により達成可能であり、これら各論理回路網は共に、例えば ＮＡＮＤゲート及びＮＯＲゲートからなる。

更に、第７図及び第１０図に示す論理回路網も、互いに二重対応を有する。

第６図の論理装置のトランジスタ６１〜６３がＰ型トランジスタに代わるＮ型ト ランジスタであり、またトランジスタ６４〜６６がＮ型）・ランジスタに代わる Ｐ型トランジスタであるときは、前記装置はＮＡＮＤ又はＮＯＲ処理に代わる論 理ＡＮＤ又はＯＲ処理を行なうつ特に、トランジスタ６１〜６３が並列接続され 、トランジスタ６４〜６６が直列接続されているときは、論理装置がＯＲゲート とじて機能し、逆の場合はＡＮＤゲートとして機能する。これは、論理装置を用 いて第７図及び第１０図によりＡＮＤ−ＯＲ回路網間で切換えることを可能にす る。しかし、この型式の回路網は、実際に用いるためには増幅器を備える必要が ある。第６図に示す論理装置を、論理装置の入力に接続された制御電極を有する ２＋２　１−ランジスタを含むように変更してもよいことは、明らかである。こ のようにして、３人力の代わりに２人力を有した論理ゲートが得られる。しかし 、以上から理解されるように、これは、２人力を有するゲートを得るために３人 力のうちの２人力を相互接続することができるので、必要ではない。第４図〜第 ６図のゲート及び論理装置は、ＣＭＯＳトランジスタから作られてもよい。

しかし、ＣＭＯＳトランジスタの代わりに他の半導体部品を用いることもできる 。

国際調査報告 ＋、１−−−−１．−ｍａｏｍｃ−＋、−ｘ＞　ＰＣＴ／ＳＥ　９０１００２９ ０国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、 論理回路網が論理処理、例えばＮＡＮＤ及び／又はＮＯＲ処理を実行ずる 複数の別個の論理装置を有し、かつ前記別個の各論理装置がそれぞれの論理入力 信号を入力する並列接続の半導体部品を有し、更にそれぞれの論理入力信号を入 力する直列接続の半導体部品を存する三重装置内で二進信号を多数決選択するた めの論理回路網における潜在誤りを防止する方法において、並列接続されていた 半導体部品を直列接続するように、及び直列接続されていた半導体部品を並列接 続するように切換える形式で前記各論理装置（２１〜２４、３１〜３４、７１〜 ７４、８１〜８４、９１〜９４、１０１〜１０４）を繰り返して切換え、前記各 論理装置が両方の場合でその論理装置における同一の半導体部品（４１〜４６、 ５１〜５６）によって、互いに二重対応にある論理処理、例えばＮＡＮＤ及びＮ ＯＲ処理を交互に実行し、かつ実際にそれぞれ二重対応の他方である互に異なる ２つの論理回路網によって多数決選択を交互に実行ずることを特徴とした三重装 置内で二進信号を多数決選択するための論理回路網における潜在譲りを防止する 方法。 ２．　請求項１記載の三重装置内で二進信号を多数決選択するための論理回路網 における潜在誤りを防止する方法において、４つの論理ＮＡＮＤ装置（２１〜２ ４）と論理ＮＯＲ装置（３１〜３４）とにより交互に多数決選択することを特徴 とした三重装置内で二進信号を多数決選択するための論理回路網における潜在誤 りを防止する方法。 ３．　請求項１記載の三重装置内で二進信号を多数決選択するための論理回路網 における潜在誤りを防止する方法において、第１の場合はそれぞれインバータ（ ８５〜８７）を従属させている３つの論理ＮＡＮＤ装置（８１〜８３）と、イン バータ（８８）を従属させている論理ＮＯＲ装置（８５）とにより、かつ第２の 場合はそれぞれインバータ（８５〜８７）を従属させている３つの論理ＮＯＲ装 置（９１〜９３）と、インバータ（８８）を従属させている論理ＮＡＮＤ装置（ ９４）とにより、前記多数決選択を実行することを特徴とした三里装置内で二進 信号を多数決選択するための論理回路網における潜在譲りを防止する方法。 ４．　請求項１記載の三重装置内で二進信号を多数決選択するための論理回路網 における潜在誤りを防止する方法において、第１の場合は３つの論理ＮＡＮＤ装 置（７１〜７３）と、論理ＮＯＲ装置（７４）とにより、かつ第２の場合は３つ の論理ＮＯＲ装置（１０１〜１０３）と、論理ＮＡＮＤ装置（１０４）とにより 前記多数決選択を交互に実行ずることを特徴とした三重装置内で二進信号を多数 決選択するための論理回路網における潜在誤りを防止する方法。