KR950005528B1 - 이진신호의 다수결선택에 대한 논리회로망에서의 잠재성에러를 방지하는 방법 - Google Patents

이진신호의 다수결선택에 대한 논리회로망에서의 잠재성에러를 방지하는 방법 Download PDF

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Abstract

내용 없음.

Description

[발명의 명칭]
이진신호의 다수결선택에 대한 논리회로망에서의 잠재성에러를 방지하는 방법
[도면의 간단한 설명]
본 발명은 수반한 도면과 더불어 더 자세히 설명할 것이다.
제1도는 3중시스템의 부분도.
제2도 및 제3도는 제1도의 시스템에 결합된 다수결선택에 대한 두개의 다른 실시예 장치의 회로도.
제4도는 제2도에 예시된 장치에 포함되는 NAND-게이트를 실행하는 예시도.
제5도는 제2도에 예시된 장치에 포함된 NOR-게이트를 실행하는 예시도.
제6도는 다수결선택에 대한 장치에 포함되는 본 발명의 제어논리장치의 예시도.
제7도-제10도는 다수결선택에 대한 또 다른 네개의 실시예의 예시도.
[발명의 상세한 설명]
[기술분야]
본 발명은 3중시스템에서 이진신호들의 다수결선택(majority selection)에 대해 논리회로망에서 잠재성에러를 방지하는 방법에 관한 것으로서, 논리회로망은 논리연산 예컨대, NAND 및/또는 NOR 연산을 수행하는 다수의 분리논리장치(separate logic device)를 포함하고, 분리논리연산은 각각의 논리입력신호를 각각 수신하는 병렬접속 반도체소자와, 또한 각각의 논리입력신호를 각각 수신하는 직렬접속 반도체소자를 포함한다.
[기술배경]
3중디지탈 시스템은 안전하기 때문에 전기통신 시스템에 이용된다. 이러한 면에서, 동일 연산을 수행하는 세개의 평행분기가 이용된다. 주어진 기능블록들의 하류는 상기 분기에 결합되어 있고, 다수결선택은 세개의 기능블록으로부터 서로가 같은 출력신호들 사이에서 이루어진다. 결과적으로, 세개의 기능블록중 하나의 기능불량(malfunction)은 중요하지 않다.
이러한 시스템은 시간 및 공간에서 서로가 중복되지 않는 단일에러 및 고장(fault), 또는 다중에러 및 고장을 허용한다. 고장 또는 에러가 있는 시스템 기능이 발견되기 전에 관련된 기능을 이용하는 것이 필요하다. 오랜기간동안 사용하지 않는 시스템기능은 발견되지 않거나 보고되지 않은 하나 또는 여러 잠재성에러 및 고장으로 방해받을 수도 있다. 에러가 발생할때까지는 이러한 기능을 테스트하지 않으므로 다수결선택 기능에는 장애가 부가되는 경향이 있다. 정상적인 경우에, 즉 기능블록들이 에러가 없으면, 세개의 지로내에서 서로 같은 기능블록에서의 출력신호들은 같다.
결과적으로, 잠재성에러가 다수결선택을 수행하는 장치에서 존재하고, 이들 남아있는 에러들은 기능블록들이 에러가 없는 동안 발견되지 않고 서로가 같은 출력신호들을 발생한다. 다수결선택을 수행하는 장치는, 예를 들면 분리논리 장치로 구성된 논리회로망 즉, NAND 및/또는 NOR-게이트를 포함하고, 이 회로망은 병렬접속 트랜지스터 및 직렬접속 트랜지스터를 포함한다. 이러한 트랜지스터의 결점은 에러의 특이한 형태가 분리기능블록에서 나타날때까지 발견되지 않고 보통 남아있게 되고, 오랜시간동안 나타나지 않고 시스템에서 일어나는 중복에러와 함께 기능불량이 나타나게 된다.
[발명의 개시]
다수결선택에 대한 논리회로망의 분리논리장치에 있어서 두개 이상의 직렬접속 트랜지스터 또는 병렬접속 트랜지스터 중 하나에 나타나는 에러 또는 고장으로 인한 잠재성에러의 문제점은 상기 분리논리장치 각각을 반복 스위칭하므로서 해결된다. 두개의 같은 트랜지스터의 도움으로 서로 서로 이중으로 상응하는 NAND-및 NOR-연산인 교대논리연산을 논리장치가 수행하도록 스위칭한다.
이 방법에 있어서, 서로가 이중으로 상응하는 두개의 논리회로망 사이에서 스위칭되고 특히, 다수결선택은 두개가 서로 다른 논리회로망 사이에서 이루어진다. 병렬로 연결된 트랜지스터를 직렬로 연결하므로서, 또는 이와 반대로 연결하므로서 스위칭된다. 트랜지스터를 병렬로 연결하는 대신 직렬로 연결할때 또는 이와 반대로 연결할때 트랜지스터 또는 트랜지스터의 제어라인(line) 중 하나에서 방해 또는 쇼트회로(short circuit)가 발생하게 된다.
제1및 제2트랜지스터 배열외에, 이용되는 분리논리장치는 각 스위칭위에 직렬로 연결된 이들 트랜지스터를 직렬로 또는 이와 반대로 연결되어 작동하는 트랜지스터의 제3의 배열을 포함한다.
[본 발명을 실행하기 위한 최신의 방식]
제1도는 3중시스템의 일부분을 예시한다. 참조번호(11a-11c)는 세개가 서로 같은 기능블록을 나타내고 세개가 서로 같은 분기의 각각의 분기에 위치해 있다. 각각의 기능블록은 다수소자를 갖는 회로기판을 포함하고, 그 기능 블록은 회로기판 보다 작거나 큰 유닛을 구성한다. 정상적인 조건에서 각각의 블록(11a-11c)은 서로가 같은 수신신호를 수신하고 서로가 같은 출력신호(a-c)를 발생시킨다. 각각의 출력신호(a-c)는 다수결선택에 대한 세개의 장치(12a-l3c) 중 하나에 각각 적용된다. 각각의 장치는 다수결선택에 대한값과 동일한 출력신호를 발생한다. 즉, 기능블록(11a-11c)으로부터의 최소한 두개의 출력신호를 발생한다. 결과적으로, 기능블록(11a-11c)중 하나가 고장 또는 에러가 있을지라도 다수결선택장치(12a-12c)로부터의 출력신호는 서로가 유사하다. 다수결선택장치(12a-12c)로부터의 출력신호가 세개의 새로운 기능블록(13a-13c) 중 하나에 각각 적용되고 다음, 세개의 새로운 다수결장치 (14a-14c)에 적용된다.
서로가 상응하는 세개의 기능블록으로부터의 각각의 출력신호와 신호들 사이에서 다수결선택을 하는 장치로부터의 출력신호를 비교함으로써, 기능블록중 하나에서 에러가 발생하거나 결점이 발견된 결과에 대한 보고를 자동적으로 하게 된다. 이러한 비교는 예컨대, EXOR 게이트를 돕게된다. 그러나, 이러한 에러 또는 고장에 관련된 다수결선택장치에서 발생할 수도 있다.
제2도는 다수결선택장치의 제1실시예를 예시한다. 이 장치는 세개의 NAND-게이트(21-23)를 나타내고, 신호 a 및 b, b 및 c, a 및 c 각각을 그 입력에서 얻는다. 따라서, 여기서 인용한 다수결선택장치는 제1도의 장치(12a-12c) 중 하나와 같다. 게이트(21-23)는 출력신호(d-f)를 발생시키고, 이 신호는 NAND-게이트(24)에 적용되어 다시 출력신호(g)를 발생시킨다.
제3도는 다수결선택장치의 또 다른 실시예를 예시한다. 이 경우에 있어서, 제2도에 예시된 NAND-게이트(21-23)가 NOR-게이트(31-34)와 대치되어 있다.
두개의 출력신호(g) 및 (k)는 다수의 입력신호와 함께 다른 값으로 동시에 발생한다.
[표 1]
제4도는 NAND-게이트의 실시예를 예시한다. 이 게이트는 제2도의 게이트(24)와 같으므로 신호(d-f)를 수신하는 입력이 세개 있다. 그 게이트는 세개의 병렬접속 P형 CMOS-트랜지스터(41-43) 및 세개의 직렬접속 N형 CMOS-트랜지스터(44-46)를 포함한다. 높고 낮은 공급전원은 도체(47) 및 (48)에 각각 연결되어 있고, 게이트출력은 도체(49)를 포함한다. 각자의 P형 트랜지스터(41-43)는 낮은 0(ZERO) 제어전압을 전도하는 반면에 각각의 P형 트랜지스터(41-43)는 높은 제어전압 1(ONE)을 전도한다. 결과적으로, 모든 입력신호(d-f)는 즉 1일때만 높아지고 출력신호는 0 인때 낮아질 것이다. 다른 경우에는 그 출력신호는 1인때 높아질 것이다. 이것은 로직 NAND-상태와 일치한다.
두개의 입력만을 갖는 게이트(21-23)의 각각은 그 두개의 입력이 서로 연결되었다 할지라도 제4도에 표시된 게이트로 실시할 수 있다.
위에서 언급한 바와 같이, 하나 또는 두개 이상의 병렬접속 트랜지스터에 고장 및 에러가 발견되지 않은 사실로 인하여 잠재성에러는 다수결선택장치에 존재하게 된다. 입력신호가 모두 같다면, 하나 또는 두개 이상의 병렬접속 트랜지스터에서 영구파괴(permanent break-down)가 발견되지 않을 것이다. 직렬접속 트랜지스터의 하나에서 영구쇼트회로(permanent short-circuit)로 발생하는 에러 및 고장이 또한 발견되지 않을 것이다. 다수결선택장치의 입력측에 연결된 세개의 서로 상응하는 기능블록이 에러가 없을때, 인접한 다수결선택장치가 또한 에러가 없을때, 다수결선택장치의 입력은 서로가 같을 것이다.
위에서 알 수 있듯이, 다수결선택은 또한 제3도에 상응하는 NOR-게이트 회로망으로 실행할 수 있다.
제5도는 NOR-게이트의 실시예를 예시한다. 이 게이트는 제3도의 실시예의 게이트와 같고 세개의 입력을 갖는다. 이 게이트는 제4도를 따른 NAND-게이트(24)의 트랜지스터와 유사하다.
제4도의 실시예에서, 병렬로 연결된 P형 트랜지스터(41-43)는 제5도의 실시예에서는 P형 트랜지스터(51-53)가 직렬로 연결되어 있으며, 제4도에서 직렬로 연결된 N형 트랜지스터 (44-46)는 제5도에서는 N형 트랜지스터(54-56)가 병렬로 연결되어 있다. 높고 낮은 공급전압 및 게이트의 출력은 도체(57-59)에 연결되어 있다. 모든 입력신호(h-j)가 그 값이 0일때, 각각의 직렬접속 P형 트랜지스터(51-53)가 대전되나, 병렬접속 N형 트랜지스터(54-56)는 대전되지 않는다. 게이트 출력신호는 다음 경우에는 하나가 될 것이다. 출력신호가 0이고, 이는 논리 NOR-상태와 동일하다.
하나 또는 두개 이상의 병렬접속 트랜지스터 또는 직렬접속 트랜지스터는 고장이 있기 때문에 이 게이트 또한 잠재성 고장을 갖는 대신에 이러한 고장이 검출되지 않으면 입력신호들 상호간은 같다.
제6도는 다수결선택장치가 지닌 본 발명의 제어논리장치의 실시예를 예시한다. 논리장치는 10개의 CMOS 트랜지스터를 포함하는데 5개의 부호(61-63) 및 (67,68)은 P형 트랜지스터이고, 5개의 부호(64-66) 및 (69,70)은 N형 트랜지스터이다. 트랜지스터(61-63) 및 (64-66)은 제2도 및 제4도에 상응하는 NAND-게이트(24)에서 같은 신호에 상응하는 입력신호(d-f)를 얻는다. 트랜지스터 (67-70)은 0과 1 사이에서 교류하는 제어신호(m)를 수신한다. 높은 공급전원, 낮은 공급전원 및 논리장치의 출력은 도체(71, 72) 및 (73)에 각각 연결되어 있다.
제어신호(m)가 0일때 P형 트랜지스터(67,68)는 대전되는 반면에 트랜지스터(69,70)는 대전되지 않는다. 결과적으로, 사실 P형 트랜지스터(61-63)는 높은 공급(71) 전압과 출력(73) 사이에 병렬로 연결되어 있다. 도면의 밑의 하반부는 출력과 낮은 공급전압 사이에서 트랜지스터(64-66)의 직렬접속으로 동시에 축소되었다. 따라서, 논리장치는 이 경우에 제4도에 표시된 NAND-게이트와 같다.
제어신호(m)가 한개일때, P형 트랜지스터(67,68)가 대전되지 않는 반면에 N형 트랜지스터(69,70)는 대전된다. 이 방법에 있어서, 제6도의 상반부는 P형 트랜지스터(61-63)의 직렬접속으로 축소되어 있는 반면에 N형 트랜지스터(64-66)는 병렬로 접속되어 있다. 따라서, 이 경우에 논리장치는 제5도에 도시된 NOR -게이트와 같다.
제어신호(m)은 교류값이 0 및 1로 가정하므로써, 제6도를 따른 제어 논리장치는 교대로 NAND 및 NOR-게이트로서의 기능을 할 것이다. 본 발명에 있어서, 이러한 종류의 4개의 제어논리장치는 제2도 또는 제3도에 따른 다수결선택장치에서 분리 NAND-게이트로서 사용된다. 두개의 입력만을 가진 게이트는 서로 접속된 두개의 입력을 지녔다할지라도 세개의 입력게이트로 실현할 수 있다. 제2도 또는 제3도에 따른 다수결선택장치로 표시된 종류의 네개의 제어논리장치를 사용하므로서, 다수결선택이 네개의 NAND-게이트 및 네개의 NOR-게이트를 가지고 동시에 이루어진다. 같은 트랜지스터가 두 경우에 이용되고, 하나의 경우에는 트랜지스터가 직렬로 연결되고, 다른 경우에는 트랜지스터가 병렬로 연결되고 또는 이와 반대로 연결되었기 때문에 트랜지스터들 또는 접속들 중 하나에서의 고장이 잠재적으로 나타나지 않는다. 이것은 트랜지스터가 병렬로 접속될때 쇼트회로가 발견되는 동안 트랜지스터의 하나의 방해가 발견된다는 것을 의미한다. 고장 또는 에러를 보고하기 위해서는 전에 언급한 EXOR-게이트를 포함하는 배열이 필요하다.
제6도에 따른 제어논리장치가 NAND-게이트로서 기능을 할때, 전류는 제1도 방향의 트랜지스터(62) 및 (65)를 통과하는 반면에 제어논리장치가 NOR-게이트로서의 기능을 할때 전류는 반대방향으로 통과한다. 이것은 이러한 종류의 알맞는 CMOS-트랜지스터를 만든다. 이러한 트랜지스터는 양방향에서 전도성 양호한 전류를 갖는다.
다수결선택장치가 반드시 단독의 NAND-게이트와 NOR-게이트만을 포함할 필요는 없다. 제2도에 도시된 다수결선택장치에 관한 연구는 논리대수(logic algebra)를 갖는 출력신호 g는 g= ((a×b)'×(b×c)'×(a×c)')'로 표시된다. 여기서 프라임은 반전(inversion)을 표시한다. 이와 같은 식은 드모르간 원리(de Morgan's theorems)에 의해 g=a×b+b×c+a×c로 바꿀 수 있다. 이것은 제7도에 도시된 종류의 논리회로망과 같다. 이 회로망은 세개의 AND-게이트(71-73) 및 한개의 OR-게이트(74)를 포함한다.
실제적으로, NAND 및 NOR-게이트는 각각의 AND-OR-게이트로 하는 것이 바람직하다. 결과적으로, 제7도에 따른 논리회로망은 제8도에 따른 논리 회로망 대신에 가끔 이용할 수 있다. 이 회로망에서, 제7도의 실시예의 AND-게이트(71-73)는 각각의 인버터(invertor) (85-87)를 갖는 NAND-게이트(81-83)로 바꿀 수 있고 OR 게이트(74)는 인버터(88)를 갖는 NOR-게이트(84)로 바꿀 수 있다. 각각의 게이트(81-84)는 제6도에 따른 제어논리 장치를 구성한다. 이 경우에, NAND-게이트로서 기능을 하는 논리장치에 적용된 제어신호(m)가 0이 되는데 반해서 NOR-게이트로서 기능을 하는 논리 장치에 적용된 제어신호는 1이 된다. 0에서 1까지 제어신호를 동시에 스위칭하고 또는 이와 반대로 스위칭하므로서, 제8도에 예시된 이중으로 상응하는 논리회로망을 얻는다. 이러한 이중회로망의 하나를 제9도에 예시했다.
제8도의 실시예와 비교하면, NAND-게이트(81-83)가 NOR-게이트(91-93)로 바꾸어졌고 NOR-게이트(84)는 NAND-게이트(94)로 바꾸어졌다. 회로망의 출력신호는 부호(n)로 표시했다. 인버터(85)가 있는 각각의 NOR-게이트(91)가 OR-게이트로 바꾸어졌고 인버터(88)를 NAND-게이트(94)는 AND-게이트로 바꾸어졌다. 이것은 제10도에 예시된 논리회로망과 같다.
여기서 게이트를 부호(101-104)로 표시했다. 출력신호(n)는 n=(a+b)×(b+c)×(a+c)로 표시할 수 있고 드모르간 원리에 의해 n=((a+b)'+(b+c)'+(a+c)')'으로 바꿀 수 있다. 이러한 표현은 제3도에 따른 네개의 NOR-게이트를 갖는 논리회로망으로 얻어진 표현과 같다. 이것은 제2도에 상승하는 논리회로망과 같은 기능을 한다. 따라서, 다수결선택기능 또한 제8도 및 제9도에 상응하는 논리회로망으로 수행된다. 예컨대, 이 회로망은 NAND 및 NOR 게이트를 포함한다.
제6도에 따른 논리장치의 트랜지스터(61-63)가 P형 트랜지스터 대신에 N형 트랜지스터일때 그리고 트랜지스터(64-66)가 N형 트랜지스터 대신에 P형 트랜지스터인 경우, 상기 장치는 NAND- 또는 NOR-연산 대신에 논리 AND- 또는 OR-연산을 할 것이다. 더구나, 트랜지스터(61-63)가 병렬로 연결되고 트랜지스터(64-66)가 직렬로 연결된 경우, 장치는 OR-게이트 기능을 하고 이와 반대인 경우에는 AND-게이트 기능을 한다. 이로 인해 논리장치는 제7도 및 제10도에 따른 AND-OR-회로망들 사이에서 스위치하는데 이용된다. 그러나, 이러한 형태의 회로망은 실질적으로 사용하기 위해선 증폭기가 제공되어야만 한다.
제6도에 도시된 논리장치는 논리장치의 입력에 접속된 제어전극을 갖는 두개의 펄스트랜지스트를 포함하게끔 바꿀 수 있다는 것을 알 수 있을 것이다. 이러한 방법에 있어서, 세개의 입력 대신에 두개의 입력을 갖는 논리게이트가 얻어진다.
상술한 바와 같이, 세개의 입력중 두개는 두개의 입력을 갖는 게이트를 얻기 위해 서로가 연결되어 있기 때문에 이것이 반드시 필요하지는 않다.

Claims (4)

  1. 논리회로망은 논리연산, 즉 NAND- 또는 NOR-연산을 실행하는 다수의 분리논리 장치를 구비하고, 각각의 분리논리장치는 각각의 논리입력신호를 수신하는 병렬 접속 반도체소자와 각각의 논리입력신호를 수신하는 직렬접속 반도체소자를 포함하는 3중시스템에서 이진신호의 다수결선택에 대한 논리회로망에서의 잠재성에러를 방지하는 방법에 있어서, 병렬접속된 반도체소자(41-46, 51-56)가 직렬접속되도록 스위칭되고, 병렬 접속되도록 스위칭되게 하는 방식으로 각각의 상기한 논리장치(21-24, 31-34, 71-14, 81-84, 91-94, 101-104)를 반복해서 스위칭하므로서, 각각의 상기한 논리장치가 두 경우에 각각의 논리장치의 해당 반도체소자의 도움으로 서로 이중으로 대응하는 논리연산, 즉 NAND- 및 NOR-연산을 교대로 수행하며, 서로 이중으로 대응하는 2개의 서로 다른 논리회로망의 도움으로 다수결선택이 교대로 수행되는 것을 특징으로 하는 이진신호의 다수결선택에 대한 논리회로망에서의 잠재성에러를 방지하는 방법.
  2. 제1항에 있어서, 4개의 논리장치(NAND-게이트)(21-24) 및 4개의 논리장치(NOR-게이트)(31-34)를 다수결선택을 교대로 하는 것을 특징으로 하는 이진신호의 다수결선택에 대한 논리회로망에서의 잠재성에러를 방지하는 방법.
  3. 제1항에 있어서, 하나의 실예로 3개의 논리장치(NAND-게이트)(81-83), 각각의 추종인버터(88)의 각각 및 추종인버터(88)를 갖는 논리장치(NOR-게이트)(85)로 다수결선택하고 또 다른 실예로 3개의 논리장치(NOR-게이트)(91-93), 추종인버터(85-87)의 각각 및 추종인버터(88)를 갖는 논리장치(NAND-게이트)(94)로 다수결선택을 하는 것을 특징으로 하는 이진신호의 다수결선택에 대해 논리회로망에서의 잠재성에러를 방지하는 방법.
  4. 제1항에 있어서, 하나의 일예로 3개의 논리장치(AND-게이트)(71-73) 및 논리장치(OR-게이트)(74), 또 다른 실예로 3개의 논리장치(OR-게이트)(101-103) 및 논리장치(AND-게이트)(104)의 도움으로 다수결선택을 교대로 하는 것을 특징으로 하는 이진신호의 다수결선택에 대해 논리회로망에서 잠재성 에러를 방지하는 방법.
KR1019900702565A 1989-05-12 1990-05-03 이진신호의 다수결선택에 대한 논리회로망에서의 잠재성에러를 방지하는 방법 KR950005528B1 (ko)

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