JPH02171845A - バス方式 - Google Patents
バス方式Info
- Publication number
- JPH02171845A JPH02171845A JP32678288A JP32678288A JPH02171845A JP H02171845 A JPH02171845 A JP H02171845A JP 32678288 A JP32678288 A JP 32678288A JP 32678288 A JP32678288 A JP 32678288A JP H02171845 A JPH02171845 A JP H02171845A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bus
- data
- fault
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006467 substitution reaction Methods 0.000 claims description 4
- 230000010365 information processing Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 238000000926 separation method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス方式に関し、情報処理装置等のデータ転送
用バスに関する。
用バスに関する。
従来、この種のバスには、８ビット単位に奇数、又は、
偶数パリティビットを用いて１ビットエラーの検出のみ
を行っていた。
偶数パリティビットを用いて１ビットエラーの検出のみ
を行っていた。
近年、データ転送の大容量化にともない、バスのビット
数（以降幅）も多くなって来ている。
数（以降幅）も多くなって来ている。
上述した従来のパリティ方式では、障害の検出のみを行
うもので、データ転送を実行し直さなければならず、又
、バスの１ビットが故障の場合、システムの運用が続行
できないという欠点があった。
うもので、データ転送を実行し直さなければならず、又
、バスの１ビットが故障の場合、システムの運用が続行
できないという欠点があった。
本発明のバス方式の構成は、情報処理装置等のデータ転
送用バスにおいて、そのバスの転送データのデータ部ｎ
ビットと、そのｎビットのデータに対するＥＣＣｍビッ
ト及び代替用の１ビットの総計（ｎ＋ｍ＋１）ビット幅
で構成されたバスと、（ｎ＋ｍ）ビット中の任意の１ビ
ットと代替用の１ビットとを切り変える手段と、その切
り変えた旨を前記バスに接続されている各装置に知らせ
る切り変えビット通知手段とを含むことを特徴とする。
送用バスにおいて、そのバスの転送データのデータ部ｎ
ビットと、そのｎビットのデータに対するＥＣＣｍビッ
ト及び代替用の１ビットの総計（ｎ＋ｍ＋１）ビット幅
で構成されたバスと、（ｎ＋ｍ）ビット中の任意の１ビ
ットと代替用の１ビットとを切り変える手段と、その切
り変えた旨を前記バスに接続されている各装置に知らせ
る切り変えビット通知手段とを含むことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。
（ｎ＋ｍ＋１）ビット幅のバス１に接続された装置２及
び３は、バスにデータを出力する時点で、ＥＣＣ作成回
路４によりｎビットのデータにｍビットのＥＣＣビット
を付加した（ｎ＋ｍ）ビットのデータをバスへ出力し、
バスからのデータを入力する場合には、（ｎ ＋ ｍ
＞ビットのバスのデータを入力とし、ＥＣＣチエツク回
路５により１ビットエラーの時は、訂正し、その訂正し
たｎビットのデータを出力する。２ビットエラーの時は
、訂正不能エラーとする。
び３は、バスにデータを出力する時点で、ＥＣＣ作成回
路４によりｎビットのデータにｍビットのＥＣＣビット
を付加した（ｎ＋ｍ）ビットのデータをバスへ出力し、
バスからのデータを入力する場合には、（ｎ ＋ ｍ
＞ビットのバスのデータを入力とし、ＥＣＣチエツク回
路５により１ビットエラーの時は、訂正し、その訂正し
たｎビットのデータを出力する。２ビットエラーの時は
、訂正不能エラーとする。
このとき、バス１に接続されたバス制御装置７は、バス
１を常時モニタして１ビットエラーを検出すると、その
１ビットが間欠故障か、個室故障かを検出するため、ダ
ミーのバスアクセスを行い、切り分けを故障切り分は回
路８で行い、測定故障時にはその旨をバスに接続されて
いる各装置２及び３に通知して１ビット切換え回路６に
より代替ビットに切り変える。
１を常時モニタして１ビットエラーを検出すると、その
１ビットが間欠故障か、個室故障かを検出するため、ダ
ミーのバスアクセスを行い、切り分けを故障切り分は回
路８で行い、測定故障時にはその旨をバスに接続されて
いる各装置２及び３に通知して１ビット切換え回路６に
より代替ビットに切り変える。
以上説明したように本発明は、バスにＥＣＣビットを付
加することにより、バス上で１とットエラーが発生して
も訂正されるのでデータ転送を行うことができ、又バス
が１ビット故障しても、代替ビットに切り変えることに
より、まったく問題なくシステムの運用の続行が可能と
なり、高信頼度のシステムが構成できる効果がある。
加することにより、バス上で１とットエラーが発生して
も訂正されるのでデータ転送を行うことができ、又バス
が１ビット故障しても、代替ビットに切り変えることに
より、まったく問題なくシステムの運用の続行が可能と
なり、高信頼度のシステムが構成できる効果がある。
第１図は本発明の一実施例の概略ブロック図である。
１・・・ｎ＋ｒｎビットの幅のバス、２．３・・・本バ
スに接続される装置、４，５・・・ＥＣＣ作成回路、６
・・・代替ビット切り変え回路、７・・・バス制御装置
、８・・・故障切り分は回路、９・・・代替ビット切り
変え通知手段。
スに接続される装置、４，５・・・ＥＣＣ作成回路、６
・・・代替ビット切り変え回路、７・・・バス制御装置
、８・・・故障切り分は回路、９・・・代替ビット切り
変え通知手段。
Claims (1)
- 情報処理装置等のデータ転送用バスにおいて、そのバス
の転送データのデータ部ｎビットと、そのｎビットのデ
ータに対するＥＣＣｍビット及び代替用の１ビットの総
計（ｎ＋ｍ＋１）ビット幅で構成されたバスと、（ｎ＋
ｍ）ビット中の任意の１ビットと代替用の１ビットとを
切り変える手段と、その切り変えた旨を前記バスに接続
されている各装置に知らせる切り変えビット通知手段と
を含むことを特徴とするバス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32678288A JPH02171845A (ja) | 1988-12-23 | 1988-12-23 | バス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32678288A JPH02171845A (ja) | 1988-12-23 | 1988-12-23 | バス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02171845A true JPH02171845A (ja) | 1990-07-03 |
Family
ID=18191643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32678288A Pending JPH02171845A (ja) | 1988-12-23 | 1988-12-23 | バス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02171845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015507812A (ja) * | 2011-12-23 | 2015-03-12 | インテル・コーポレーション | 積層メモリアーキテクチャのための自己修復論理 |
-
1988
- 1988-12-23 JP JP32678288A patent/JPH02171845A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015507812A (ja) * | 2011-12-23 | 2015-03-12 | インテル・コーポレーション | 積層メモリアーキテクチャのための自己修復論理 |
| US9646720B2 (en) | 2011-12-23 | 2017-05-09 | Intel Corporation | Self-repair logic for stacked memory architecture |
| US10224115B2 (en) | 2011-12-23 | 2019-03-05 | Intel Corporation | Self-repair logic for stacked memory architecture |
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