JPH01241949A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH01241949A JPH01241949A JP63068162A JP6816288A JPH01241949A JP H01241949 A JPH01241949 A JP H01241949A JP 63068162 A JP63068162 A JP 63068162A JP 6816288 A JP6816288 A JP 6816288A JP H01241949 A JPH01241949 A JP H01241949A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- processing circuit
- parity
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信号処理回路、特に時分割多重化されたパリ
ティチェソクビソトが付加された多数の入力信号を並列
に受信して、高速で処理する信号処理回路に関する。
ティチェソクビソトが付加された多数の入力信号を並列
に受信して、高速で処理する信号処理回路に関する。
この種の従来の信号処理回路では、一般に多数の並列入
力信号のうち一部の入力信号には入力が接続されていな
い。また、このような信号処理回路ではハードウェアの
故障、障害を自己チエツクできるようにするため、処理
前の信号にパリティチェソクビソトを付加して処理後の
信号のパリティチェックを行っている。
力信号のうち一部の入力信号には入力が接続されていな
い。また、このような信号処理回路ではハードウェアの
故障、障害を自己チエツクできるようにするため、処理
前の信号にパリティチェソクビソトを付加して処理後の
信号のパリティチェックを行っている。
入力信号そのものにすでにパリティビットが付加されて
いて、且つ、その入力信号が場合によってはつながれな
いことも有る信号処理回路においては、従来は、入力が
無い場合は該当入力回路から共通処理回路へはデータを
出力しない構成、または共通処理回路の出力データのチ
エツク回路で入力の無い部分に相当するデータはチエツ
クを行わない構成によって、パリティチェックを行って
いる。この場合、入力の有無にかかわらず常時−定の周
期で共通処理回路へデータを転送する構成がとれなかっ
たり、共通処理回路で各入力回路の入力の有無を知って
いる必要があったりする。
いて、且つ、その入力信号が場合によってはつながれな
いことも有る信号処理回路においては、従来は、入力が
無い場合は該当入力回路から共通処理回路へはデータを
出力しない構成、または共通処理回路の出力データのチ
エツク回路で入力の無い部分に相当するデータはチエツ
クを行わない構成によって、パリティチェックを行って
いる。この場合、入力の有無にかかわらず常時−定の周
期で共通処理回路へデータを転送する構成がとれなかっ
たり、共通処理回路で各入力回路の入力の有無を知って
いる必要があったりする。
本発明の目的は、並列の入力回路よりその入力回路への
信号入力の有無にかかわらず一定の周期で共通処理回路
へデータを出力し、共通処理回路では、前記入力回路へ
の信号の有無に関係せず全てのデータを共通にパリティ
チェックにかけてもチエツクエラーが出ないようにした
信号処理回路を提供することにある。
信号入力の有無にかかわらず一定の周期で共通処理回路
へデータを出力し、共通処理回路では、前記入力回路へ
の信号の有無に関係せず全てのデータを共通にパリティ
チェックにかけてもチエツクエラーが出ないようにした
信号処理回路を提供することにある。
本発明は、パリティ付入力信号を受信する複数の入力回
路と、これら入力回路からの信号を共通に処理する共通
処理回路と、この共通処理回路の出力信号をパリティチ
ェックするパリティチェック回路をそれぞれ有する複数
の出力回路とから成る信号処理回路において、 前記各入力回路は、入力が断であるとき、入力信号の代
わりにパリティ補正処理されたダミー信号を前記共通処
理回路へ送出する回路を有し、前記パリティチェック回
路は、前記共通処理回路の出力を前記入力回路の入力の
有無にかかわらず共通にパリティチェックすることを特
徴としている。
路と、これら入力回路からの信号を共通に処理する共通
処理回路と、この共通処理回路の出力信号をパリティチ
ェックするパリティチェック回路をそれぞれ有する複数
の出力回路とから成る信号処理回路において、 前記各入力回路は、入力が断であるとき、入力信号の代
わりにパリティ補正処理されたダミー信号を前記共通処
理回路へ送出する回路を有し、前記パリティチェック回
路は、前記共通処理回路の出力を前記入力回路の入力の
有無にかかわらず共通にパリティチェックすることを特
徴としている。
第１図に本発明の一実施例を示す。
この信号処理回路は、Ｎ個の入力回路１１，１２、・・
・、ＩＮと、共通処理回路２と、Ｎ個の出力回路３Ｌ３
２． ・・・３Ｎとから構成されている。
・、ＩＮと、共通処理回路２と、Ｎ個の出力回路３Ｌ３
２． ・・・３Ｎとから構成されている。
各入力回路は、入力信号の断を検出する入力信号断検出
回路と、パリティ付ダミーデータを発生するパリティ付
ダミーデータ発生回路と、入力信号断検出回路により制
御され、入力回路への入力信号およびバリティイ」ダミ
ーデータ発生回路の出力するパリティ付ダミーデータの
いずれかを選択するセレクタとを有している。第１図で
は、代表的に入力回路１１の構成を図示し、入力信号断
検出回路を１１１で、パリティ付ダミーデータ発生回路
を１１２で、セレクタを１１３で示している。
回路と、パリティ付ダミーデータを発生するパリティ付
ダミーデータ発生回路と、入力信号断検出回路により制
御され、入力回路への入力信号およびバリティイ」ダミ
ーデータ発生回路の出力するパリティ付ダミーデータの
いずれかを選択するセレクタとを有している。第１図で
は、代表的に入力回路１１の構成を図示し、入力信号断
検出回路を１１１で、パリティ付ダミーデータ発生回路
を１１２で、セレクタを１１３で示している。
共通処理回路２は、入力回路からのデータを時分割多重
処理して出力する。
処理して出力する。
各出力回路は、パリティチェック回路を有しており、第
１図では、出力回路３１のパリティチェック回路３１１
を代表的に図示している。
１図では、出力回路３１のパリティチェック回路３１１
を代表的に図示している。
次に、本実施例の動作を説明する。
各入力回路１１，１２． ・・・、ＩＮにはパリティ
ビットが付加された入力データ１１，１２゜・・・、Ｉ
Ｎが入力される。代表的に入力回路１１の動作を説明す
るならば、入力データ１１は入力信号断検出回路１１１
でチエツクを受け、入力有りのときはセレクタ１１３を
上側の入力データ側へ、入力無しのときは下側のパリテ
ィ付ダミーデータ発生器１１２側へ接続する。したがっ
て入力回路１１からは、入力有りのときは入力データ１
１が、入力無しのときはパリティ付ダミーデータが出力
される。よって、共通処理回路２への入力は全て正しい
パリティが付加されたデータとなる。
ビットが付加された入力データ１１，１２゜・・・、Ｉ
Ｎが入力される。代表的に入力回路１１の動作を説明す
るならば、入力データ１１は入力信号断検出回路１１１
でチエツクを受け、入力有りのときはセレクタ１１３を
上側の入力データ側へ、入力無しのときは下側のパリテ
ィ付ダミーデータ発生器１１２側へ接続する。したがっ
て入力回路１１からは、入力有りのときは入力データ１
１が、入力無しのときはパリティ付ダミーデータが出力
される。よって、共通処理回路２への入力は全て正しい
パリティが付加されたデータとなる。
共通処理回路２では、入力回路１１〜ＩＮから出力され
るデータを時分割多重処理して、出力データ０１．０２
．・・・、ＯＮを出力回路３１゜３２、・・・、３Ｎに
それぞれ出力する。共通処理回路２への入力は全て正し
いパリティが付加されたデータであるから、時分割多重
処理された出力データ０１〜ＯＮも全て正しいパリティ
が付加されたデータとなる。
るデータを時分割多重処理して、出力データ０１．０２
．・・・、ＯＮを出力回路３１゜３２、・・・、３Ｎに
それぞれ出力する。共通処理回路２への入力は全て正し
いパリティが付加されたデータであるから、時分割多重
処理された出力データ０１〜ＯＮも全て正しいパリティ
が付加されたデータとなる。
各出力回路では、パリティチェック回路が出力データ０
１の全データのパリティをチエツクし、データ誤りがあ
る場合にはパリティ警報を発生する。前述したように、
共通処理回路２の出力データは全て正しいパリティが付
加されたデータであるから、パリティチェック回路では
入力回路１１〜ＩＮのどの入力が来ていないのかを知る
必要がない。
１の全データのパリティをチエツクし、データ誤りがあ
る場合にはパリティ警報を発生する。前述したように、
共通処理回路２の出力データは全て正しいパリティが付
加されたデータであるから、パリティチェック回路では
入力回路１１〜ＩＮのどの入力が来ていないのかを知る
必要がない。
以上のように本実施例の信号処理回路によれば、入力回
路の入力の有無にかかわらず共通処理回路２の全ての出
力のパリティチェックを行うことができる。
路の入力の有無にかかわらず共通処理回路２の全ての出
力のパリティチェックを行うことができる。
本発明によれば、共通処理回路の出力データは全て正し
いパリティが付加されたデータとなるので、その出力で
は、どの入力回路に入力が来ていないのかに関係なく全
データのパリティチェックを行うことによって共通処理
回路の障害を検知することができる。
いパリティが付加されたデータとなるので、その出力で
は、どの入力回路に入力が来ていないのかに関係なく全
データのパリティチェックを行うことによって共通処理
回路の障害を検知することができる。
第１図は本発明の一実施例を示す図である。
１１〜ＩＮ・・・入力回路
２・・・・・・・共通処理回路
３１〜３Ｎ・・・出力回路
１１１ ・・・・・・入力信号断検出回路１１２
・・・・・・パリティ付ダミーデータ発生回路 １１３ ・・・・・・セレクタ ３１１ ・・・・・・パリティチェック回路代理人
弁理士 岩 佐 義 幸
・・・・・・パリティ付ダミーデータ発生回路 １１３ ・・・・・・セレクタ ３１１ ・・・・・・パリティチェック回路代理人
弁理士 岩 佐 義 幸
Claims (1)
- （１）パリテイ付入力信号を受信する複数の入力回路と
、これら入力回路からの信号を共通に処理する共通処理
回路と、この共通処理回路の出力信号をパリテイチェッ
クするパリテイチェック回路をそれぞれ有する複数の出
力回路とから成る信号処理回路において、 前記各入力回路は、入力が断であるとき、入力信号の代
わりにパリテイ補正処理されたダミー信号を前記共通処
理回路へ送出する回路を有し、前記パリテイチェック回
路は、前記共通処理回路の出力を前記入力回路の入力の
有無にかかわらず共通にパリテイチェックすることを特
徴とする信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068162A JPH0683293B2 (ja) | 1988-03-24 | 1988-03-24 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068162A JPH0683293B2 (ja) | 1988-03-24 | 1988-03-24 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241949A true JPH01241949A (ja) | 1989-09-26 |
| JPH0683293B2 JPH0683293B2 (ja) | 1994-10-19 |
Family
ID=13365787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068162A Expired - Lifetime JPH0683293B2 (ja) | 1988-03-24 | 1988-03-24 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683293B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513192A (en) * | 1992-08-28 | 1996-04-30 | Sun Microsystems, Inc. | Fault tolerant disk drive system with error detection and correction |
-
1988
- 1988-03-24 JP JP63068162A patent/JPH0683293B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513192A (en) * | 1992-08-28 | 1996-04-30 | Sun Microsystems, Inc. | Fault tolerant disk drive system with error detection and correction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0683293B2 (ja) | 1994-10-19 |
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