JP2555336B2 - チツプ動作の自動自己診断を伴うｉｃチツプの誤り検出訂正装置及びその方法 - Google Patents
チツプ動作の自動自己診断を伴うｉｃチツプの誤り検出訂正装置及びその方法Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
Description
【発明の詳細な説明】 発明の背景 本発明はデータ処理システムにおいてデータ処理を実
行するためのより改良された装置及び方法に関し、特に
誤り検査及び訂正を含むデータ処理動作に関する。
行するためのより改良された装置及び方法に関し、特に
誤り検査及び訂正を含むデータ処理動作に関する。
近年、データ処理システムは典型的には集積回路（I
C）チツプを使用して構成される。ICチツプの使用によ
る１つの問題はICチツプの供給する出力がしばしばその
数において制限されること、及び／又はそれらの使用に
関して特別の制限があることである。ゲートアレイICチ
ツプはしばしばこのような制限を受ける。例えば、ある
ICチツプは最大28の出力を提供するのに48のデータ入力
を必要とする。さらに、これらの出力のあるものはパワ
ー容量のようなものに関して制限を受ける。
C）チツプを使用して構成される。ICチツプの使用によ
る１つの問題はICチツプの供給する出力がしばしばその
数において制限されること、及び／又はそれらの使用に
関して特別の制限があることである。ゲートアレイICチ
ツプはしばしばこのような制限を受ける。例えば、ある
ICチツプは最大28の出力を提供するのに48のデータ入力
を必要とする。さらに、これらの出力のあるものはパワ
ー容量のようなものに関して制限を受ける。
ICチツプの出力数が十分でない場合の１つの可能な解
決方法は双方のICチツプの出力を結合することにより必
要数の出力が得られるようにすることである。しかし、
２つのICチツプをこのように使用するときは、それらに
加えた入力に応答して達成すべき機能に相違があるの
で、２つのICチツプが異なるデザインを要求されるとい
う不利益な結果となり得る。例えば、誤り検査及び訂正
動作のケースは代表的であろう。デザインの異なるICチ
ツプの供給数を増すことはコスト及びシステム全体の複
雑性に顕著なインパクトとなり得る。
決方法は双方のICチツプの出力を結合することにより必
要数の出力が得られるようにすることである。しかし、
２つのICチツプをこのように使用するときは、それらに
加えた入力に応答して達成すべき機能に相違があるの
で、２つのICチツプが異なるデザインを要求されるとい
う不利益な結果となり得る。例えば、誤り検査及び訂正
動作のケースは代表的であろう。デザインの異なるICチ
ツプの供給数を増すことはコスト及びシステム全体の複
雑性に顕著なインパクトとなり得る。
動作及びデザインの異なる２つのICチツプをもつこと
を避ける１つの方法は双方のICチツプが供給する機能の
達成能力を各ICチツプに含ませることであり、そうし
て、システムにおいて各ICチツプが達成すべき特別の機
能はチツプ上に設けた選択ロジツクに制御信号を加える
ことで選択する。しかしながら、このような処理方法を
用いると各ICチツプのコスト及び複雑性を著しく増すこ
とになり、両機能を提供すべき十分なロジツクを持たな
いICチツプはいかなる場合にも採用し得ない。
を避ける１つの方法は双方のICチツプが供給する機能の
達成能力を各ICチツプに含ませることであり、そうし
て、システムにおいて各ICチツプが達成すべき特別の機
能はチツプ上に設けた選択ロジツクに制御信号を加える
ことで選択する。しかしながら、このような処理方法を
用いると各ICチツプのコスト及び複雑性を著しく増すこ
とになり、両機能を提供すべき十分なロジツクを持たな
いICチツプはいかなる場合にも採用し得ない。
発明の概要 こうして、本発明の目的はICチツプを使用してデータ
処理動作を実行するためのより改良された装置及び方法
を提供することにある。
処理動作を実行するためのより改良された装置及び方法
を提供することにある。
本発明の他の目的はICチツプ上で誤り検査及び／又は
訂正動作を実行するためのより改良された装置及び方法
を提供することにある。
訂正動作を実行するためのより改良された装置及び方法
を提供することにある。
本発明の更に他の目的は入力信号ビツトに応じて発生
する処理結果に適合する十分な出力を提供するために複
数チツプを使用することに関して前記１又は２以上の目
的を達成することにある。
する処理結果に適合する十分な出力を提供するために複
数チツプを使用することに関して前記１又は２以上の目
的を達成することにある。
前記目的に従う本発明の更に他の目的は複数ICチツプ
のそれぞれが同一のデザインを有することにある。
のそれぞれが同一のデザインを有することにある。
前記１又は２以上の目的に従う本発明の更に他の目的
は各チツプの検出動作の自動自己診断を提供することに
ある。
は各チツプの検出動作の自動自己診断を提供することに
ある。
本発明の更に他の目的は比較的簡単かつ廉価な方法で
前記目的を達成することにある。
前記目的を達成することにある。
上記目的は本発明の特定の好適なる実施例において達
成されている。即ち、ここにおいて48の入力ビツト（40
のデータビツト及び８の検査ビツトを含む）は２つの同
一ICチツプに加えられ、該ICチツプは誤りの検出に検査
ビツトを使用し、検出されるいかなる単一ビツト誤りを
も訂正し、そして40の入力データビツトに対応するそれ
ぞれ40（各ICチツプから20づつ）の出力を提供する。更
に各ICチツプは単一ビツト及び複合ビツト誤りの指示出
力を備える。
成されている。即ち、ここにおいて48の入力ビツト（40
のデータビツト及び８の検査ビツトを含む）は２つの同
一ICチツプに加えられ、該ICチツプは誤りの検出に検査
ビツトを使用し、検出されるいかなる単一ビツト誤りを
も訂正し、そして40の入力データビツトに対応するそれ
ぞれ40（各ICチツプから20づつ）の出力を提供する。更
に各ICチツプは単一ビツト及び複合ビツト誤りの指示出
力を備える。
本発明の好適なる実施例において２つの同一ICチツプ
を採用できる利益を得るためには、８の検査ビツトは所
定の対称性を有する時に選んだ変形ハミング符号に基い
て決定した値を持つており、そして48の入力は、仮に各
ICチツプがそれらに加えた入力に応じて同一に動作する
としても必要な40（各ICチツプから20づつ）のデータ出
力が得られるように、前記所定の対称性に基づき各ICチ
ツプに異なる方法で配線されている。更に、各ICチツプ
が与える単一ビツト及び複合ビツト誤りの指示出力は各
ICチツプが達成する誤り検出動作の自動自己診断を行う
ために論理的に結合されている。
を採用できる利益を得るためには、８の検査ビツトは所
定の対称性を有する時に選んだ変形ハミング符号に基い
て決定した値を持つており、そして48の入力は、仮に各
ICチツプがそれらに加えた入力に応じて同一に動作する
としても必要な40（各ICチツプから20づつ）のデータ出
力が得られるように、前記所定の対称性に基づき各ICチ
ツプに異なる方法で配線されている。更に、各ICチツプ
が与える単一ビツト及び複合ビツト誤りの指示出力は各
ICチツプが達成する誤り検出動作の自動自己診断を行う
ために論理的に結合されている。
上述の処理方法は同一デザインのICチツプを使用する
ために入力信号の配線に関して処理の対称性を選択し得
るような複数ICチツプを使用した追加の又は他のタイプ
の処理の達成にも拡張し得る。
ために入力信号の配線に関して処理の対称性を選択し得
るような複数ICチツプを使用した追加の又は他のタイプ
の処理の達成にも拡張し得る。
その他の目的、有利な点、特徴及びそれらの用途と共
に本発明特有の性質は後述する添付図面に関連した好適
なる実施例の説明によつて明らかとなろう。
に本発明特有の性質は後述する添付図面に関連した好適
なる実施例の説明によつて明らかとなろう。
図面の簡単な説明 第１図は本発明の好適なる実施例で採用しているICチ
ツプのブロツク図、 第２図は本発明の好適なる実施例で使用する際の第１
図に示すタイプの２つの同一ICチツプに採用する入出力
のワイヤリング配列及び名称を示す図、 第３図は本発明の好適なる実施例で採用している特に
選んだ逆対称のハミング符号を示す図、 第４図は逆対称のハミング符号の他の例を示す図、 第５図は複数データビツトに対する検査ビツトの発生
を示す電気的なブロツク図、 第６図は第２図のICチツプ10の誤り検出訂正回路の動
作を示す電気的なブロツク図、 第７図は第６図のシンドローム発生器42で発生するシ
ンドロームビツトS0〜S7の特定の値の意味を表に示す
図、 第８図は第２図のICチツプ10′が備える誤り検出訂正
回路の動作を示す電気的なブロツク図、 第９図は第２図に示す実施例の誤り検出動作の自動自
己診断を行うために採用し得る誤り論理回路の電気的な
ブロツク図、 第10図は第９図の誤り論理回路の動作を表に示す図、 第11図は第９図の論理回路例を示す図、 第12図は第９図の回路がチツプに組み込まれている場
合のチツプ間接続を示す図である。
ツプのブロツク図、 第２図は本発明の好適なる実施例で使用する際の第１
図に示すタイプの２つの同一ICチツプに採用する入出力
のワイヤリング配列及び名称を示す図、 第３図は本発明の好適なる実施例で採用している特に
選んだ逆対称のハミング符号を示す図、 第４図は逆対称のハミング符号の他の例を示す図、 第５図は複数データビツトに対する検査ビツトの発生
を示す電気的なブロツク図、 第６図は第２図のICチツプ10の誤り検出訂正回路の動
作を示す電気的なブロツク図、 第７図は第６図のシンドローム発生器42で発生するシ
ンドロームビツトS0〜S7の特定の値の意味を表に示す
図、 第８図は第２図のICチツプ10′が備える誤り検出訂正
回路の動作を示す電気的なブロツク図、 第９図は第２図に示す実施例の誤り検出動作の自動自
己診断を行うために採用し得る誤り論理回路の電気的な
ブロツク図、 第10図は第９図の誤り論理回路の動作を表に示す図、 第11図は第９図の論理回路例を示す図、 第12図は第９図の回路がチツプに組み込まれている場
合のチツプ間接続を示す図である。
好適なる実施例の説明 図面を通して同一の参照番号及び符号は同一の要素を
指す。データビツト中の誤りを検出し訂正するよく知ら
れた１つの方法はデータビツトに応じて検査ビツトを発
生する誤り符号の使用を含んでいる。典型的には、これ
らの検査ビツトはデータビツトと一緒に含まれており、
符号のタイプ及び設けられる検査ビツトの数に従つて１
又は２以上のデータ誤りの検出及び訂正を可能にする。
データ誤りは、例えば他の回路又はその他の装置に対す
るデータ及び検査ビツトの転送後に発生し得る。誤り検
出及び訂正に関する更に詳細な情報は、例えば、R.W.Ha
mmingの論文“Error Detecting and Error Correcting
Codes"、Bell Systems Technical Journal,29.1950.pp.
147−160:及び発明者D.r.Kimの米国特許No.4,375,664に
ある。
指す。データビツト中の誤りを検出し訂正するよく知ら
れた１つの方法はデータビツトに応じて検査ビツトを発
生する誤り符号の使用を含んでいる。典型的には、これ
らの検査ビツトはデータビツトと一緒に含まれており、
符号のタイプ及び設けられる検査ビツトの数に従つて１
又は２以上のデータ誤りの検出及び訂正を可能にする。
データ誤りは、例えば他の回路又はその他の装置に対す
るデータ及び検査ビツトの転送後に発生し得る。誤り検
出及び訂正に関する更に詳細な情報は、例えば、R.W.Ha
mmingの論文“Error Detecting and Error Correcting
Codes"、Bell Systems Technical Journal,29.1950.pp.
147−160:及び発明者D.r.Kimの米国特許No.4,375,664に
ある。
ここで説明する特定の好適なる実施例の目的のために
行うべき基本的な動作は：（１）40のデータビツトと８
の検査ビツト、該８の検査ビツトはハミングタイプ符号
に従つて発生する、を有する48ビツト入力信号における
１又は２以上の誤りの存在の検出、（２）単一ビツト誤
りの訂正、（３）誤りのない場合又は単に単一ビツト誤
りが存在する場合の40の正しい出力データビツトの供
給、（４）複合ビツト誤りを検出した場合の40の変化さ
せない出力ビツトの供給、及び（５）誤りを検出したか
否か及び検出した誤りは単一ビツト誤りか又は複合ビツ
ト誤りかを示す誤り出力信号の付加的供給、であると仮
定する。例えここに仮定した実行例は幾分特定的である
としても、この仮定例の実行に対して本発明をどう適用
するかを示す以下の記述は本発明がどのようにして他の
応用にも適用し得るかを十分に示すであろう。
行うべき基本的な動作は：（１）40のデータビツトと８
の検査ビツト、該８の検査ビツトはハミングタイプ符号
に従つて発生する、を有する48ビツト入力信号における
１又は２以上の誤りの存在の検出、（２）単一ビツト誤
りの訂正、（３）誤りのない場合又は単に単一ビツト誤
りが存在する場合の40の正しい出力データビツトの供
給、（４）複合ビツト誤りを検出した場合の40の変化さ
せない出力ビツトの供給、及び（５）誤りを検出したか
否か及び検出した誤りは単一ビツト誤りか又は複合ビツ
ト誤りかを示す誤り出力信号の付加的供給、であると仮
定する。例えここに仮定した実行例は幾分特定的である
としても、この仮定例の実行に対して本発明をどう適用
するかを示す以下の記述は本発明がどのようにして他の
応用にも適用し得るかを十分に示すであろう。
始めに、もし十分な入力と出力を利用できるなら上述
の動作は単一のICチツプを使用した通常の方法で容易に
実行できることは注目すべきである。しかし、あるタイ
プのチツプ、例えばゲートアレイチツプ（例えば、モト
ローラ社 MCA 2500 ECL マクロセルアレイチツプ）
のようなものは十分な出力を提供できないであろう。本
実施例に対してはそのようなタイプのゲートアレイICチ
ツプを採用するものと仮定し、この場合に、十分な出力
を得るために２つのそのようなゲートアレイICチツプを
採用する。
の動作は単一のICチツプを使用した通常の方法で容易に
実行できることは注目すべきである。しかし、あるタイ
プのチツプ、例えばゲートアレイチツプ（例えば、モト
ローラ社 MCA 2500 ECL マクロセルアレイチツプ）
のようなものは十分な出力を提供できないであろう。本
実施例に対してはそのようなタイプのゲートアレイICチ
ツプを採用するものと仮定し、この場合に、十分な出力
を得るために２つのそのようなゲートアレイICチツプを
採用する。
次に、上記機能の実行に対して２つの同一ゲートアレ
イICチツプの採用を可能にする本発明に従つて、好適な
る実施例が設計される新規な方法を以下に説明する。
イICチツプの採用を可能にする本発明に従つて、好適な
る実施例が設計される新規な方法を以下に説明する。
第１図に関し、ここに示すのは本発明の好適なる実施
例に対して上述の誤り検出及び訂正動作を提供すべく設
計したゲートアレイICチツプ10（モトローラ社 MCA 2
500 ECL マクロセルアレイチツプのようなもの）のブ
ロツク図である。
例に対して上述の誤り検出及び訂正動作を提供すべく設
計したゲートアレイICチツプ10（モトローラ社 MCA 2
500 ECL マクロセルアレイチツプのようなもの）のブ
ロツク図である。
第１図に示すように、チツプ10は誤り検出訂正回路15
に加える48の入力端子IT0−IT47を備える。誤り検出訂
正回路15は入力端子IT0−IT47に加えた入力信号ビツト
中の誤りの存在を検出すべく通常の方法で動作するよう
に設計されており、この目的のために入力端子IT40−IT
47に加える８ビツトは検査ビツトと仮定する。該回路15
はまた単一ビツト誤り又は複合ビツト誤りが検出された
か否かを夫々指示する誤り指示信号SBE及びMBEを提供す
べく通常の方法で設計されている。これらの信号は第１
図に示すようにチツプ出力端子E1T及びE2Tに加えられ
る。
に加える48の入力端子IT0−IT47を備える。誤り検出訂
正回路15は入力端子IT0−IT47に加えた入力信号ビツト
中の誤りの存在を検出すべく通常の方法で動作するよう
に設計されており、この目的のために入力端子IT40−IT
47に加える８ビツトは検査ビツトと仮定する。該回路15
はまた単一ビツト誤り又は複合ビツト誤りが検出された
か否かを夫々指示する誤り指示信号SBE及びMBEを提供す
べく通常の方法で設計されている。これらの信号は第１
図に示すようにチツプ出力端子E1T及びE2Tに加えられ
る。
更に第１図に示す誤り検出訂正回路15は、真又は“1"
のSBE信号（単一ビツト誤りの検出を示す）に応じて加
えた入力信号中の誤りビツトを訂正するような通常の動
作能力を含むように設計されている。しかし、本発明の
好適なる実施例においては各ICチツプ10は必要な40の出
力信号のうちの20のみを提供する必要があるので、誤り
検出訂正回路15は入力端子IT0−IT19に加えた20の入力
ビツトの１つに単一ビツト誤りが起きたときのみ単一ビ
ツト誤りの訂正をするように設計されている。第１図に
示すように、誤り検出訂正回路15が与える結果の20の出
力ビツトはICチツプの出力端子OT0−OT19に加えられ
る。もし20のチツプ入力端子IT0−IT19に加えた20の入
力ビツトに誤りがない場合、又は複合ビツト誤りが検出
された場合（MBEが真又は“1"）は、これらの20の入力
ビツトは変化させないで出力端子OT0−OT19に通過す
る。
のSBE信号（単一ビツト誤りの検出を示す）に応じて加
えた入力信号中の誤りビツトを訂正するような通常の動
作能力を含むように設計されている。しかし、本発明の
好適なる実施例においては各ICチツプ10は必要な40の出
力信号のうちの20のみを提供する必要があるので、誤り
検出訂正回路15は入力端子IT0−IT19に加えた20の入力
ビツトの１つに単一ビツト誤りが起きたときのみ単一ビ
ツト誤りの訂正をするように設計されている。第１図に
示すように、誤り検出訂正回路15が与える結果の20の出
力ビツトはICチツプの出力端子OT0−OT19に加えられ
る。もし20のチツプ入力端子IT0−IT19に加えた20の入
力ビツトに誤りがない場合、又は複合ビツト誤りが検出
された場合（MBEが真又は“1"）は、これらの20の入力
ビツトは変化させないで出力端子OT0−OT19に通過す
る。
更にICチツプ10は第１図に示すようにクロック入力端
子Ｃを含み、そして制御のための及び／又は他の目的の
ための他の通常の入力（図示せず）を含み得る。
子Ｃを含み、そして制御のための及び／又は他の目的の
ための他の通常の入力（図示せず）を含み得る。
次に、本発明に従い、加えた48ビツト入力信号に応じ
て必要な40の出力データビツトを発生する上記の誤り検
出及び訂正動作を提供する好適なる実施例において、第
１図に示すこれら２つの同一のICチツプの夫々が採用さ
れる方法を考える。この結果をうまく達成する鍵は以下
の方法を実行することであることを発見した。即ち、チ
ツプ10の誤り検出訂正回路15は入力ビツトに応動し、た
とえ２つのICチツプが同一であつてもこれら２つのICチ
ツプからの合成出力が必要な出力を提供するように各チ
ツプに加える入力ビツトに対して異なるワイヤリング配
列を選ぶことである。
て必要な40の出力データビツトを発生する上記の誤り検
出及び訂正動作を提供する好適なる実施例において、第
１図に示すこれら２つの同一のICチツプの夫々が採用さ
れる方法を考える。この結果をうまく達成する鍵は以下
の方法を実行することであることを発見した。即ち、チ
ツプ10の誤り検出訂正回路15は入力ビツトに応動し、た
とえ２つのICチツプが同一であつてもこれら２つのICチ
ツプからの合成出力が必要な出力を提供するように各チ
ツプに加える入力ビツトに対して異なるワイヤリング配
列を選ぶことである。
本発明の好適なる実施例においては、上記発見は入力
ビツトに対するチツプ10の誤り検出訂正回路15の応答を
特に選ぶことにより実施されている。即ち、（１）チツ
プ入力端子IT0−IT47に対する入力ビツトの第１のワイ
ヤリング配列については20のチツプ出力端子OT0−OT19
で発生する結果の出力ビツトが20の入力データビツトに
対応し、そして（２）チツプ入力端子IT0−IT47に対す
る入力ビツトの第２のワイヤリング配列については、こ
れらの20のチツプ出力端子OT0−OT19で発生する結果の
出力ビツトは必要な40の出力ビツトの残り20に対応して
いる。このようにして２つのICチツプ10を採用し、かつ
一方のICチツプの入力端子IT0−IT47には第１のワイヤ
リング配列を用いて入力ビツトを配線し、そして第２の
ICチツプの入力端子IT0−IT47には第２のワイヤリング
配列を用いて入力ビツトを配線することにより、各ICチ
ツプのチツプ出力端子OT0−OT19で発生する20の出力ビ
ツトから得られる結果の40の出力ビツトは必要な40の出
力ビツトを提供する。
ビツトに対するチツプ10の誤り検出訂正回路15の応答を
特に選ぶことにより実施されている。即ち、（１）チツ
プ入力端子IT0−IT47に対する入力ビツトの第１のワイ
ヤリング配列については20のチツプ出力端子OT0−OT19
で発生する結果の出力ビツトが20の入力データビツトに
対応し、そして（２）チツプ入力端子IT0−IT47に対す
る入力ビツトの第２のワイヤリング配列については、こ
れらの20のチツプ出力端子OT0−OT19で発生する結果の
出力ビツトは必要な40の出力ビツトの残り20に対応して
いる。このようにして２つのICチツプ10を採用し、かつ
一方のICチツプの入力端子IT0−IT47には第１のワイヤ
リング配列を用いて入力ビツトを配線し、そして第２の
ICチツプの入力端子IT0−IT47には第２のワイヤリング
配列を用いて入力ビツトを配線することにより、各ICチ
ツプのチツプ出力端子OT0−OT19で発生する20の出力ビ
ツトから得られる結果の40の出力ビツトは必要な40の出
力ビツトを提供する。
次に、チツプ入力端子IT0−IT47に対する48の入力ビ
ツトの第１及び第２のワイヤリング配列に関連して各チ
ツプ10上の誤り検出訂正回路15の応答を選ぶ特定の方法
を第２図−第４図を参照して述べる。まず第２図に関し
てチツプのワイヤリング配列を考える。このような特別
のワイヤリング配列を選ぶ理由は誤り検出訂正回路15の
ために選んだハミング符号の応答を第３図と関連して考
えるときに明らかとなろう。
ツトの第１及び第２のワイヤリング配列に関連して各チ
ツプ10上の誤り検出訂正回路15の応答を選ぶ特定の方法
を第２図−第４図を参照して述べる。まず第２図に関し
てチツプのワイヤリング配列を考える。このような特別
のワイヤリング配列を選ぶ理由は誤り検出訂正回路15の
ために選んだハミング符号の応答を第３図と関連して考
えるときに明らかとなろう。
第２図に示すように、下側のICチツプ10′（該チツプ
10′は好適なる実施例においては上側のICチツプ10と同
一である）及びその関連素子には上側のICチツプ10に使
用したのと同一の参照番号を、区別の目的でプライ
ム（′）を付して記してある。第２図において、48の入
力ビツトは40の入力データビツトID0−ID39及びこれと
連合した８の検査ビツトCB0−CB7から成ることが分る。
上側のICチツプ10については入力データビツトID0−ID
39をチツプ入力端子IT0−IT39にそれぞれ加え、これに
関連する検査ビツトCB0−CB7チツプ入力端子IT40−IT47
にそれぞれ加えている。下側のICチツプ10′については
逆のワイヤリング配列を採用しており、入力データビツ
トID0−ID39をチツプ入力端子IT′39−IT′０にそれぞ
れ加え、これに関連する入力検査ビツトCB0−CB7をチツ
プ入力端子IT′47−IT′40にそれぞれ加えている。こう
して、望みの40のデータ出力ビツトOD0−OD39はチツプ1
0の端子OT0−OT19より発生する20の出力と、チツプ10′
の端子OT′０−OT′19より発生する20の出力を合成する
ことにより得ている。この場合に、端子OT0−OT19はデ
ータ出力ビツトOD0−OD19をそれぞれ与え、端子OT′０
−OT′19はデータ出力ビツトOD39−OD20（逆オーダであ
ることに注意）をそれぞれ与える。
10′は好適なる実施例においては上側のICチツプ10と同
一である）及びその関連素子には上側のICチツプ10に使
用したのと同一の参照番号を、区別の目的でプライ
ム（′）を付して記してある。第２図において、48の入
力ビツトは40の入力データビツトID0−ID39及びこれと
連合した８の検査ビツトCB0−CB7から成ることが分る。
上側のICチツプ10については入力データビツトID0−ID
39をチツプ入力端子IT0−IT39にそれぞれ加え、これに
関連する検査ビツトCB0−CB7チツプ入力端子IT40−IT47
にそれぞれ加えている。下側のICチツプ10′については
逆のワイヤリング配列を採用しており、入力データビツ
トID0−ID39をチツプ入力端子IT′39−IT′０にそれぞ
れ加え、これに関連する入力検査ビツトCB0−CB7をチツ
プ入力端子IT′47−IT′40にそれぞれ加えている。こう
して、望みの40のデータ出力ビツトOD0−OD39はチツプ1
0の端子OT0−OT19より発生する20の出力と、チツプ10′
の端子OT′０−OT′19より発生する20の出力を合成する
ことにより得ている。この場合に、端子OT0−OT19はデ
ータ出力ビツトOD0−OD19をそれぞれ与え、端子OT′０
−OT′19はデータ出力ビツトOD39−OD20（逆オーダであ
ることに注意）をそれぞれ与える。
次に第２図に示すようなワイヤリング配列の選択の基
礎を第３図との関連で述べる。ここで、第３図は誤り検
出訂正回路（ICチツプ10上では15、ICチプ10′上では1
5′で示す）のIT0−IT39及びIT′０−IT′39がどのよう
であるかを順に決定する誤り検出及び訂正機能のために
選ばれた特定のハミング符号を示している。
礎を第３図との関連で述べる。ここで、第３図は誤り検
出訂正回路（ICチツプ10上では15、ICチプ10′上では1
5′で示す）のIT0−IT39及びIT′０−IT′39がどのよう
であるかを順に決定する誤り検出及び訂正機能のために
選ばれた特定のハミング符号を示している。
第３図は、８の入力検査ビツトCB0−CB7と40の入力デ
ータビツトID0−ID39との間の符号化の関係を示すこと
により、好適なる実施例で採用している特に選んだハミ
ング符号を図表的に示している。各検査ビツトは、対応
する検査ビツトのカラムにおいて“X"でマークしたこれ
らの入力データビツトの２進値との排他的論理和をとる
ことにより発生する。第３図の下側には８の入力検査ビ
ツトCB0−CB7と40の入力データビツトID0−ID39との間
の第３図の符号化の関係を示す特定の論理式を記載して
おり、ここで“＋”は排他的論理和の動作を示してい
る。
ータビツトID0−ID39との間の符号化の関係を示すこと
により、好適なる実施例で採用している特に選んだハミ
ング符号を図表的に示している。各検査ビツトは、対応
する検査ビツトのカラムにおいて“X"でマークしたこれ
らの入力データビツトの２進値との排他的論理和をとる
ことにより発生する。第３図の下側には８の入力検査ビ
ツトCB0−CB7と40の入力データビツトID0−ID39との間
の第３図の符号化の関係を示す特定の論理式を記載して
おり、ここで“＋”は排他的論理和の動作を示してい
る。
第３図から、図示のハミング符号はその中心について
逆対称であること…即ち、検査ビツトCB0−CB3に対する
論理式は、各検査ビツトに対する対応パターンが入力デ
ータビツトID0−ID39に関して逆のオーダになつている
ことを除いては、それぞれ検査ビツトCB7−CB4に対する
ものと同一パターンを有していることが分る。
逆対称であること…即ち、検査ビツトCB0−CB3に対する
論理式は、各検査ビツトに対する対応パターンが入力デ
ータビツトID0−ID39に関して逆のオーダになつている
ことを除いては、それぞれ検査ビツトCB7−CB4に対する
ものと同一パターンを有していることが分る。
第３図は40のデータビツトID0−ID39及び偶数個の検
査ビット、即ち、検査ビツトCB0−CB7に対する逆対称の
ハミング符号を示している。他の例として、第４図は32
のデータビツトID0−ID31及び奇数個の検査ビツト、即
ち、７の検査ビツトCB0−CB6に対する逆対称のハミング
符号（対応論理式とともに）を示している。この場合に
は中央の検査ビツトCB3に対するパターンをデータビツ
トID0−ID31に関して対称になるように選ぶ。…即ち
（第４図に示すように）上側16のデータビツトID0−ID
15に関しては下側16のデータビツトID31−ID16に関して
と同一パターンを有している。
査ビット、即ち、検査ビツトCB0−CB7に対する逆対称の
ハミング符号を示している。他の例として、第４図は32
のデータビツトID0−ID31及び奇数個の検査ビツト、即
ち、７の検査ビツトCB0−CB6に対する逆対称のハミング
符号（対応論理式とともに）を示している。この場合に
は中央の検査ビツトCB3に対するパターンをデータビツ
トID0−ID31に関して対称になるように選ぶ。…即ち
（第４図に示すように）上側16のデータビツトID0−ID
15に関しては下側16のデータビツトID31−ID16に関して
と同一パターンを有している。
第３図及び第４図に示すような逆対称のハミング符号
を選択すれば、２つのICチツプ上で入力データビツトID
0−ID39及び入力検査ビツトCB0−CB7を逆に接続し、か
つデータ出力OD0−OD39を第３図に示すように適当に選
定する限りにおいては、同一に設計したICチツプ10及び
10′の使用が可能である。言い換えれば、逆対称のハミ
ング符号を使用することにより入力ビツトの上側及び下
側半分の双方に対する誤りを検出し訂正するのに同一の
誤り検出訂正回路を使用できる。それゆえ、入力データ
ビツトID0−ID39及び入力検査ビツトCB0−CB7を第２図
に示すようにICチツプ入力端子に関して逆のオーダで接
続することにより、一方のチツプ10はデータ出力ビツト
の半分（OD0−OD19）を発生するように使用でき、かつ
もう一方のチツプ10′はデータ出力ビツトの他の半分
（OD20−OD39）を発生するように使用できる。
を選択すれば、２つのICチツプ上で入力データビツトID
0−ID39及び入力検査ビツトCB0−CB7を逆に接続し、か
つデータ出力OD0−OD39を第３図に示すように適当に選
定する限りにおいては、同一に設計したICチツプ10及び
10′の使用が可能である。言い換えれば、逆対称のハミ
ング符号を使用することにより入力ビツトの上側及び下
側半分の双方に対する誤りを検出し訂正するのに同一の
誤り検出訂正回路を使用できる。それゆえ、入力データ
ビツトID0−ID39及び入力検査ビツトCB0−CB7を第２図
に示すようにICチツプ入力端子に関して逆のオーダで接
続することにより、一方のチツプ10はデータ出力ビツト
の半分（OD0−OD19）を発生するように使用でき、かつ
もう一方のチツプ10′はデータ出力ビツトの他の半分
（OD20−OD39）を発生するように使用できる。
次に誤り検出訂正回路（第２図ではチツプ10上の15及
びチツプ10′上の15′で示される）の好適なる構成及び
動作を詳細に示そう。この目的のためには第２図に示す
ような48の入力ビツトがあり、そのうちの40ビツトID0
−ID39はデータビツトであり、そして８ビツトCB0−CB7
は第３図に示す逆対称のハミング符号に従つて選ばれた
値を有する検査ビツトであると仮定する。
びチツプ10′上の15′で示される）の好適なる構成及び
動作を詳細に示そう。この目的のためには第２図に示す
ような48の入力ビツトがあり、そのうちの40ビツトID0
−ID39はデータビツトであり、そして８ビツトCB0−CB7
は第３図に示す逆対称のハミング符号に従つて選ばれた
値を有する検査ビツトであると仮定する。
これらの８の検査ビツトCB0−CB7は第５図に示すよう
にデータビツトID0−ID39に応じての通常の方法で発生
することが分かる。第５図に示すように、データビツト
ID0−ID39は第３図で説明した論理式に基づき検査ビツ
トCB0−CB7を発生する検査符号発生器30に加えられる。
そしてこれらの検査ビツトCB0−CB7は、第２図に示すよ
うに、ICチツプ10及び10′の入力端子IT0−IT47及びI
T′０−IT′47に対して逆に加える48の入力ビツトを構
成すべくデータビツトID0−ID39と結合される。
にデータビツトID0−ID39に応じての通常の方法で発生
することが分かる。第５図に示すように、データビツト
ID0−ID39は第３図で説明した論理式に基づき検査ビツ
トCB0−CB7を発生する検査符号発生器30に加えられる。
そしてこれらの検査ビツトCB0−CB7は、第２図に示すよ
うに、ICチツプ10及び10′の入力端子IT0−IT47及びI
T′０−IT′47に対して逆に加える48の入力ビツトを構
成すべくデータビツトID0−ID39と結合される。
第６図に関し、ここに示すのはICチツプ10及び10′の
誤り検出訂正回路15及び15′の好適なる実施例を示す電
気的なブロツク図である。第６図に示す動作は第２図に
示すICチツプ10の入力ビツトワイヤリング配列に対する
ものである。ICチツプ10′に用いる逆の入力ビツトワイ
ヤリング配列から生じる動作の違いについては後述す
る。
誤り検出訂正回路15及び15′の好適なる実施例を示す電
気的なブロツク図である。第６図に示す動作は第２図に
示すICチツプ10の入力ビツトワイヤリング配列に対する
ものである。ICチツプ10′に用いる逆の入力ビツトワイ
ヤリング配列から生じる動作の違いについては後述す
る。
第６図に示すように、誤り検出訂正回路はシンドロー
ム発生器42、シンドロームデコーダ44及び単一ビツト誤
り訂正器46を含む。40の入力データビツトID0−ID39はI
Cチツプ10の入力端込IT0−IT39にそれぞれ加えられ、そ
して８の入力検査ビツトCB0−CB7は入力端子IT40−IT47
にそれぞれ加えられる。データ及び検査ビツトの双方を
含むチツプ入力端子IT0−IT47はシンドローム発生器42
の入力と接続しており、また入力データビツトID0−ID
19に対応する入力端子IT0−IT19は単一ビツト誤り訂正
器46の入力と接続している。シンドローム発生器42は、
第３図に示したものと同一の逆対称ハミング符号に従つ
て第２グループの８の検査ビツトを発生すべく、入力デ
ータビツトID0−ID39に応じて通常の方法で動作する。
そして、この第２グループの８の検査ビツトはシンドロ
ーム発生器42の出力に８の対応するシンドロームビツト
S0−S7を発生すべく、８の入力検査ビツトCB0−CB7との
間で排他的論理和がとられる。よく知られているよう
に、これらのシンドロームビツトS0−S7について得た値
は入力検査ビツトCB0−CB7と同様に入力データビツトID
0−ID39に関する誤りの情報を与える。
ム発生器42、シンドロームデコーダ44及び単一ビツト誤
り訂正器46を含む。40の入力データビツトID0−ID39はI
Cチツプ10の入力端込IT0−IT39にそれぞれ加えられ、そ
して８の入力検査ビツトCB0−CB7は入力端子IT40−IT47
にそれぞれ加えられる。データ及び検査ビツトの双方を
含むチツプ入力端子IT0−IT47はシンドローム発生器42
の入力と接続しており、また入力データビツトID0−ID
19に対応する入力端子IT0−IT19は単一ビツト誤り訂正
器46の入力と接続している。シンドローム発生器42は、
第３図に示したものと同一の逆対称ハミング符号に従つ
て第２グループの８の検査ビツトを発生すべく、入力デ
ータビツトID0−ID39に応じて通常の方法で動作する。
そして、この第２グループの８の検査ビツトはシンドロ
ーム発生器42の出力に８の対応するシンドロームビツト
S0−S7を発生すべく、８の入力検査ビツトCB0−CB7との
間で排他的論理和がとられる。よく知られているよう
に、これらのシンドロームビツトS0−S7について得た値
は入力検査ビツトCB0−CB7と同様に入力データビツトID
0−ID39に関する誤りの情報を与える。
第７図は第３図の逆対称ハミング符号に対してシンド
ローム発生器42の出力で与える８のシンドロームビツト
S0−S7の256の可能な組合せの値の意味を表にまとめた
図である。第７図から分かるように、８のシンドローム
ビツトS0−S7に対する全てゼロの値00000000（“＊”で
示す）は入力データビツトID0−ID39又は入力検査ビツ
トICB0−ICB7にビツト誤りがないことを示している。第
７図において、単一ビツトの誤りはその誤りのあるビツ
トの番号によつて示されている。例えば、第７図におい
て、シンドロームビツトS0−S7に対する10000011の値は
番号“36"を示しており、これは単一ビツト誤りが存在
し、かつ入力データビツトID36が誤りビツトであること
を示している。
ローム発生器42の出力で与える８のシンドロームビツト
S0−S7の256の可能な組合せの値の意味を表にまとめた
図である。第７図から分かるように、８のシンドローム
ビツトS0−S7に対する全てゼロの値00000000（“＊”で
示す）は入力データビツトID0−ID39又は入力検査ビツ
トICB0−ICB7にビツト誤りがないことを示している。第
７図において、単一ビツトの誤りはその誤りのあるビツ
トの番号によつて示されている。例えば、第７図におい
て、シンドロームビツトS0−S7に対する10000011の値は
番号“36"を示しており、これは単一ビツト誤りが存在
し、かつ入力データビツトID36が誤りビツトであること
を示している。
第７図には検査ビツトCB0−CB7における誤りも示され
ている。これらはそれぞれ番号40−47によつて示され、
これらは、第２図に示すように、ICチツプ10の入力端子
IT40−IT47に入力検査ビツトCB0−CB7を接続した結果で
ある。例えば、シンドロームビツトS0−S7に対する0001
0000の値は番号“43"を示し、これは単一ビツト誤りが
存在し、そして検査ビツトCB3（該ビツトはチツプ10の
入力端子IT42に加えられている）が誤りビツトであるこ
とを示している。
ている。これらはそれぞれ番号40−47によつて示され、
これらは、第２図に示すように、ICチツプ10の入力端子
IT40−IT47に入力検査ビツトCB0−CB7を接続した結果で
ある。例えば、シンドロームビツトS0−S7に対する0001
0000の値は番号“43"を示し、これは単一ビツト誤りが
存在し、そして検査ビツトCB3（該ビツトはチツプ10の
入力端子IT42に加えられている）が誤りビツトであるこ
とを示している。
第７図において、複合ビツト誤りは“M"及び“D"で示
されており、“M"は奇数個のビツトに誤りがあることを
示し、“D"は偶数個のビツトに誤りがあることを示して
いる。
されており、“M"は奇数個のビツトに誤りがあることを
示し、“D"は偶数個のビツトに誤りがあることを示して
いる。
第６図に戻り、シンドローム発生器42の出力で発生す
るシンドロームビツトS0−S7は、第７図の指示を採用す
るごとくしてシンドロームビツトS0−S7の特定組み合せ
の値をデコードするように動作するシンドロームデコー
ダ44に加えられる。好適なる本実施例においては、第１
図に示すように、シンドロームデコーダ44は単一ビツト
誤り出力信号SBE及び複合ビツト誤り出力信号MBEを対応
する出力端子E1T及びE2Tに与える。第７図から分かるよ
うに、シンドロームデコーダ44が与える符号化は、もし
入力シンドロームビツトS0−S7が第７図の単一ビツト誤
り指示（番号00から47）に対応する値をもつときはSBE
が真又は“1"であり、シンドロームビツトS0−S7が第７
図の“M"又は“D"のいずれかの指示に対応する値をもつ
ときはMBE信号が真又は“1"である。
るシンドロームビツトS0−S7は、第７図の指示を採用す
るごとくしてシンドロームビツトS0−S7の特定組み合せ
の値をデコードするように動作するシンドロームデコー
ダ44に加えられる。好適なる本実施例においては、第１
図に示すように、シンドロームデコーダ44は単一ビツト
誤り出力信号SBE及び複合ビツト誤り出力信号MBEを対応
する出力端子E1T及びE2Tに与える。第７図から分かるよ
うに、シンドロームデコーダ44が与える符号化は、もし
入力シンドロームビツトS0−S7が第７図の単一ビツト誤
り指示（番号00から47）に対応する値をもつときはSBE
が真又は“1"であり、シンドロームビツトS0−S7が第７
図の“M"又は“D"のいずれかの指示に対応する値をもつ
ときはMBE信号が真又は“1"である。
第２図に示すように、各ICチツプ10及び10′は必要な
データ出力の半分のみを提供する必要があることが思い
出される。従つて、各チツブは入力データビツトID0−I
D39の半分のみ、即ち、入力端子IT0−IT19に接続してい
る入力データビツトに対する単一ビツト誤りの訂正をす
る。従つて、シンドロームデコーダ44は入力データビツ
トID0−ID39の半分又は20を訂正するために、チツプ入
力端子IT0−IT19に接続している入力データビツト、即
ち、チツプ10に対してはそれぞれ入力データビツトID0
−ID19、と共に単一ビツト誤り訂正器46に与えるところ
の20の訂正ビツトC0−C19を発生する。こうして、誤り
訂正器46の出力は出力データビツトOT0−OT19に対応す
る。（残りの入力データビツトID20−ID39を訂正するIC
チツプ10′における方法については簡略して説明す
る）。
データ出力の半分のみを提供する必要があることが思い
出される。従つて、各チツブは入力データビツトID0−I
D39の半分のみ、即ち、入力端子IT0−IT19に接続してい
る入力データビツトに対する単一ビツト誤りの訂正をす
る。従つて、シンドロームデコーダ44は入力データビツ
トID0−ID39の半分又は20を訂正するために、チツプ入
力端子IT0−IT19に接続している入力データビツト、即
ち、チツプ10に対してはそれぞれ入力データビツトID0
−ID19、と共に単一ビツト誤り訂正器46に与えるところ
の20の訂正ビツトC0−C19を発生する。こうして、誤り
訂正器46の出力は出力データビツトOT0−OT19に対応す
る。（残りの入力データビツトID20−ID39を訂正するIC
チツプ10′における方法については簡略して説明す
る）。
第６図において、訂正ビツトC0−C19を発生するシン
ドロームデコーダ44の動作は、もし単一ビツト誤りを検
出し、そしてもし対応する入力データビツトの誤りが１
つであるときは、訂正ビツトは真または“1"である。例
えば、もし単一ビツト誤りを検出し、そして誤りのビツ
トが入力データビツトID14であるときは、訂正信号C14
が真又は“1"になる。もし入力データビツトID0−ID19
の何れにも誤りがないときは、あるいは複合ビツト誤り
があるときは、訂正ビツトC0−C19の全部が偽又は“0"
になる。
ドロームデコーダ44の動作は、もし単一ビツト誤りを検
出し、そしてもし対応する入力データビツトの誤りが１
つであるときは、訂正ビツトは真または“1"である。例
えば、もし単一ビツト誤りを検出し、そして誤りのビツ
トが入力データビツトID14であるときは、訂正信号C14
が真又は“1"になる。もし入力データビツトID0−ID19
の何れにも誤りがないときは、あるいは複合ビツト誤り
があるときは、訂正ビツトC0−C19の全部が偽又は“0"
になる。
こうして第６図の単一ビツト誤り訂正器46は、単一ビ
ツト誤り信号SBEが“真”又は“1"でない限りは加えた
入力データビツトID0−ID19を変化させないで通過さ
せ、また“真”又は“1"の場合は誤り訂正器46によつて
誤りビツトの訂正をする。このことは、例えば単に対応
するデータビツトと誤りビツトの排他的論理和をとるこ
とで達成できる。例えば、もし訂正信号C14が“1"のと
きは入力データビツト14に誤りがあることを示してお
り、誤り検出器46の出力でOD14の値がID14の逆にされ
る。…即ち、もし誤り検出器46に加えたID14が“0"であ
るときは、OD14は“1"になり、またもしID14が“1"であ
るときは、OD14は“0"になる。
ツト誤り信号SBEが“真”又は“1"でない限りは加えた
入力データビツトID0−ID19を変化させないで通過さ
せ、また“真”又は“1"の場合は誤り訂正器46によつて
誤りビツトの訂正をする。このことは、例えば単に対応
するデータビツトと誤りビツトの排他的論理和をとるこ
とで達成できる。例えば、もし訂正信号C14が“1"のと
きは入力データビツト14に誤りがあることを示してお
り、誤り検出器46の出力でOD14の値がID14の逆にされ
る。…即ち、もし誤り検出器46に加えたID14が“0"であ
るときは、OD14は“1"になり、またもしID14が“1"であ
るときは、OD14は“0"になる。
上記第６図の記載からして、第２図のICチツプ10がど
のようにしてチツプ出力端子OT0−OT19に出力データビ
ツトOD0−OD19を発生するかを理解できる。次に第８図
を参照してICチツプ10′が残りの出力データビツトOD20
−OD39を発生する方法を説明する。第８図は、第２図の
ICチツプ10′に加える入力データビツトに対して逆のワ
イヤリングを採用したことにより生じる入出力データビ
ツトの名称の相違を除けば、第６図と同一である。こう
して、誤り訂正器46はチツプ10′の出力端子OT′０−O
T′19に加える出力データビツトOD39−OD19を提供し、I
Cチツプ10により発生した出力データビツトOD0−OD19と
いつしよにされて40の必要な出力データビツトOD0−OD
39を提供する。
のようにしてチツプ出力端子OT0−OT19に出力データビ
ツトOD0−OD19を発生するかを理解できる。次に第８図
を参照してICチツプ10′が残りの出力データビツトOD20
−OD39を発生する方法を説明する。第８図は、第２図の
ICチツプ10′に加える入力データビツトに対して逆のワ
イヤリングを採用したことにより生じる入出力データビ
ツトの名称の相違を除けば、第６図と同一である。こう
して、誤り訂正器46はチツプ10′の出力端子OT′０−O
T′19に加える出力データビツトOD39−OD19を提供し、I
Cチツプ10により発生した出力データビツトOD0−OD19と
いつしよにされて40の必要な出力データビツトOD0−OD
39を提供する。
ICチツプ10′に関しては、入力端子IT′０−IT′47に
対して入力データビツトID0−ID39及び入力検査ビツトC
B0−CB7を逆にワイヤリングするので、シンドローム発
生器42で発生したシンドロームビツトS0−S6に応じてシ
ンドロームデコーダ44で発生した信号C0−C19は入力デ
ータビツトID39−ID20にある誤りの存在を（単一及び複
合ビツト誤りと同様に）それぞれ正しく示すことが分
る。第２図に示すように、各端子は第３図に示す逆対称
のハミング符号を使用して結合している。このことは、
チツプ10′に対する入力データビツトID0−ID39及び入
力検査ビツトCB0−CB7がチツプ10に対するのと逆の方法
でシンドローム発生器42に加えられていることに注目す
れば明かである。こうして、入力データビツトID0−ID
39に関してチツプ10が行うシンドロームの発生と符号化
の動作は、第３図に示す如くハミング符号が逆対称なの
で、チツプ10′に対しても入力データビツトID39−ID0
に関して同一の方法で達成される。更に、チツプ10に対
する入力データビツトID0−ID19に関して行われる誤り
訂正の動作はチツプ10′の入力データビツトID39−ID20
関してそれぞれ行われるものと同一である。こうして、
出力データビツトID0−ID19はチツプ10の出力端子OT0−
OT19でそれぞれ発生し、また出力データビツトID39−ID
20はチツプ10′の出力端子OT′０−OT′19でそれぞれ発
生する。
対して入力データビツトID0−ID39及び入力検査ビツトC
B0−CB7を逆にワイヤリングするので、シンドローム発
生器42で発生したシンドロームビツトS0−S6に応じてシ
ンドロームデコーダ44で発生した信号C0−C19は入力デ
ータビツトID39−ID20にある誤りの存在を（単一及び複
合ビツト誤りと同様に）それぞれ正しく示すことが分
る。第２図に示すように、各端子は第３図に示す逆対称
のハミング符号を使用して結合している。このことは、
チツプ10′に対する入力データビツトID0−ID39及び入
力検査ビツトCB0−CB7がチツプ10に対するのと逆の方法
でシンドローム発生器42に加えられていることに注目す
れば明かである。こうして、入力データビツトID0−ID
39に関してチツプ10が行うシンドロームの発生と符号化
の動作は、第３図に示す如くハミング符号が逆対称なの
で、チツプ10′に対しても入力データビツトID39−ID0
に関して同一の方法で達成される。更に、チツプ10に対
する入力データビツトID0−ID19に関して行われる誤り
訂正の動作はチツプ10′の入力データビツトID39−ID20
関してそれぞれ行われるものと同一である。こうして、
出力データビツトID0−ID19はチツプ10の出力端子OT0−
OT19でそれぞれ発生し、また出力データビツトID39−ID
20はチツプ10′の出力端子OT′０−OT′19でそれぞれ発
生する。
本発明の更に他の特徴はICチツプ動作の自動自己診断
を有利に提供する方法にある。次に第９図−第12図を参
照してこの特徴を説明する。
を有利に提供する方法にある。次に第９図−第12図を参
照してこの特徴を説明する。
第２図、第６図及び第８図から明らかなように、各チ
ツプ10及び10′で発生する単一ビツト誤り信号SBE及び
複合ビツト誤り信号MBEはそれぞれ対応するチツプ出力
端子E1T,E2T及びE1T′,E2T′に加えられる。第９図にお
いて、チツプ10の各端子E1T及びE2Tに現れる単一ビツト
及び複合ビツト誤り信号はSBE及びMBEと命名されてお
り、かつチツプ10′の各端子E1T′及びE2T′に現れる単
一ビツト及び複合ビツト誤り信号はSBE′及びMBE′と命
名されている。
ツプ10及び10′で発生する単一ビツト誤り信号SBE及び
複合ビツト誤り信号MBEはそれぞれ対応するチツプ出力
端子E1T,E2T及びE1T′,E2T′に加えられる。第９図にお
いて、チツプ10の各端子E1T及びE2Tに現れる単一ビツト
及び複合ビツト誤り信号はSBE及びMBEと命名されてお
り、かつチツプ10′の各端子E1T′及びE2T′に現れる単
一ビツト及び複合ビツト誤り信号はSBE′及びMBE′と命
名されている。
各ICチツプは同一の入力データ信号ID0−ID39及び同
一の検査ビツト信号ICB40−ICB47を使用して単一及び複
合ビツト誤りを決定しているので、チツプ10及び10′の
誤り検出動作が正しく行われるときは、SBE及びSBE′は
MBE及びMBE′と同様に同一であることが期待される。事
実これらの入力データ及び検査ビツト信号はチツプ入力
端子に対して逆のオーダで接続しているので、これらの
単一及び複合ビツト誤りの値には影響を与えない。本発
明に従えば、単一ビツト及び複合ビツト信号におけるこ
の冗長性の存在は、以下の第９図及び第10図に関して示
すように、これらのチツプが達成する誤り検出動作の自
動自己診断を行うのに好都合に利用される。
一の検査ビツト信号ICB40−ICB47を使用して単一及び複
合ビツト誤りを決定しているので、チツプ10及び10′の
誤り検出動作が正しく行われるときは、SBE及びSBE′は
MBE及びMBE′と同様に同一であることが期待される。事
実これらの入力データ及び検査ビツト信号はチツプ入力
端子に対して逆のオーダで接続しているので、これらの
単一及び複合ビツト誤りの値には影響を与えない。本発
明に従えば、単一ビツト及び複合ビツト信号におけるこ
の冗長性の存在は、以下の第９図及び第10図に関して示
すように、これらのチツプが達成する誤り検出動作の自
動自己診断を行うのに好都合に利用される。
第９図に示すように、ICチツプ10及び10′で発生する
信号SBE,SBE′,MBE及びMBE′はこれらの信号に応じて誤
り出力信号EO,ESB,EMB及びECHを発生する誤り論理回路5
0に加えられる。誤り出力信号を発生すべく誤り論理回
路50が行う論理動作は第10図の表から明かである。そし
てこの表の示す論理を実行するための適当な論理回路は
当業者により容易に提供される。
信号SBE,SBE′,MBE及びMBE′はこれらの信号に応じて誤
り出力信号EO,ESB,EMB及びECHを発生する誤り論理回路5
0に加えられる。誤り出力信号を発生すべく誤り論理回
路50が行う論理動作は第10図の表から明かである。そし
てこの表の示す論理を実行するための適当な論理回路は
当業者により容易に提供される。
第10図の表から、いかなるときでも第９図の誤り論理
回路50からの誤り出力の１つのみが真又は“1"であるこ
とが分る。更に詳細に言えば、いかなるタイプの誤りも
ないときはEOが真又は“1"であり；チツプ誤りがあると
き（入力の値が正しいチツプ動作と一致しないとき、即
ち、SBEとSBE′が相違するとき、又はMBEとMBE′が相違
するとき、又は単一ビツト誤りと複合ビツト誤りの双方
が発生したようなとき）はECHが真又は“1"であり；双
方のチツプが単一ビツト誤りを検出し、かつチツプ誤り
及び複合ビツト誤りが存在しないときはESBが真又は
“1"であり；双方のチツプが複合ビツト誤りを検出し、
かつチツプ誤り及び単一ビツト誤りが存在しないときは
EMBが真又は“1"である。
回路50からの誤り出力の１つのみが真又は“1"であるこ
とが分る。更に詳細に言えば、いかなるタイプの誤りも
ないときはEOが真又は“1"であり；チツプ誤りがあると
き（入力の値が正しいチツプ動作と一致しないとき、即
ち、SBEとSBE′が相違するとき、又はMBEとMBE′が相違
するとき、又は単一ビツト誤りと複合ビツト誤りの双方
が発生したようなとき）はECHが真又は“1"であり；双
方のチツプが単一ビツト誤りを検出し、かつチツプ誤り
及び複合ビツト誤りが存在しないときはESBが真又は
“1"であり；双方のチツプが複合ビツト誤りを検出し、
かつチツプ誤り及び単一ビツト誤りが存在しないときは
EMBが真又は“1"である。
第11図には第９図の誤り論理回路50に採用する回路の
一例が示されており、ここで番号52及び54はエクスクル
ーシブORゲートを示し、番号56,58及び60はANDゲートを
示し、番号62及び64はORゲートを示し、そして（ゲート
62及び64に示すように）出力の円いドツトは反転出力を
示す。第９図及び第11図に示すような誤り論理回路50は
個別のICチツプで実現され、かつ信号SBE,SBE′,MBE及
びMBE′はそれらに加えられる。あるいは、このような
回路はICチツプ10及び10′の双方に組み込まれ得るもの
であり、かつ各チツプの単一ビツト及び複合ビツトの信
号は、例えば第12図に示す如くして、他と接続される。
そして誤り出力EO,ECH,ESB及びEMBはいずれの出力も使
用できるように各チツプで提供される。
一例が示されており、ここで番号52及び54はエクスクル
ーシブORゲートを示し、番号56,58及び60はANDゲートを
示し、番号62及び64はORゲートを示し、そして（ゲート
62及び64に示すように）出力の円いドツトは反転出力を
示す。第９図及び第11図に示すような誤り論理回路50は
個別のICチツプで実現され、かつ信号SBE,SBE′,MBE及
びMBE′はそれらに加えられる。あるいは、このような
回路はICチツプ10及び10′の双方に組み込まれ得るもの
であり、かつ各チツプの単一ビツト及び複合ビツトの信
号は、例えば第12図に示す如くして、他と接続される。
そして誤り出力EO,ECH,ESB及びEMBはいずれの出力も使
用できるように各チツプで提供される。
以上説明したように本発明によれば、図12の如く、２
つのチツプのうちの一方のSBE端子、MBE端子を他方の専
用の端子に接続し、ＥCHからの１本の信号をモニタする
だけで、 1.2つのチップが互いに異なる動作を行っている場合、 2.通常は起こり得ないSBEとMBEの両方が“1"になる場
合、 それら２つのチップが全体として正常に動作していな
いと判定できるようになる。
つのチツプのうちの一方のSBE端子、MBE端子を他方の専
用の端子に接続し、ＥCHからの１本の信号をモニタする
だけで、 1.2つのチップが互いに異なる動作を行っている場合、 2.通常は起こり得ないSBEとMBEの両方が“1"になる場
合、 それら２つのチップが全体として正常に動作していな
いと判定できるようになる。
従って、２つのチップのSBE、MBEを接続するだけで、
上記作用効果が得られるだけであるから、単に外付けで
チップの正誤を判定する場合と比較し、その回路構成が
極端に簡単にり、実装面積を少なくできる。しかも、単
に、その２つの信号線を接続するだけで、少なくとも、
各チップの自己診断結果と、２つのチップが同じ動作を
しているかが判定できるので、その効果は極めて大き
い。
上記作用効果が得られるだけであるから、単に外付けで
チップの正誤を判定する場合と比較し、その回路構成が
極端に簡単にり、実装面積を少なくできる。しかも、単
に、その２つの信号線を接続するだけで、少なくとも、
各チップの自己診断結果と、２つのチップが同じ動作を
しているかが判定できるので、その効果は極めて大き
い。
本発明は特定の好適なる実施例に関連して述べられて
いるが、その構成、配列及び本発明思想から離れない範
囲内でのそれらの使用において、多くの修正や変更をな
し得るものである。
いるが、その構成、配列及び本発明思想から離れない範
囲内でのそれらの使用において、多くの修正や変更をな
し得るものである。
例えば、本実施例ではいかなる検査ビツトの訂正又は
出力をもしていないが、このことは基本的にはデータ入
力ビツトに対して行つたと同じ方法で容易に提供し得る
ものであることが理解される。この場合には更に各ICチ
ツプは８の出力検査ビツトの４を与える。
出力をもしていないが、このことは基本的にはデータ入
力ビツトに対して行つたと同じ方法で容易に提供し得る
ものであることが理解される。この場合には更に各ICチ
ツプは８の出力検査ビツトの４を与える。
また本発明は検出及び訂正動作のための使用に限定さ
れるものではなく、入力ワイヤリング配列とチツプ応答
能力との間に適当な共動関係を提供し得る他のタイプの
処理動作にも採用し得るものである。更に本発明は３つ
以上のICチツプにも適用できる。
れるものではなく、入力ワイヤリング配列とチツプ応答
能力との間に適当な共動関係を提供し得る他のタイプの
処理動作にも採用し得るものである。更に本発明は３つ
以上のICチツプにも適用できる。
また更に上記の自己検査の特徴はICチツプが同一でな
い場合の実行にも使用できる。
い場合の実行にも使用できる。
従つて、本発明は添付の請求の範囲で特定した発明の
範囲内における全ての修正及び変更に及ぶものである。
範囲内における全ての修正及び変更に及ぶものである。
Claims (6)
- 【請求項１】複数の入力信号上で誤り検出動作を行うチ
ップ動作の自動自己診断を伴うICチップの誤り検出装置
において、 互いに同じ回路デザインの第１、第２の集積回路チップ
を備え、 ここで、それぞれのチップは チップの誤りを指示するチップエラー指示端子（ａ）、 Ｍ個のデータ入力端子（ｂ）、 Ｎ個の誤り訂正ビット入力端子（ｃ）、 １ビット誤りがあった場合に指示する信号と、複数ビッ
トの誤りがあった場合に指示する信号を出力するための
２ビットの誤り指示端子（ｄ）、 他方の集積回路チップの前記誤り指示端子（ｄ）からの
信号を入力するための２ビットの入力端子（ｅ）、 ｍ（ｍ＝M/2）ビットのデータ出力端子（ｆ）とを備
え、 更に、それぞれの集積回路チップは互いに、自身の前記
入力端子（ｂ）、（ｃ）に対して逆対称の応答特性を有
する、 Ｍデータビットを前記第１の集積回路チップの前記端子
（ｂ）に接続すると共に、前記Ｍデータビットを前記第
２の集積回路チップの前記端子（ｂ）に、前記第１の集
積回路チップへの接続方向とは逆順に接続する第１の接
続手段と、 Ｎチェックビットデータを前記第１の集積回路チップの
前記端子（ｃ）に接続すると共に、前記Ｎチェックビッ
トデータを前記第２の集積回路チップの前記端子（ｃ）
に、前記第１の集積回路チップへの接続方向とは逆順に
接続する第２の接続手段と、 少なくとも他方の集積回路チップの端子（ｅ）を一方の
集積回路チップの端子（ｄ）に接続する第３の接続手段
とを備え、 更に、それぞれの集積回路チップは、 入力端子（ｂ），（ｃ）の信号に応答して、単一ビット
エラーが発生した場合、及び、複数ビットエラーが発生
した場合に前記端子（ｄ）を介してそれぞれの対応する
信号を発生する誤り指示手段と、 論理演算によって、前記一方の集積回路チップ内で単一
ビットエラーと複数ビットエラーが同時に発生した場
合、又は、単一ビットエラー信号もしくは複数ビットエ
ラー信号と前記他方の集積回路チップからの単一ビット
エラー信号もしくは複数ビットエラー信号が異なる場
合、前記端子（ａ）を介してチップエラー指示信号を出
力する論理演算手段と を備えることを特徴とするチップ動作の自動自己診断を
伴うICチップの誤り検出装置。 - 【請求項２】前記Ｎチェックビットデータは、ハミング
符号に基づくことを特徴とする請求の範囲第１項に記載
のチップ動作の自動自己診断を伴うICチップの誤り検出
装置。 - 【請求項３】前記第２の集積回路チップのデータ出力端
子（ｆ）から出力されたｍデータビットの順序を逆にし
て、前記第１の集積回路チップのデータ出力端子（ｆ）
から出力されたｍデータビットとを併せてＭデータビッ
トを構成することを特徴とする請求の範囲第２項に記載
のチップ動作の自動自己診断を伴うICチップの誤り検出
装置。 - 【請求項４】複数の入力信号上で誤り検出動作を行うチ
ップ動作の自動自己診断を伴うICチップの誤り検出方法
において、 互いに同じ回路デザインの第１、第２の集積回路チップ
を備え、 ここで、それぞれのチップは チップの誤りを指示するチップエラー指示端子（ａ）、 Ｍ個のデータ入力端子（ｂ）、 Ｎ個の誤り訂正ビット入力端子（ｃ）、 １ビット誤りがあった場合に指示する信号と、複数ビッ
トの誤りがあった場合に指示する信号を出力するための
２ビットの誤り指示端子（ｄ）、 他方の集積回路チップの前記誤り指示端子（ｄ）からの
信号を入力するための２ビットの入力端子（ｅ）、 ｍ（ｍ＝M/2）ビットのデータ出力端子（ｆ）とを備
え、 更に、それぞれの集積回路チップは互いに、自身の前記
入力端子（ｂ）、（ｃ）に対して逆対称の応答特性を有
する、 Ｍデータビットを前記第１の集積回路チップの前記端子
（ｂ）に接続すると共に、前記Ｍデータビットを前記第
２の集積回路チップの前記端子（ｂ）に、前記第１の集
積回路チップへの接続方向とは逆順に接続する第１の接
続工程と、 Ｎチェックビットデータを前記第１の集積回路チップの
前記端子（ｃ）に接続すると共に、前記Ｎチェックビッ
トデータを前記第２の集積回路チップの前記端子（ｃ）
に、前記第１の集積回路チップへの接続方向とは逆順に
接続する第２の接続工程と、 少なくとも他方の集積回路チップの端子（ｅ）を一方の
集積回路チップの端子（ｄ）に接続する第３の接続工程
とを備え、 更に、それぞれの集積回路チップは、 入力端子（ｂ），（ｃ）の信号に応答して、単一ビット
エラーが発生した場合、及び、複数ビットエラーが発生
した場合に前記端子（ｄ）を介してそれぞれの対応する
信号を発生する誤り指示工程と、 論理演算によって、前記一方の集積回路チップ内で単一
ビットエラーと複数ビットエラーが同時に発生した場
合、又は、単一ビットエラー信号もしくは複数ビットエ
ラー信号と前記他方の集積回路チップからの単一ビット
エラー信号もしくは複数ビットエラー信号が異なる場
合、前記端子（ａ）を介してチップエラー指示信号を出
力する論理演算工程と を備えることを特徴とするチップ動作の自動自己診断を
伴うICチップの誤り検出方法。 - 【請求項５】前記Ｎチェックビットデータは、ハミング
符号に基づくことを特徴とする請求の範囲第４項に記載
のチップ動作の自動自己診断を伴うICチップの誤り検出
方法。 - 【請求項６】前記第２の集積回路チップのデータ出力端
子（ｆ）から出力されたｍデータビットの順序を逆にし
て、前記第１の集積回路チップのデータ出力端子（ｆ）
から出力されたｍデータビットとを併せてＭデータビッ
トを構成することを特徴とする請求の範囲第５項に記載
のチップ動作の自動自己診断を伴うICチップの誤り検出
方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/750,439 US4739505A (en) | 1985-07-01 | 1985-07-01 | IC chip error detecting and correcting apparatus with automatic self-checking of chip operation |
| US750440 | 1985-07-01 | ||
| US750439 | 1985-07-01 | ||
| US06/750,440 US4723245A (en) | 1985-07-01 | 1985-07-01 | IC chip error detecting and correcting method including automatic self-checking of chip operation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62500758A JPS62500758A (ja) | 1987-03-26 |
| JP2555336B2 true JP2555336B2 (ja) | 1996-11-20 |
Family
ID=27115273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61503529A Expired - Lifetime JP2555336B2 (ja) | 1985-07-01 | 1986-06-17 | チツプ動作の自動自己診断を伴うｉｃチツプの誤り検出訂正装置及びその方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0229112B1 (ja) |
| JP (1) | JP2555336B2 (ja) |
| AT (1) | ATE70136T1 (ja) |
| DE (1) | DE3682758D1 (ja) |
| WO (1) | WO1987000315A1 (ja) |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2133323C3 (de) * | 1971-07-05 | 1974-08-08 | Ibm Deutschland Gmbh, 7000 Stuttgart | Fehlererkennungs- und Korrekturschaltung für binäre Datensignale |
| US3781796A (en) * | 1972-10-16 | 1973-12-25 | Bell Telephone Labor Inc | Error detecting translator |
| US3931505A (en) * | 1974-03-13 | 1976-01-06 | Bell Telephone Laboratories, Incorporated | Program controlled data processor |
| US4020460A (en) * | 1975-11-13 | 1977-04-26 | Ibm Corporation | Method and apparatus of checking to determine if a signal is present on more than one of n lines |
| JPS5848939B2 (ja) * | 1977-12-23 | 1983-11-01 | 富士通株式会社 | エラ−訂正処理装置 |
| US4176258A (en) * | 1978-05-01 | 1979-11-27 | Intel Corporation | Method and circuit for checking integrated circuit chips |
| US4233682A (en) * | 1978-06-15 | 1980-11-11 | Sperry Corporation | Fault detection and isolation system |
| JPS55117336A (en) * | 1979-03-02 | 1980-09-09 | Kagaku Gijutsucho Hoshasen Igaku Sogo Kenkyusho | Logic circuit |
| JPS56132642U (ja) * | 1980-03-06 | 1981-10-07 | ||
| JPS57152599A (en) * | 1981-03-17 | 1982-09-20 | Fujitsu Ltd | Error correcting device |
| JPS59743A (ja) * | 1982-06-26 | 1984-01-05 | Toshiba Corp | Ｅｃｃ回路診断方式 |
| GB2124806B (en) * | 1982-08-06 | 1986-05-14 | Sony Corp | Method of correcting errors in binary data |
| JPS5932048A (ja) * | 1982-08-17 | 1984-02-21 | Mitsubishi Electric Corp | 論理信号検査回路 |
| US4541094A (en) * | 1983-03-21 | 1985-09-10 | Sequoia Systems, Inc. | Self-checking computer circuitry |
| JPS6022769A (ja) * | 1983-07-18 | 1985-02-05 | Sony Corp | シ−トレコ−ダのパツド |
-
1986
- 1986-06-17 WO PCT/US1986/001295 patent/WO1987000315A1/en active IP Right Grant
- 1986-06-17 DE DE8686904016T patent/DE3682758D1/de not_active Expired - Fee Related
- 1986-06-17 JP JP61503529A patent/JP2555336B2/ja not_active Expired - Lifetime
- 1986-06-17 EP EP86904016A patent/EP0229112B1/en not_active Expired - Lifetime
- 1986-06-17 AT AT86904016T patent/ATE70136T1/de not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0229112B1 (en) | 1991-12-04 |
| JPS62500758A (ja) | 1987-03-26 |
| WO1987000315A1 (en) | 1987-01-15 |
| ATE70136T1 (de) | 1991-12-15 |
| DE3682758D1 (de) | 1992-01-16 |
| EP0229112A4 (en) | 1987-10-05 |
| EP0229112A1 (en) | 1987-07-22 |
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